JP3258229B2 - レベル変換回路及び半導体集積回路 - Google Patents
レベル変換回路及び半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、異なる電源電圧を
有するデジタル回路間のインターフェースとして機能す
るレベル変換回路、及びこのレベル変換回路を搭載した
半導体集積回路に関する。
有するデジタル回路間のインターフェースとして機能す
るレベル変換回路、及びこのレベル変換回路を搭載した
半導体集積回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタのプロセスが微細化
されるにつれて、許容ゲート酸化膜耐圧は下がってきて
おり、０．６μｍ程度の微細化プロセスでは、その耐圧
は４Ｖ程度であり、３．３Ｖ電源の回路では支障は来さ
ないが、従来から一般に使われてきた５Ｖ電源では、通
常の論理回路を構成することはできない。従って、許容
ゲート酸化膜耐圧が５Ｖよりも低い集積回路は、３．３
Ｖ程度の電源電圧で使用せざるを得えない。
されるにつれて、許容ゲート酸化膜耐圧は下がってきて
おり、０．６μｍ程度の微細化プロセスでは、その耐圧
は４Ｖ程度であり、３．３Ｖ電源の回路では支障は来さ
ないが、従来から一般に使われてきた５Ｖ電源では、通
常の論理回路を構成することはできない。従って、許容
ゲート酸化膜耐圧が５Ｖよりも低い集積回路は、３．３
Ｖ程度の電源電圧で使用せざるを得えない。
【０００３】この３．３Ｖ系の集積回路と５Ｖ電源系の
集積回路とを組み合わせて使用する場合、低電圧電源系
から高電圧電源系への信号伝達が容易でなく、従来では
以下に示すような技術を用いて低電圧電源系から高電圧
電源系へのレベル変換を行っている。
集積回路とを組み合わせて使用する場合、低電圧電源系
から高電圧電源系への信号伝達が容易でなく、従来では
以下に示すような技術を用いて低電圧電源系から高電圧
電源系へのレベル変換を行っている。
【０００４】図７は、従来より一般的なＣＭＯＳレベル
変換回路の構成例を示す回路図である（第１の従来回
路）。
変換回路の構成例を示す回路図である（第１の従来回
路）。
【０００５】このレベル変換回路は、同図に示すよう
に、５Ｖ電源（ＶＤＤ）とグランド間に接続された２段
のＣＭＯＳ回路より構成されている。１段目のＣＭＯＳ
回路は、Ｐチャネル型ＭＯＳトランジスタ（以下、単に
Ｐ−ＭＯＳという）１０１とＮチャネル型ＭＯＳトラン
ジスタ（以下、単にＮ−ＭＯＳという）１０２とで構成
され、２段目のＣＭＯＳ回路は、Ｐ−ＭＯＳ１０３とＮ
−ＭＯＳ１０４とで構成されている。
に、５Ｖ電源（ＶＤＤ）とグランド間に接続された２段
のＣＭＯＳ回路より構成されている。１段目のＣＭＯＳ
回路は、Ｐチャネル型ＭＯＳトランジスタ（以下、単に
Ｐ−ＭＯＳという）１０１とＮチャネル型ＭＯＳトラン
ジスタ（以下、単にＮ−ＭＯＳという）１０２とで構成
され、２段目のＣＭＯＳ回路は、Ｐ−ＭＯＳ１０３とＮ
−ＭＯＳ１０４とで構成されている。
【０００６】３Ｖ（“１”レベル）の入力信号ＩＮ１が
与えられると、Ｎ−ＭＯＳ１０２がオンし、同時に、０
Ｖ（“０”レベル）の入力信号ＩＮ２が与えられてＮ−
ＭＯＳ１０４はオフする。一方、Ｎ−ＭＯＳ１０２のオ
ンによりＰ−ＭＯＳ１０３がオンし、このＰ−ＭＯＳ１
０３のオンによりＰ−ＭＯＳ１０１がオフする。従っ
て、出力信号ＯＵＴ１，ＯＵＴ２はそれぞれ５Ｖ，０Ｖ
となる。
与えられると、Ｎ−ＭＯＳ１０２がオンし、同時に、０
Ｖ（“０”レベル）の入力信号ＩＮ２が与えられてＮ−
ＭＯＳ１０４はオフする。一方、Ｎ−ＭＯＳ１０２のオ
ンによりＰ−ＭＯＳ１０３がオンし、このＰ−ＭＯＳ１
０３のオンによりＰ−ＭＯＳ１０１がオフする。従っ
て、出力信号ＯＵＴ１，ＯＵＴ２はそれぞれ５Ｖ，０Ｖ
となる。
【０００７】また、入力信号ＩＮ１が３Ｖから０Ｖに変
化すると、Ｎ−ＭＯＳ１０２がオフし、同時に、入力信
号ＩＮ２が０Ｖから３Ｖへ変化しＮ−ＭＯＳ１０４はオ
ンする。Ｎ−ＭＯＳ１０４のオンによりＰ−ＭＯＳ１０
１がオンし、その結果、Ｐ−ＭＯＳ１０３がオフする。
従って、出力信号ＯＵＴ１，ＯＵＴ２はそれぞれ０Ｖ，
５Ｖになる。
化すると、Ｎ−ＭＯＳ１０２がオフし、同時に、入力信
号ＩＮ２が０Ｖから３Ｖへ変化しＮ−ＭＯＳ１０４はオ
ンする。Ｎ−ＭＯＳ１０４のオンによりＰ−ＭＯＳ１０
１がオンし、その結果、Ｐ−ＭＯＳ１０３がオフする。
従って、出力信号ＯＵＴ１，ＯＵＴ２はそれぞれ０Ｖ，
５Ｖになる。
【０００８】このようにして、本回路では３Ｖ電源系か
ら５Ｖ電源系へのレベル変換を行っている。
ら５Ｖ電源系へのレベル変換を行っている。
【０００９】図８は、特開平４−１５０４１１号公報に
開示されたレベル変換回路の構成を示す回路図である
（第２の従来回路）。
開示されたレベル変換回路の構成を示す回路図である
（第２の従来回路）。
【００１０】このレベル変換回路は、同図に示すよう
に、高電圧（ＶＤＤ：５Ｖ）電源を有するラッチ回路２
００を備え、このラッチ回路２００のノードＮ１１，Ｎ
１２とグランドの間にはＮ−ＭＯＳ２１１，２１２がそ
れぞれ接続されている。Ｎ−ＭＯＳ２１１のゲートに
は、低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮが印加さ
れ、またＮ−ＭＯＳ２１２のゲートには、低電圧（ＶＣ
Ｃ：３Ｖ）電源を有するインバータ２１３を介して前記
信号ＩＮの反転信号が印加されるようになっている。
に、高電圧（ＶＤＤ：５Ｖ）電源を有するラッチ回路２
００を備え、このラッチ回路２００のノードＮ１１，Ｎ
１２とグランドの間にはＮ−ＭＯＳ２１１，２１２がそ
れぞれ接続されている。Ｎ−ＭＯＳ２１１のゲートに
は、低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮが印加さ
れ、またＮ−ＭＯＳ２１２のゲートには、低電圧（ＶＣ
Ｃ：３Ｖ）電源を有するインバータ２１３を介して前記
信号ＩＮの反転信号が印加されるようになっている。
【００１１】ラッチ回路２００のノードＮ１１，Ｎ１２
がそれぞれ５Ｖ，０Ｖである場合に、入力信号ＩＮが３
Ｖ（“１”レベル）になると、Ｎ−ＭＯＳ２１１がオン
し、Ｎ−ＭＯＳ２１２はオフする。その結果、ノードＮ
１１の電位は０Ｖにシフトするので、ラッチ回路２００
のノードＮ１２より５Ｖ（“１”レベル）に維持された
出力信号ＯＵＴが得られる。
がそれぞれ５Ｖ，０Ｖである場合に、入力信号ＩＮが３
Ｖ（“１”レベル）になると、Ｎ−ＭＯＳ２１１がオン
し、Ｎ−ＭＯＳ２１２はオフする。その結果、ノードＮ
１１の電位は０Ｖにシフトするので、ラッチ回路２００
のノードＮ１２より５Ｖ（“１”レベル）に維持された
出力信号ＯＵＴが得られる。
【００１２】図９は、米国特許公報（Ｕ．Ｓ．Ｐ５３０
０８３２）に開示されたレベル変換回路の構成を示す回
路図である（第３の従来回路）。
０８３２）に開示されたレベル変換回路の構成を示す回
路図である（第３の従来回路）。
【００１３】このレベル変換回路は、ゲート酸化膜耐圧
が高電圧電源（５Ｖ）よりも低いＭＯＳトランジスタの
みを用い、低電圧電源系から高電圧電源系へのレベル変
換を行うものである。
が高電圧電源（５Ｖ）よりも低いＭＯＳトランジスタの
みを用い、低電圧電源系から高電圧電源系へのレベル変
換を行うものである。
【００１４】同図に示すように、このレベル変換回路
は、ＭＯＳトランジスタ３００〜３１３からなるレベル
変換部と、ＭＯＳトランジスタ３１４〜３１７からなる
出力部とで構成されている。レベル変換部は、低電圧
（ＶＣＣ：３Ｖ）電源系の入力信号ＩＮを入力して、ノ
ードＮ２１，Ｎ２２にレベル変換用の制御信号を出力す
る。出力部は、前記レベル変換部からの制御信号を受け
て、高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜
５Ｖの出力信号ＯＵＴ１と中間電位〜５Ｖの出力信号Ｏ
ＵＴ２を出力し、さらに０Ｖ〜中間電位の出力信号ＯＵ
Ｔ３を出力するようになっている。
は、ＭＯＳトランジスタ３００〜３１３からなるレベル
変換部と、ＭＯＳトランジスタ３１４〜３１７からなる
出力部とで構成されている。レベル変換部は、低電圧
（ＶＣＣ：３Ｖ）電源系の入力信号ＩＮを入力して、ノ
ードＮ２１，Ｎ２２にレベル変換用の制御信号を出力す
る。出力部は、前記レベル変換部からの制御信号を受け
て、高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜
５Ｖの出力信号ＯＵＴ１と中間電位〜５Ｖの出力信号Ｏ
ＵＴ２を出力し、さらに０Ｖ〜中間電位の出力信号ＯＵ
Ｔ３を出力するようになっている。
【００１５】入力信号ＩＮが“０”レベルになると、Ｐ
−ＭＯＳ３０６，３０７がオンし、ノードＮ２３，Ｎ２
４がプルアップする。ノードＮ２３が“１”レベルにな
ることにより、Ｎ−ＭＯＳ３０４がオンし、Ｐ−ＭＯＳ
３０１及びＮ−ＭＯＳ３０２を通過する電流経路が形成
される。その結果、ノードＮ２５がプルダウンし、Ｐ−
ＭＯＳ３０８がオンする。
−ＭＯＳ３０６，３０７がオンし、ノードＮ２３，Ｎ２
４がプルアップする。ノードＮ２３が“１”レベルにな
ることにより、Ｎ−ＭＯＳ３０４がオンし、Ｐ−ＭＯＳ
３０１及びＮ−ＭＯＳ３０２を通過する電流経路が形成
される。その結果、ノードＮ２５がプルダウンし、Ｐ−
ＭＯＳ３０８がオンする。
【００１６】Ｐ−ＭＯＳ３０８がオンすると、ノードＮ
２１が“１”レベルになるだけでなく、Ｐ−ＭＯＳ３０
９及びＮ−ＭＯＳ３１０，３１１を通過する電流経路が
形成され、ノードＮ２２も“１”レベルになる。その結
果、Ｐ−ＭＯＳ３１４がオフし、Ｎ−ＭＯＳ３１７がオ
ンし、出力信号ＯＵＴ１，ＯＵＴ３は０Ｖ、出力信号Ｏ
ＵＴ２は中間電位となる。
２１が“１”レベルになるだけでなく、Ｐ−ＭＯＳ３０
９及びＮ−ＭＯＳ３１０，３１１を通過する電流経路が
形成され、ノードＮ２２も“１”レベルになる。その結
果、Ｐ−ＭＯＳ３１４がオフし、Ｎ−ＭＯＳ３１７がオ
ンし、出力信号ＯＵＴ１，ＯＵＴ３は０Ｖ、出力信号Ｏ
ＵＴ２は中間電位となる。
【００１７】一方、入力信号ＩＮが“１”レベルになる
と、Ｎ−ＭＯＳ３０５，３１２がオンし、ノードＮ２
２，Ｎ２３の電位はプルダウンする。ノードＮ２２がプ
ルダウンすることにより、Ｎ−ＭＯＳ３１７がオフす
る。そして、ノードＮ２１の電位がＶＤＤ（５Ｖ）より
も低くなったとき、Ｐ−ＭＯＳ３１４はオンし、出力信
号ＯＵＴ１，ＯＵＴ２は５Ｖ、出力信号ＯＵＴ３は中間
電位となる。
と、Ｎ−ＭＯＳ３０５，３１２がオンし、ノードＮ２
２，Ｎ２３の電位はプルダウンする。ノードＮ２２がプ
ルダウンすることにより、Ｎ−ＭＯＳ３１７がオフす
る。そして、ノードＮ２１の電位がＶＤＤ（５Ｖ）より
も低くなったとき、Ｐ−ＭＯＳ３１４はオンし、出力信
号ＯＵＴ１，ＯＵＴ２は５Ｖ、出力信号ＯＵＴ３は中間
電位となる。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来のレベル変換回路では次のような問題点があった。
来のレベル変換回路では次のような問題点があった。
【００１９】すなわち、上記第１の従来回路（図７）で
は、回路を構成する全てのＭＯＳトランジスタのゲート
に高電圧電源レベルの電圧が印加されるので、ゲート酸
化膜耐圧は高電圧電源レベル以上である必要となる。そ
のため、ゲート酸化膜を厚くし且つゲート長を長くして
高電圧に耐えるＭＯＳトランジスタを、レベル変換回路
用として集積回路のチップ上に部分的に形成することに
なり、製造プロセスが複雑になる。
は、回路を構成する全てのＭＯＳトランジスタのゲート
に高電圧電源レベルの電圧が印加されるので、ゲート酸
化膜耐圧は高電圧電源レベル以上である必要となる。そ
のため、ゲート酸化膜を厚くし且つゲート長を長くして
高電圧に耐えるＭＯＳトランジスタを、レベル変換回路
用として集積回路のチップ上に部分的に形成することに
なり、製造プロセスが複雑になる。
【００２０】また、上記第２の従来回路（図８）でも同
様に、ラッチ回路２００を構成する２個のインバータの
各トランジスタ及びＮ−ＭＯＳ２１１，２１１を共に、
高電圧電源レベル以上のゲート酸化膜耐圧を有するトラ
ンジスタが必要となる。
様に、ラッチ回路２００を構成する２個のインバータの
各トランジスタ及びＮ−ＭＯＳ２１１，２１１を共に、
高電圧電源レベル以上のゲート酸化膜耐圧を有するトラ
ンジスタが必要となる。
【００２１】一方、上記第３の従来回路（図９）では、
第１及び第２の従来回路とは異なり、ゲート酸化膜耐圧
が高電圧電源レベルよりも低いトランジスタだけで回路
を構成することができる。しかし、Ｐ−ＭＯＳ３１４の
ゲート酸化膜耐圧を高電圧電源レベル（ＶＤＤ）よりも
低く抑えるために、Ｐ−ＭＯＳ３０９がオフしていく効
果を利用してＰ−ＭＯＳ３１４のゲート電圧（ノードＮ
２１）の振幅を制限している。つまり、Ｐ−ＭＯＳ３０
９のゲートには電位ＶＢが与えられているため、ノード
Ｎ２１の電位は、“０”レベルであっても（ＶＢ＋Ｖｔ
ｈ）までしか下がらない（Ｖｔｈ：Ｐ−ＭＯＳの閾値電
圧）。このＰ−ＭＯＳ３０９がオフしていき、ノードＮ
２１の電位が（ＶＢ＋Ｖｔｈ）に自然と安定する現象を
利用して、Ｐ−ＭＯＳ３１４のゲート電圧の振幅を制限
している。このため、高速な動作ができないという問題
がある。また、Ｐ−ＭＯＳ３１４がオンしているときの
ゲート電圧（ノード２１の電位）は、ＶＤＤ−（ＶＢ＋
Ｖｔｈ）となり、（ＶＢ＋Ｖｔｈ）が３Ｖとよりも高い
とすると、このゲート電圧は低い値になる。従って、出
力部の負荷駆動能力が低下するという問題もあった。
第１及び第２の従来回路とは異なり、ゲート酸化膜耐圧
が高電圧電源レベルよりも低いトランジスタだけで回路
を構成することができる。しかし、Ｐ−ＭＯＳ３１４の
ゲート酸化膜耐圧を高電圧電源レベル（ＶＤＤ）よりも
低く抑えるために、Ｐ−ＭＯＳ３０９がオフしていく効
果を利用してＰ−ＭＯＳ３１４のゲート電圧（ノードＮ
２１）の振幅を制限している。つまり、Ｐ−ＭＯＳ３０
９のゲートには電位ＶＢが与えられているため、ノード
Ｎ２１の電位は、“０”レベルであっても（ＶＢ＋Ｖｔ
ｈ）までしか下がらない（Ｖｔｈ：Ｐ−ＭＯＳの閾値電
圧）。このＰ−ＭＯＳ３０９がオフしていき、ノードＮ
２１の電位が（ＶＢ＋Ｖｔｈ）に自然と安定する現象を
利用して、Ｐ−ＭＯＳ３１４のゲート電圧の振幅を制限
している。このため、高速な動作ができないという問題
がある。また、Ｐ−ＭＯＳ３１４がオンしているときの
ゲート電圧（ノード２１の電位）は、ＶＤＤ−（ＶＢ＋
Ｖｔｈ）となり、（ＶＢ＋Ｖｔｈ）が３Ｖとよりも高い
とすると、このゲート電圧は低い値になる。従って、出
力部の負荷駆動能力が低下するという問題もあった。
【００２２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ゲート酸化膜
耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタ
のみで構成でき、静止時の消費電力の増加を抑え、しか
も高速動作が可能で且つ負荷駆動能力も十分なレベル変
換回路を提供することである。またその他の目的は、上
記目的に加え、誤動作なく的確に動作させることが可能
なレベル変換回路を提供することである。その他の目的
は、上記目的に加え、適用範囲の広いレベル変換回路を
提供することである。さらに、その他の目的は、上記レ
ベル変換回路を搭載した半導体集積回路を提供すること
である。
するためになされたもので、その目的は、ゲート酸化膜
耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタ
のみで構成でき、静止時の消費電力の増加を抑え、しか
も高速動作が可能で且つ負荷駆動能力も十分なレベル変
換回路を提供することである。またその他の目的は、上
記目的に加え、誤動作なく的確に動作させることが可能
なレベル変換回路を提供することである。その他の目的
は、上記目的に加え、適用範囲の広いレベル変換回路を
提供することである。さらに、その他の目的は、上記レ
ベル変換回路を搭載した半導体集積回路を提供すること
である。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるレベル変換回路の特徴は、高電圧
が印加される高電圧電源と第１の出力ノードとの間に直
列接続された第１及び第２のＰチャネル型ＭＯＳ、並び
に前記第１の出力ノードとグランドとの間に直列接続さ
れた第１及び第２のＮ−ＭＯＳを有し、プルアップ用と
して機能する前記第１のＰ−ＭＯＳのゲートに第１の信
号が印加され、プルダウン用として機能する前記第２の
Ｎ−ＭＯＳのゲートに前記高電圧よりも低い低電圧とグ
ランド電圧との間の振幅を有する入力信号が印加され、
前記第２のＰ−ＭＯＳ及び前記第１のＮ−ＭＯＳの各ゲ
ートに低電圧が共通して印加される第１のＣＭＯＳ回路
と、 前記高電圧電源と第２の出力ノードとの間に接続
され前記第１の信号がゲートに印加される第３のＰ−Ｍ
ＯＳ、及び前記第２の出力ノードと低電圧が印加される
低電圧電源との間に接続され前記第１のＣＭＯＳ回路の
前記第１の出力ノードの電位がゲートに印加される第４
のＰ−ＭＯＳを有する第１の中間回路と、前記高電圧電
源と第３の出力ノードとの間に接続され前記第１の中間
回路の第２の出力ノードの電位がゲートに印加される第
５のＰ−ＭＯＳ、及び前記第３の出力ノードと前記低電
圧電源との間に接続され出力信号がゲートに印加される
第６のＰ−ＭＯＳを有し、前記第３の出力ノードより前
記第１の信号を出力する第２の中間回路と、前記高電圧
電源と第４の出力ノードとの間に直列接続された前記第
７及び第８のＰ−ＭＯＳ、並びに前記第４の出力ノード
とグランドとの間に直列接続された第３及び第４のＮ−
ＭＯＳを有し、プルアップ用として機能する前記第７の
Ｐ−ＭＯＳのゲートに前記第１の中間回路の前記第２の
出力ノードの電位が印加され、プルダウン用として機能
する前記第４のＮ−ＭＯＳのゲートに前記入力信号の反
転信号が印加され、前記第８のＰ−ＭＯＳ及び前記第３
のＮ−ＭＯＳの各ゲートに低電圧が共通して印加され、
前記第４の出力ノードより前記出力信号として前記高電
圧とグランド電圧の間の振幅を有する信号を外部へ出力
する第２のＣＭＯＳ回路とを備えたことにある。
に、第１の発明であるレベル変換回路の特徴は、高電圧
が印加される高電圧電源と第１の出力ノードとの間に直
列接続された第１及び第２のＰチャネル型ＭＯＳ、並び
に前記第１の出力ノードとグランドとの間に直列接続さ
れた第１及び第２のＮ−ＭＯＳを有し、プルアップ用と
して機能する前記第１のＰ−ＭＯＳのゲートに第１の信
号が印加され、プルダウン用として機能する前記第２の
Ｎ−ＭＯＳのゲートに前記高電圧よりも低い低電圧とグ
ランド電圧との間の振幅を有する入力信号が印加され、
前記第２のＰ−ＭＯＳ及び前記第１のＮ−ＭＯＳの各ゲ
ートに低電圧が共通して印加される第１のＣＭＯＳ回路
と、 前記高電圧電源と第２の出力ノードとの間に接続
され前記第１の信号がゲートに印加される第３のＰ−Ｍ
ＯＳ、及び前記第２の出力ノードと低電圧が印加される
低電圧電源との間に接続され前記第１のＣＭＯＳ回路の
前記第１の出力ノードの電位がゲートに印加される第４
のＰ−ＭＯＳを有する第１の中間回路と、前記高電圧電
源と第３の出力ノードとの間に接続され前記第１の中間
回路の第２の出力ノードの電位がゲートに印加される第
５のＰ−ＭＯＳ、及び前記第３の出力ノードと前記低電
圧電源との間に接続され出力信号がゲートに印加される
第６のＰ−ＭＯＳを有し、前記第３の出力ノードより前
記第１の信号を出力する第２の中間回路と、前記高電圧
電源と第４の出力ノードとの間に直列接続された前記第
７及び第８のＰ−ＭＯＳ、並びに前記第４の出力ノード
とグランドとの間に直列接続された第３及び第４のＮ−
ＭＯＳを有し、プルアップ用として機能する前記第７の
Ｐ−ＭＯＳのゲートに前記第１の中間回路の前記第２の
出力ノードの電位が印加され、プルダウン用として機能
する前記第４のＮ−ＭＯＳのゲートに前記入力信号の反
転信号が印加され、前記第８のＰ−ＭＯＳ及び前記第３
のＮ−ＭＯＳの各ゲートに低電圧が共通して印加され、
前記第４の出力ノードより前記出力信号として前記高電
圧とグランド電圧の間の振幅を有する信号を外部へ出力
する第２のＣＭＯＳ回路とを備えたことにある。
【００２４】この第１の発明によれば、入力信号が低電
圧レベル（“１”レベル）である場合は、第２のＮ−Ｍ
ＯＳがオンし、これによって第４のＰ−ＭＯＳがオンす
る結果、第５及び第７のＰ−ＭＯＳもオンする。一方、
入力信号の反転信号により第４のＮ−ＭＯＳはオフし、
これによって第６のＰ−ＭＯＳもオフする。その結果、
第１及び第３のＰ−ＭＯＳがオフする。従って、高電圧
レベル（“１”レベル）の出力信号が出力される。この
状態では、第１、第３及び第６のＰ−ＭＯＳと第４のＮ
−ＭＯＳがオフ状態にあるので、本レベル変換回路内に
静的な直流電流パスは存在しない。一方、入力信号が低
電圧レベルからグランドレベル（“０”レベル）へ変化
した場合は、第４のＮ−ＭＯＳがオンし、これによっ
て、第６のＰ−ＭＯＳがオンする結果、第１及び第３の
Ｐ−ＭＯＳもオンする。そして、第４のＰ−ＭＯＳがオ
フするため、第５及び第７のＰ−ＭＯＳがオフして直流
パスが絶たれ、グランドレベルの出力信号が出力され
る。これらの作用において、上記各トランジスタのゲー
ト酸化膜には静的に低電圧レベルを越える電位が加わら
ないため、本レベル変換回路は、許容ゲート酸化膜耐圧
が高電圧電源レベルよりも低いＭＯＳトランジスタのみ
で構成することができる。さらに、与えられた電源レベ
ルを、オンしたトランジスタで次のトランジスタのゲー
トに供給する方式であるため、ゲート電圧の振幅の制限
にソースフォロアトランジスタのオフする効果を利用し
た前述の第３の従来回路よりも高速に動作し、加えて負
荷駆動能力の低下も抑えられる。また、上記ＭＯＳトラ
ンジスタに接続される低電圧電源を、個別に異なる低電
圧の電圧源とすることにより、トランジスタのオン抵抗
を調整することができる。
圧レベル（“１”レベル）である場合は、第２のＮ−Ｍ
ＯＳがオンし、これによって第４のＰ−ＭＯＳがオンす
る結果、第５及び第７のＰ−ＭＯＳもオンする。一方、
入力信号の反転信号により第４のＮ−ＭＯＳはオフし、
これによって第６のＰ−ＭＯＳもオフする。その結果、
第１及び第３のＰ−ＭＯＳがオフする。従って、高電圧
レベル（“１”レベル）の出力信号が出力される。この
状態では、第１、第３及び第６のＰ−ＭＯＳと第４のＮ
−ＭＯＳがオフ状態にあるので、本レベル変換回路内に
静的な直流電流パスは存在しない。一方、入力信号が低
電圧レベルからグランドレベル（“０”レベル）へ変化
した場合は、第４のＮ−ＭＯＳがオンし、これによっ
て、第６のＰ−ＭＯＳがオンする結果、第１及び第３の
Ｐ−ＭＯＳもオンする。そして、第４のＰ−ＭＯＳがオ
フするため、第５及び第７のＰ−ＭＯＳがオフして直流
パスが絶たれ、グランドレベルの出力信号が出力され
る。これらの作用において、上記各トランジスタのゲー
ト酸化膜には静的に低電圧レベルを越える電位が加わら
ないため、本レベル変換回路は、許容ゲート酸化膜耐圧
が高電圧電源レベルよりも低いＭＯＳトランジスタのみ
で構成することができる。さらに、与えられた電源レベ
ルを、オンしたトランジスタで次のトランジスタのゲー
トに供給する方式であるため、ゲート電圧の振幅の制限
にソースフォロアトランジスタのオフする効果を利用し
た前述の第３の従来回路よりも高速に動作し、加えて負
荷駆動能力の低下も抑えられる。また、上記ＭＯＳトラ
ンジスタに接続される低電圧電源を、個別に異なる低電
圧の電圧源とすることにより、トランジスタのオン抵抗
を調整することができる。
【００２５】第２の発明であるレベル変換回路の特徴
は、上記第１の発明において、前記第１のＣＭＯＳ回路
における前記第１及び第２のＰチャネル型ＭＯＳトラン
ジスタの直列オン抵抗は、前記第１及び第２のＮチャネ
ル型ＭＯＳトランジスタの直列オン抵抗よりも大きく設
定し、前記第２のＣＭＯＳ回路における前記第７及び第
８のＰチャネル型ＭＯＳトランジスタの直列オン抵抗
は、前記第３及び第４のＮチャネル型ＭＯＳトランジス
タの直列オン抵抗よりも大きく設定すると共に、前記第
１の中間回路における第３のＰチャネル型ＭＯＳトラン
ジスタのオン抵抗は第４のＰチャネル型ＭＯＳトランジ
スタのオン抵抗よりも大きく設定し、前記第２の中間回
路における第５のＰチャネル型ＭＯＳトランジスタのオ
ン抵抗は第６のＰチャネル型ＭＯＳトランジスタのオン
抵抗よりも大きく設定したことにある。
は、上記第１の発明において、前記第１のＣＭＯＳ回路
における前記第１及び第２のＰチャネル型ＭＯＳトラン
ジスタの直列オン抵抗は、前記第１及び第２のＮチャネ
ル型ＭＯＳトランジスタの直列オン抵抗よりも大きく設
定し、前記第２のＣＭＯＳ回路における前記第７及び第
８のＰチャネル型ＭＯＳトランジスタの直列オン抵抗
は、前記第３及び第４のＮチャネル型ＭＯＳトランジス
タの直列オン抵抗よりも大きく設定すると共に、前記第
１の中間回路における第３のＰチャネル型ＭＯＳトラン
ジスタのオン抵抗は第４のＰチャネル型ＭＯＳトランジ
スタのオン抵抗よりも大きく設定し、前記第２の中間回
路における第５のＰチャネル型ＭＯＳトランジスタのオ
ン抵抗は第６のＰチャネル型ＭＯＳトランジスタのオン
抵抗よりも大きく設定したことにある。
【００２６】この第２の発明によれば、上記第１の発明
の回路を正確に動作させることができる。
の回路を正確に動作させることができる。
【００２７】第３の発明であるレベル変換回路の特徴
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードとグラ
ンドとの間に直列接続された第１及び第２のＮチャネル
型ＭＯＳトランジスタを有し、プルアップ用として機能
する前記第１のＰチャネル型ＭＯＳトランジスタのゲー
トに第１の信号が印加され、プルダウン用として機能す
る前記第２のＮチャネル型ＭＯＳトランジスタのゲート
に接続された入力ノードに前記高電圧よりも低い低電圧
とグランド電圧との間の振幅を有する入力信号が印加さ
れ、前記第２のＰチャネル型ＭＯＳトランジスタ及び前
記第１のＮチャネル型ＭＯＳトランジスタの各ゲートに
低電圧が共通して印加される第１のＣＭＯＳ回路と、前
記高電圧電源と第２の出力ノードとの間に接続され前記
第１の信号がゲートに印加される第３のＰチャネル型Ｍ
ＯＳトランジスタ、及び前記第２の出力ノードと低電圧
が印加される低電圧電源との間に接続され前記第１のＣ
ＭＯＳ回路の前記第１の出力ノードの電位がゲートに印
加される第４のＰチャネル型ＭＯＳトランジスタを有す
る第１の中間回路と、前記高電圧電源と第３の出力ノー
ドとの間に接続され前記第１の中間回路の第２の出力ノ
ードの電位がゲートに印加される第５のＰチャネル型Ｍ
ＯＳトランジスタ、及び前記第３の出力ノードと前記低
電圧電源との間に接続され出力信号がゲートに印加され
る第６のＰチャネル型ＭＯＳトランジスタを有し、前記
第３の出力ノードより前記第１の信号を出力する第２の
中間回路と、前記高電圧電源と第４の出力ノードとの間
に直列接続された前記第７及び第８のＰチャネル型ＭＯ
Ｓトランジスタ、並びに前記第４の出力ノードと前記入
力ノードとの間に接続された第３のＮチャネル型ＭＯＳ
トランジスタを有し、プルアップ用として機能する前記
第７のＰチャネル型ＭＯＳトランジスタのゲートに前記
第１の中間回路の前記第２の出力ノードの電位が印加さ
れ、且つ前記第８のＰチャネル型ＭＯＳトランジスタ及
びプルダウン用として機能する前記第３のＮチャネル型
ＭＯＳトランジスタの各ゲートに低電圧が共通して印加
され、前記第４の出力ノードより前記出力信号として前
記高電圧とグランド電圧の間の振幅を有する信号を外部
へ出力する第２のＣＭＯＳ回路とを備えたことにある。
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードとグラ
ンドとの間に直列接続された第１及び第２のＮチャネル
型ＭＯＳトランジスタを有し、プルアップ用として機能
する前記第１のＰチャネル型ＭＯＳトランジスタのゲー
トに第１の信号が印加され、プルダウン用として機能す
る前記第２のＮチャネル型ＭＯＳトランジスタのゲート
に接続された入力ノードに前記高電圧よりも低い低電圧
とグランド電圧との間の振幅を有する入力信号が印加さ
れ、前記第２のＰチャネル型ＭＯＳトランジスタ及び前
記第１のＮチャネル型ＭＯＳトランジスタの各ゲートに
低電圧が共通して印加される第１のＣＭＯＳ回路と、前
記高電圧電源と第２の出力ノードとの間に接続され前記
第１の信号がゲートに印加される第３のＰチャネル型Ｍ
ＯＳトランジスタ、及び前記第２の出力ノードと低電圧
が印加される低電圧電源との間に接続され前記第１のＣ
ＭＯＳ回路の前記第１の出力ノードの電位がゲートに印
加される第４のＰチャネル型ＭＯＳトランジスタを有す
る第１の中間回路と、前記高電圧電源と第３の出力ノー
ドとの間に接続され前記第１の中間回路の第２の出力ノ
ードの電位がゲートに印加される第５のＰチャネル型Ｍ
ＯＳトランジスタ、及び前記第３の出力ノードと前記低
電圧電源との間に接続され出力信号がゲートに印加され
る第６のＰチャネル型ＭＯＳトランジスタを有し、前記
第３の出力ノードより前記第１の信号を出力する第２の
中間回路と、前記高電圧電源と第４の出力ノードとの間
に直列接続された前記第７及び第８のＰチャネル型ＭＯ
Ｓトランジスタ、並びに前記第４の出力ノードと前記入
力ノードとの間に接続された第３のＮチャネル型ＭＯＳ
トランジスタを有し、プルアップ用として機能する前記
第７のＰチャネル型ＭＯＳトランジスタのゲートに前記
第１の中間回路の前記第２の出力ノードの電位が印加さ
れ、且つ前記第８のＰチャネル型ＭＯＳトランジスタ及
びプルダウン用として機能する前記第３のＮチャネル型
ＭＯＳトランジスタの各ゲートに低電圧が共通して印加
され、前記第４の出力ノードより前記出力信号として前
記高電圧とグランド電圧の間の振幅を有する信号を外部
へ出力する第２のＣＭＯＳ回路とを備えたことにある。
【００２８】この第３の発明によれば、上記第１の発明
における第４のＮ−ＭＯＳを省略し、入力信号を１種類
とすることができる。入力信号が低電圧レベル（“１”
レベル）である場合は、上記第１の発明と同様の作用を
行い、高電圧レベル（“１”レベル）の出力信号が出力
される。この状態では、第１、第３及び第６のＰ−ＭＯ
Ｓと第３のＮ−ＭＯＳがオフ状態にあるので、本レベル
変換回路内に静的な直流電流パスは存在しない。また、
入力信号が低電圧レベルからグランドレベル（“０”レ
ベル）へ変化した場合は、第２のＮ−ＭＯＳがオフし、
第３のＮ−ＭＯＳはオンしてその後は第１の発明と同様
の作用が行われ、グランドレベルの出力信号が出力され
る。これにより、上記第１の発明と同様に、許容ゲート
酸化膜耐圧が高電圧電源よりも低いＭＯＳトランジスタ
のみで回路を構成することができ、前述の第３の従来回
路よりも高速に動作し、加えて負荷駆動能力の低下も抑
えられる。
における第４のＮ−ＭＯＳを省略し、入力信号を１種類
とすることができる。入力信号が低電圧レベル（“１”
レベル）である場合は、上記第１の発明と同様の作用を
行い、高電圧レベル（“１”レベル）の出力信号が出力
される。この状態では、第１、第３及び第６のＰ−ＭＯ
Ｓと第３のＮ−ＭＯＳがオフ状態にあるので、本レベル
変換回路内に静的な直流電流パスは存在しない。また、
入力信号が低電圧レベルからグランドレベル（“０”レ
ベル）へ変化した場合は、第２のＮ−ＭＯＳがオフし、
第３のＮ−ＭＯＳはオンしてその後は第１の発明と同様
の作用が行われ、グランドレベルの出力信号が出力され
る。これにより、上記第１の発明と同様に、許容ゲート
酸化膜耐圧が高電圧電源よりも低いＭＯＳトランジスタ
のみで回路を構成することができ、前述の第３の従来回
路よりも高速に動作し、加えて負荷駆動能力の低下も抑
えられる。
【００２９】第４の発明であるレベル変換回路の特徴
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードと入力
ノードとの間に接続された第１のＮチャネル型ＭＯＳト
ランジスタを有し、プルアップ用として機能する前記第
１のＰチャネル型ＭＯＳトランジスタのゲートに第１の
信号が印加され、プルダウン用として機能する前記第１
のＮチャネル型ＭＯＳトランジスタのソースに接続され
た前記入力ノードに前記高電圧よりも低い低電圧とグラ
ンド電圧との間の振幅を有する入力信号が印加され、前
記第２のＰチャネル型ＭＯＳトランジスタ及び前記第１
のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧
が共通して印加される第１のＣＭＯＳ回路と、前記高電
圧電源と第２の出力ノードとの間に接続され前記第１の
信号がゲートに印加される第３のＰチャネル型ＭＯＳト
ランジスタ、及び前記第２の出力ノードと低電圧が印加
される低電圧電源との間に接続され前記第１のＣＭＯＳ
回路の前記第１の出力ノードの電位がゲートに印加され
る第４のＰチャネル型ＭＯＳトランジスタを有する第１
の中間回路と、前記高電圧電源と第３の出力ノードとの
間に接続され前記第１の中間回路の第２の出力ノードの
電位がゲートに印加される第５のＰチャネル型ＭＯＳト
ランジスタ、及び前記第３の出力ノードと前記低電圧電
源との間に接続され出力信号がゲートに印加される第６
のＰチャネル型ＭＯＳトランジスタを有し、前記第３の
出力ノードより前記第１の信号を出力する第２の中間回
路と、前記高電圧電源と第４の出力ノードとの間に直列
接続された前記第７及び第８のＰチャネル型ＭＯＳトラ
ンジスタ、並びに前記第４の出力ノードとグランドとの
間に直列接続された第２及び第３のＮチャネル型ＭＯＳ
トランジスタを有し、プルアップ用として機能する前記
第７のＰチャネル型ＭＯＳトランジスタのゲートに前記
第１の中間回路の前記第２の出力ノードの電位が印加さ
れ、プルダウン用として機能する前記第３のＮチャネル
型ＭＯＳトランジスタのゲートに前記入力信号の反転信
号が印加され、前記第８のＰチャネル型ＭＯＳトランジ
スタ及び前記第２のＮチャネル型ＭＯＳトランジスタの
各ゲートに低電圧が共通して印加され、前記第４の出力
ノードより前記出力信号として前記高電圧とグランド電
圧の間の振幅を有する信号を外部へ出力する第２のＣＭ
ＯＳ回路とを備えたことにある。
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードと入力
ノードとの間に接続された第１のＮチャネル型ＭＯＳト
ランジスタを有し、プルアップ用として機能する前記第
１のＰチャネル型ＭＯＳトランジスタのゲートに第１の
信号が印加され、プルダウン用として機能する前記第１
のＮチャネル型ＭＯＳトランジスタのソースに接続され
た前記入力ノードに前記高電圧よりも低い低電圧とグラ
ンド電圧との間の振幅を有する入力信号が印加され、前
記第２のＰチャネル型ＭＯＳトランジスタ及び前記第１
のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧
が共通して印加される第１のＣＭＯＳ回路と、前記高電
圧電源と第２の出力ノードとの間に接続され前記第１の
信号がゲートに印加される第３のＰチャネル型ＭＯＳト
ランジスタ、及び前記第２の出力ノードと低電圧が印加
される低電圧電源との間に接続され前記第１のＣＭＯＳ
回路の前記第１の出力ノードの電位がゲートに印加され
る第４のＰチャネル型ＭＯＳトランジスタを有する第１
の中間回路と、前記高電圧電源と第３の出力ノードとの
間に接続され前記第１の中間回路の第２の出力ノードの
電位がゲートに印加される第５のＰチャネル型ＭＯＳト
ランジスタ、及び前記第３の出力ノードと前記低電圧電
源との間に接続され出力信号がゲートに印加される第６
のＰチャネル型ＭＯＳトランジスタを有し、前記第３の
出力ノードより前記第１の信号を出力する第２の中間回
路と、前記高電圧電源と第４の出力ノードとの間に直列
接続された前記第７及び第８のＰチャネル型ＭＯＳトラ
ンジスタ、並びに前記第４の出力ノードとグランドとの
間に直列接続された第２及び第３のＮチャネル型ＭＯＳ
トランジスタを有し、プルアップ用として機能する前記
第７のＰチャネル型ＭＯＳトランジスタのゲートに前記
第１の中間回路の前記第２の出力ノードの電位が印加さ
れ、プルダウン用として機能する前記第３のＮチャネル
型ＭＯＳトランジスタのゲートに前記入力信号の反転信
号が印加され、前記第８のＰチャネル型ＭＯＳトランジ
スタ及び前記第２のＮチャネル型ＭＯＳトランジスタの
各ゲートに低電圧が共通して印加され、前記第４の出力
ノードより前記出力信号として前記高電圧とグランド電
圧の間の振幅を有する信号を外部へ出力する第２のＣＭ
ＯＳ回路とを備えたことにある。
【００３０】この第４の発明によれば、上記第１の発明
における第２のＮ−ＭＯＳを省略し、入力信号を１種類
とすることができる。入力信号がグランドレベル
（“０”レベル）である場合は、第１のＮ−ＭＯＳがオ
ンし、その後は上記第１の発明と同様の作用を行い、高
電圧レベル（“１”レベル）の出力信号が出力される。
この状態では、前記同様に本レベル変換回路内に静的な
直流電流パスは存在しない。また、入力信号がグランド
レベルから高電圧レベル（“１”レベル）へ変化した場
合は、第１のＮ−ＭＯＳはオフし、第３のＮ−ＭＯＳが
オンして、その後は、第１の発明と同様の作用を行い、
グランドレベルの出力信号が出力される。この第４の発
明も、許容ゲート酸化膜耐圧が高電圧電源よりも低いＭ
ＯＳトランジスタのみで回路を構成することができ、前
述の第３の従来回路よりも高速に動作し、加えて負荷駆
動能力の低下も抑えられる。
における第２のＮ−ＭＯＳを省略し、入力信号を１種類
とすることができる。入力信号がグランドレベル
（“０”レベル）である場合は、第１のＮ−ＭＯＳがオ
ンし、その後は上記第１の発明と同様の作用を行い、高
電圧レベル（“１”レベル）の出力信号が出力される。
この状態では、前記同様に本レベル変換回路内に静的な
直流電流パスは存在しない。また、入力信号がグランド
レベルから高電圧レベル（“１”レベル）へ変化した場
合は、第１のＮ−ＭＯＳはオフし、第３のＮ−ＭＯＳが
オンして、その後は、第１の発明と同様の作用を行い、
グランドレベルの出力信号が出力される。この第４の発
明も、許容ゲート酸化膜耐圧が高電圧電源よりも低いＭ
ＯＳトランジスタのみで回路を構成することができ、前
述の第３の従来回路よりも高速に動作し、加えて負荷駆
動能力の低下も抑えられる。
【００３１】第５の発明であるレベル変換回路の特徴
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードと第１
の入力ノードとの間に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタを有し、プルアップ用として機能する
前記第１のＰチャネル型ＭＯＳトランジスタのゲートに
第１の信号が印加され、プルダウン用として機能する前
記第１のＮチャネル型ＭＯＳトランジスタのソースに接
続された前記第１の入力ノードに前記高電圧よりも低い
低電圧とグランド電圧との間の振幅を有する入力信号が
印加され、前記第２のＰチャネル型ＭＯＳトランジスタ
及び前記第１のＮチャネル型ＭＯＳトランジスタの各ゲ
ートに低電圧が共通して印加される第１のＣＭＯＳ回路
と、前記高電圧電源と第２の出力ノードとの間に接続さ
れ前記第１の信号がゲートに印加される第３のＰチャネ
ル型ＭＯＳトランジスタ、及び前記第２の出力ノードと
低電圧が印加される低電圧電源との間に接続され前記第
１のＣＭＯＳ回路の前記第１の出力ノードの電位がゲー
トに印加される第４のＰチャネル型ＭＯＳトランジスタ
を有する第１の中間回路と、前記高電圧電源と第３の出
力ノードとの間に接続され前記第１の中間回路の第２の
出力ノードの電位がゲートに印加される第５のＰチャネ
ル型ＭＯＳトランジスタ、及び前記第３の出力ノードと
前記低電圧電源との間に接続され出力信号がゲートに印
加される第６のＰチャネル型ＭＯＳトランジスタを有
し、前記第３の出力ノードより前記第１の信号を出力す
る第２の中間回路と、前記高電圧電源と第４の出力ノー
ドとの間に直列接続された前記第７及び第８のＰチャネ
ル型ＭＯＳトランジスタ、並びに前記第４の出力ノード
と第２の入力ノードとの間に接続された第２のＮチャネ
ル型ＭＯＳトランジスタを有し、プルアップ用として機
能する前記第７のＰチャネル型ＭＯＳトランジスタのゲ
ートに前記第１の中間回路の前記第２の出力ノードの電
位が印加され、且つプルダウン用として機能する前記第
２のＮチャネル型ＭＯＳトランジスタのソースに接続さ
れた前記第２の入力ノードに前記入力信号の反転信号が
印加され、前記第８のＰチャネル型ＭＯＳトランジスタ
及び前記第２のＮチャネル型ＭＯＳトランジスタの各ゲ
ートに低電圧が共通して印加され、前記第４の出力ノー
ドより前記出力信号として前記高電圧とグランド電圧の
間の振幅を有する信号を外部へ出力する第２のＣＭＯＳ
回路とを備えたことにある。
は、高電圧が印加される高電圧電源と第１の出力ノード
との間に直列接続された第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタ、並びに前記第１の出力ノードと第１
の入力ノードとの間に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタを有し、プルアップ用として機能する
前記第１のＰチャネル型ＭＯＳトランジスタのゲートに
第１の信号が印加され、プルダウン用として機能する前
記第１のＮチャネル型ＭＯＳトランジスタのソースに接
続された前記第１の入力ノードに前記高電圧よりも低い
低電圧とグランド電圧との間の振幅を有する入力信号が
印加され、前記第２のＰチャネル型ＭＯＳトランジスタ
及び前記第１のＮチャネル型ＭＯＳトランジスタの各ゲ
ートに低電圧が共通して印加される第１のＣＭＯＳ回路
と、前記高電圧電源と第２の出力ノードとの間に接続さ
れ前記第１の信号がゲートに印加される第３のＰチャネ
ル型ＭＯＳトランジスタ、及び前記第２の出力ノードと
低電圧が印加される低電圧電源との間に接続され前記第
１のＣＭＯＳ回路の前記第１の出力ノードの電位がゲー
トに印加される第４のＰチャネル型ＭＯＳトランジスタ
を有する第１の中間回路と、前記高電圧電源と第３の出
力ノードとの間に接続され前記第１の中間回路の第２の
出力ノードの電位がゲートに印加される第５のＰチャネ
ル型ＭＯＳトランジスタ、及び前記第３の出力ノードと
前記低電圧電源との間に接続され出力信号がゲートに印
加される第６のＰチャネル型ＭＯＳトランジスタを有
し、前記第３の出力ノードより前記第１の信号を出力す
る第２の中間回路と、前記高電圧電源と第４の出力ノー
ドとの間に直列接続された前記第７及び第８のＰチャネ
ル型ＭＯＳトランジスタ、並びに前記第４の出力ノード
と第２の入力ノードとの間に接続された第２のＮチャネ
ル型ＭＯＳトランジスタを有し、プルアップ用として機
能する前記第７のＰチャネル型ＭＯＳトランジスタのゲ
ートに前記第１の中間回路の前記第２の出力ノードの電
位が印加され、且つプルダウン用として機能する前記第
２のＮチャネル型ＭＯＳトランジスタのソースに接続さ
れた前記第２の入力ノードに前記入力信号の反転信号が
印加され、前記第８のＰチャネル型ＭＯＳトランジスタ
及び前記第２のＮチャネル型ＭＯＳトランジスタの各ゲ
ートに低電圧が共通して印加され、前記第４の出力ノー
ドより前記出力信号として前記高電圧とグランド電圧の
間の振幅を有する信号を外部へ出力する第２のＣＭＯＳ
回路とを備えたことにある。
【００３２】この第５の発明によれば、上記第１の発明
における第２及び第４のＮ−ＭＯＳを省略することがで
きる。入力信号がグランドレベル（“０”レベル）であ
る場合は、第１のＮ−ＭＯＳがオンし、その後は上記第
１の発明と同様の作用を行い、高電圧レベル（“１”レ
ベル）の出力信号が出力される。この状態では、この状
態では、第１、第３及び第６のＰ−ＭＯＳと第２のＮ−
ＭＯＳがオフ状態にあるので、本レベル変換回路内に静
的な直流電流パスは存在しない。また、入力信号がグラ
ンドレベルから高電圧レベル（“１”レベル）へ変化し
た場合は、第１のＮ−ＭＯＳはオフし、第２のＮ−ＭＯ
Ｓがオンして、その後は、第１の発明と同様の作用を行
い、グランドレベルの出力信号が出力される。この第５
の発明も、許容ゲート酸化膜耐圧が高電圧電源よりも低
いＭＯＳトランジスタのみで回路を構成することがで
き、前述の第３の従来回路よりも高速に動作し、加えて
負荷駆動能力の低下も抑えられる。
における第２及び第４のＮ−ＭＯＳを省略することがで
きる。入力信号がグランドレベル（“０”レベル）であ
る場合は、第１のＮ−ＭＯＳがオンし、その後は上記第
１の発明と同様の作用を行い、高電圧レベル（“１”レ
ベル）の出力信号が出力される。この状態では、この状
態では、第１、第３及び第６のＰ−ＭＯＳと第２のＮ−
ＭＯＳがオフ状態にあるので、本レベル変換回路内に静
的な直流電流パスは存在しない。また、入力信号がグラ
ンドレベルから高電圧レベル（“１”レベル）へ変化し
た場合は、第１のＮ−ＭＯＳはオフし、第２のＮ−ＭＯ
Ｓがオンして、その後は、第１の発明と同様の作用を行
い、グランドレベルの出力信号が出力される。この第５
の発明も、許容ゲート酸化膜耐圧が高電圧電源よりも低
いＭＯＳトランジスタのみで回路を構成することがで
き、前述の第３の従来回路よりも高速に動作し、加えて
負荷駆動能力の低下も抑えられる。
【００３３】第６の発明であるレベル変換回路の特徴
は、上記第１乃至第５の発明において、前記第１の信号
は、前記高電圧と前記低電圧の間の振幅を有する信号で
あり、該第１の信号を前記出力信号と独立して外部へ出
力する構成としたことにある。
は、上記第１乃至第５の発明において、前記第１の信号
は、前記高電圧と前記低電圧の間の振幅を有する信号で
あり、該第１の信号を前記出力信号と独立して外部へ出
力する構成としたことにある。
【００３４】この第６の発明によれば、上記第１乃至第
５の発明の回路の適用範囲が広くなる。
５の発明の回路の適用範囲が広くなる。
【００３５】第７の発明であるレベル変換回路の特徴
は、上記第１乃至第６の発明において、前記第４及び第
６のＰチャネル型ＭＯＳトランジスタのサブストレート
をそれぞれのソース側に接続して、他のＰチャネル型Ｍ
ＯＳトランジスタのサブストレートと分離したことにあ
る。
は、上記第１乃至第６の発明において、前記第４及び第
６のＰチャネル型ＭＯＳトランジスタのサブストレート
をそれぞれのソース側に接続して、他のＰチャネル型Ｍ
ＯＳトランジスタのサブストレートと分離したことにあ
る。
【００３６】この第７の発明であるレベル変換回路によ
れば、第４及び第６のＰ−ＭＯＳのゲート酸化膜への負
荷を一層軽減することができる。
れば、第４及び第６のＰ−ＭＯＳのゲート酸化膜への負
荷を一層軽減することができる。
【００３７】第８の発明であるレベル変換回路の特徴
は、上記第１乃至第７の発明において、低電圧が印加さ
れる低電圧電源とグランドとの間に接続され前記低電圧
とグランド電圧との間の振幅を有する信号を出力する低
電源回路と、前記低電源回路から出力された信号を前記
低電圧よりも高い高電圧とグランド電圧との間の振幅を
有する信号にレベル変換するレベル変換回路とを備えた
半導体集積回路において、前記レベル変換回路は、上記
第１乃至第７の発明のレベル変換回路で構成したことに
ある。
は、上記第１乃至第７の発明において、低電圧が印加さ
れる低電圧電源とグランドとの間に接続され前記低電圧
とグランド電圧との間の振幅を有する信号を出力する低
電源回路と、前記低電源回路から出力された信号を前記
低電圧よりも高い高電圧とグランド電圧との間の振幅を
有する信号にレベル変換するレベル変換回路とを備えた
半導体集積回路において、前記レベル変換回路は、上記
第１乃至第７の発明のレベル変換回路で構成したことに
ある。
【００３８】この第８の発明によれば、集積化されたレ
ベル変換回路において、上記第１乃至第７の発明と同様
の作用を奏する。
ベル変換回路において、上記第１乃至第７の発明と同様
の作用を奏する。
【００３９】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るレベル変換回路の回路図である（第１、第２及び第６
の発明に対応）。
基づいて説明する。図１は、本発明の第１実施形態に係
るレベル変換回路の回路図である（第１、第２及び第６
の発明に対応）。
【００４０】このレベル変換回路は、高電圧（５Ｖ：Ｖ
ＤＤ）電源とグランドとの間に接続されて、低電圧（３
Ｖ：ＶＣＣ）とグランド電圧（０Ｖ）との間の振幅を有
する入力信号ＩＮ１を取り込む第１のＣＭＯＳ回路１０
と、５Ｖ電源とグランドとの間に接続されて、５Ｖ〜０
Ｖ間の振幅を有する出力信号ＯＵＴ１を出力する第２の
ＣＭＯＳ回路２０と、これら第１及び第２のＣＭＯＳ回
路１０，２０の間に襷掛け接続された第１及び第２の中
間回路３０，４０とを備えている。ここで、これら各回
路１０〜４０を構成する全てのＭＯＳトランジスタ（以
下に述べる）は、許容ゲート酸化膜耐圧が５Ｖよりも低
く且つ３Ｖよりも高い特性を有している。
ＤＤ）電源とグランドとの間に接続されて、低電圧（３
Ｖ：ＶＣＣ）とグランド電圧（０Ｖ）との間の振幅を有
する入力信号ＩＮ１を取り込む第１のＣＭＯＳ回路１０
と、５Ｖ電源とグランドとの間に接続されて、５Ｖ〜０
Ｖ間の振幅を有する出力信号ＯＵＴ１を出力する第２の
ＣＭＯＳ回路２０と、これら第１及び第２のＣＭＯＳ回
路１０，２０の間に襷掛け接続された第１及び第２の中
間回路３０，４０とを備えている。ここで、これら各回
路１０〜４０を構成する全てのＭＯＳトランジスタ（以
下に述べる）は、許容ゲート酸化膜耐圧が５Ｖよりも低
く且つ３Ｖよりも高い特性を有している。
【００４１】より具体的には、ＣＭＯＳ回路１０は、５
Ｖ電源とノードＮ１との間に直列接続されたＰ−ＭＯＳ
１１，１２と、前記ノードＮ１とグランドとの間に直列
接続されたＮ−ＭＯＳ１３，１４とで構成されている。
Ｐ−ＭＯＳ１１はプルアップ用として機能し、そのゲー
トには中間回路４０の出力（第１の信号）が印加され、
さらに、Ｎ−ＭＯＳ１４はプルダウン用として機能し、
そのゲートには前記入力信号ＩＮ１が印加されるように
なっている。
Ｖ電源とノードＮ１との間に直列接続されたＰ−ＭＯＳ
１１，１２と、前記ノードＮ１とグランドとの間に直列
接続されたＮ−ＭＯＳ１３，１４とで構成されている。
Ｐ−ＭＯＳ１１はプルアップ用として機能し、そのゲー
トには中間回路４０の出力（第１の信号）が印加され、
さらに、Ｎ−ＭＯＳ１４はプルダウン用として機能し、
そのゲートには前記入力信号ＩＮ１が印加されるように
なっている。
【００４２】Ｐ−ＭＯＳ１２及びＮ−ＭＯＳ１３は、そ
れぞれＰ−ＭＯＳ１１及びＮ−ＭＯＳ１４の過電圧保護
用として設けられ、その各ゲートには３Ｖ電源が共通し
て印加されている。また、Ｐ−ＭＯＳ１２のサブストレ
ート（Ｎ型ウェル領域）は、Ｐ−ＭＯＳ１１のサブスト
レート（Ｎ型ウェル領域）と共通して５Ｖ電源に接続さ
れ、Ｎ−ＭＯＳ１３のサブストレートは、Ｎ−ＭＯＳ１
４のサブストレートと共通してグランドに接続されてい
る。
れぞれＰ−ＭＯＳ１１及びＮ−ＭＯＳ１４の過電圧保護
用として設けられ、その各ゲートには３Ｖ電源が共通し
て印加されている。また、Ｐ−ＭＯＳ１２のサブストレ
ート（Ｎ型ウェル領域）は、Ｐ−ＭＯＳ１１のサブスト
レート（Ｎ型ウェル領域）と共通して５Ｖ電源に接続さ
れ、Ｎ−ＭＯＳ１３のサブストレートは、Ｎ−ＭＯＳ１
４のサブストレートと共通してグランドに接続されてい
る。
【００４３】ＣＭＯＳ回路２０は、上記ＣＭＯＳ回路１
０と同様の素子構成で、５Ｖ電源とノードＮ２との間に
直列接続されたＰ−ＭＯＳ２１，２２と、ノードＮ２と
グランドとの間に直列接続されたＮ−ＭＯＳ２３，２４
で構成されている。プルアップ用として機能するＰ−Ｍ
ＯＳ２１のゲートには前記中間回路３０の出力が印加さ
れ、プルダウン用として機能するＮ−ＭＯＳ２４のゲー
トには前記入力信号ＩＮ１の反転信号ＩＮ２が印加され
るようになっている。
０と同様の素子構成で、５Ｖ電源とノードＮ２との間に
直列接続されたＰ−ＭＯＳ２１，２２と、ノードＮ２と
グランドとの間に直列接続されたＮ−ＭＯＳ２３，２４
で構成されている。プルアップ用として機能するＰ−Ｍ
ＯＳ２１のゲートには前記中間回路３０の出力が印加さ
れ、プルダウン用として機能するＮ−ＭＯＳ２４のゲー
トには前記入力信号ＩＮ１の反転信号ＩＮ２が印加され
るようになっている。
【００４４】一方、中間回路３０は、５Ｖ電源とノード
Ｎ３との間に接続され前記中間回路４０の出力（第１の
信号）がゲートに印加されるＰ−ＭＯＳ３１と、前記ノ
ードＮ３と３Ｖ電源との間に接続され前記ＣＭＯＳ回路
１０のノードＮ１の電位がゲートに印加されるＰ−ＭＯ
Ｓ３２とで構成されている。また、Ｐ−ＭＯＳ３１のサ
ブストレートは、Ｐ−ＭＯＳ３２のサブストレートと共
通して５Ｖ電源に接続されている。
Ｎ３との間に接続され前記中間回路４０の出力（第１の
信号）がゲートに印加されるＰ−ＭＯＳ３１と、前記ノ
ードＮ３と３Ｖ電源との間に接続され前記ＣＭＯＳ回路
１０のノードＮ１の電位がゲートに印加されるＰ−ＭＯ
Ｓ３２とで構成されている。また、Ｐ−ＭＯＳ３１のサ
ブストレートは、Ｐ−ＭＯＳ３２のサブストレートと共
通して５Ｖ電源に接続されている。
【００４５】中間回路４０は、上記中間回路３０と同様
の素子構成で、５Ｖ電源とノードＮ４との間に接続され
前記中間回路３０のノードＮ３の電位がゲートに印加さ
れるＰ−ＭＯＳ４１と、ノードＮ４と３Ｖ電源との間に
接続され出力信号ＯＵＴ１がゲートに印加されるＰ−Ｍ
ＯＳ４２とで構成されている。
の素子構成で、５Ｖ電源とノードＮ４との間に接続され
前記中間回路３０のノードＮ３の電位がゲートに印加さ
れるＰ−ＭＯＳ４１と、ノードＮ４と３Ｖ電源との間に
接続され出力信号ＯＵＴ１がゲートに印加されるＰ−Ｍ
ＯＳ４２とで構成されている。
【００４６】そして、ＣＭＯＳ回路２０のノードＮ２よ
り、５Ｖ（“１”レベル）〜０Ｖ（“０”レベル）の振
幅で入力信号ＩＮ１と同相の出力信号ＯＵＴ１が出力さ
れ、加えて中間回路４０のノードＮ４より、５Ｖ
（“１”レベル）〜３Ｖ（“０”レベル）間の振幅を有
し入力信号ＩＮ１と同相の出力信号ＯＵＴ２が出力され
るようになっている。
り、５Ｖ（“１”レベル）〜０Ｖ（“０”レベル）の振
幅で入力信号ＩＮ１と同相の出力信号ＯＵＴ１が出力さ
れ、加えて中間回路４０のノードＮ４より、５Ｖ
（“１”レベル）〜３Ｖ（“０”レベル）間の振幅を有
し入力信号ＩＮ１と同相の出力信号ＯＵＴ２が出力され
るようになっている。
【００４７】ここで、本回路を正確に動作させるため
に、各トランジスタのオン抵抗は次のような条件に設定
されている。すなわち、ＣＭＯＳ回路１０におけるＰ−
ＭＯＳ１１，１２の直列オン抵抗は、Ｎ−ＭＯＳ１３，
１４の直列オン抵抗よりも大きくなるように、各々のト
ランジスタのディメンジョンが設定されている。同様の
設定がＣＭＯＳ回路２０におけるＰ−ＭＯＳ２１，２２
とＮ−ＭＯＳ２３，２４との間にもなされている。さら
に、中間回路３０におけるＰ−ＭＯＳ３１のオン抵抗は
Ｐ−ＭＯＳ３２のオン抵抗よりも大きくなるように、ま
た中間回路４０におけるＰ−ＭＯＳ４１のオン抵抗はＰ
−ＭＯＳ４２のオン抵抗よりも大きくなるように、各々
のトランジスタのディメンジョンが設定されている。
に、各トランジスタのオン抵抗は次のような条件に設定
されている。すなわち、ＣＭＯＳ回路１０におけるＰ−
ＭＯＳ１１，１２の直列オン抵抗は、Ｎ−ＭＯＳ１３，
１４の直列オン抵抗よりも大きくなるように、各々のト
ランジスタのディメンジョンが設定されている。同様の
設定がＣＭＯＳ回路２０におけるＰ−ＭＯＳ２１，２２
とＮ−ＭＯＳ２３，２４との間にもなされている。さら
に、中間回路３０におけるＰ−ＭＯＳ３１のオン抵抗は
Ｐ−ＭＯＳ３２のオン抵抗よりも大きくなるように、ま
た中間回路４０におけるＰ−ＭＯＳ４１のオン抵抗はＰ
−ＭＯＳ４２のオン抵抗よりも大きくなるように、各々
のトランジスタのディメンジョンが設定されている。
【００４８】次に、以上のように構成されるレベル変換
回路の動作を説明する。
回路の動作を説明する。
【００４９】まず、３Ｖ（１レベル）の入力信号ＩＮＩ
が供給された場合の動作を説明する。入力信号ＩＮＩが
３Ｖ（１レベル）であると、この信号ＩＮ１がゲートに
印加されるＮ−ＭＯＳ１４はオンし、上記オン抵抗の設
定からノードＮ１は０Ｖに近い電圧を出力する。その結
果、Ｐ−ＭＯＳ３２がオンし、ノードＮ３は３Ｖに近い
電圧を出力し、Ｐ−ＭＯＳ４１，２１がオンする。
が供給された場合の動作を説明する。入力信号ＩＮＩが
３Ｖ（１レベル）であると、この信号ＩＮ１がゲートに
印加されるＮ−ＭＯＳ１４はオンし、上記オン抵抗の設
定からノードＮ１は０Ｖに近い電圧を出力する。その結
果、Ｐ−ＭＯＳ３２がオンし、ノードＮ３は３Ｖに近い
電圧を出力し、Ｐ−ＭＯＳ４１，２１がオンする。
【００５０】一方、Ｎ−ＭＯＳ２４のゲートには、０Ｖ
（０レベル）の入力信号ＩＮ２が印加されるので、Ｎ−
ＭＯＳ２４はオフし、ノードＮ２の電位は５Ｖとなる。
その結果、Ｐ−ＭＯＳ４２がオフし、Ｐ−ＭＯＳ４１は
オンしているのでノードＮ４の電位は５Ｖになる。ノー
ドＮ４の電位が５Ｖになると、Ｐ−ＭＯＳ１１，３１は
オフし、ノードＮ１の電位は０Ｖになり、ノードＮ３の
電位は３Ｖとなる。従って、出力信号ＯＵＴ１及びＯＵ
Ｔ２は、５Ｖ（１レベル）となる。
（０レベル）の入力信号ＩＮ２が印加されるので、Ｎ−
ＭＯＳ２４はオフし、ノードＮ２の電位は５Ｖとなる。
その結果、Ｐ−ＭＯＳ４２がオフし、Ｐ−ＭＯＳ４１は
オンしているのでノードＮ４の電位は５Ｖになる。ノー
ドＮ４の電位が５Ｖになると、Ｐ−ＭＯＳ１１，３１は
オフし、ノードＮ１の電位は０Ｖになり、ノードＮ３の
電位は３Ｖとなる。従って、出力信号ＯＵＴ１及びＯＵ
Ｔ２は、５Ｖ（１レベル）となる。
【００５１】なお、この状態において、Ｐ−ＭＯＳ１
１，３１，４２及びＮ−ＭＯＳ２４はオフしているの
で、このレベル変換回路内に静的な直流電流バスは存在
しない。
１，３１，４２及びＮ−ＭＯＳ２４はオフしているの
で、このレベル変換回路内に静的な直流電流バスは存在
しない。
【００５２】次に入力信号ＩＮ１が３Ｖ（“１”レベ
ル）から０Ｖ（０レベル）に変化した場合の動作を説明
する。
ル）から０Ｖ（０レベル）に変化した場合の動作を説明
する。
【００５３】Ｎ−ＭＯＳ１４はオフし、且つＰ−ＭＯＳ
１１もオフしているので、ノードＮ１の電位は定まらな
い。しかし、入力信号ＩＮ２は３Ｖ（１レベル）である
ため、Ｎ−ＭＯＳ２４がオンし、このときＰ−ＭＯＳ２
１もオンしているが、ノードＮ２の電位は０Ｖに近いも
のとなる。その結果としてＰ−ＭＯＳ４２がオンし、こ
のときＰ−ＭＯＳ４１もオンしているが、ノードＮ４は
３Ｖに近い電位になる。
１１もオフしているので、ノードＮ１の電位は定まらな
い。しかし、入力信号ＩＮ２は３Ｖ（１レベル）である
ため、Ｎ−ＭＯＳ２４がオンし、このときＰ−ＭＯＳ２
１もオンしているが、ノードＮ２の電位は０Ｖに近いも
のとなる。その結果としてＰ−ＭＯＳ４２がオンし、こ
のときＰ−ＭＯＳ４１もオンしているが、ノードＮ４は
３Ｖに近い電位になる。
【００５４】ノードＮ４が３Ｖに近い電位になると、Ｐ
−ＭＯＳ１１，３１がオンし、ノードＮ１は、Ｎ−ＭＯ
Ｓ１４が既にオフしているので５Ｖを出力する。その結
果、Ｐ−ＭＯＳ３２もオフし、ノードＮ３の電位も５Ｖ
となるため、Ｐ−ＭＯＳ４１，２１はオフして直流電流
パスが絶たれ、ノードＮ２は０Ｖを出力し、ノードＮ４
は３Ｖを出力する。従って、出力信号ＯＵＴ１は０Ｖ
（０レベル）、出力信号ＯＵＴ２は３Ｖ（０レベル）が
出力される。
−ＭＯＳ１１，３１がオンし、ノードＮ１は、Ｎ−ＭＯ
Ｓ１４が既にオフしているので５Ｖを出力する。その結
果、Ｐ−ＭＯＳ３２もオフし、ノードＮ３の電位も５Ｖ
となるため、Ｐ−ＭＯＳ４１，２１はオフして直流電流
パスが絶たれ、ノードＮ２は０Ｖを出力し、ノードＮ４
は３Ｖを出力する。従って、出力信号ＯＵＴ１は０Ｖ
（０レベル）、出力信号ＯＵＴ２は３Ｖ（０レベル）が
出力される。
【００５５】このような動作において、各トランジスタ
のゲートとソースまたはドレインあるいはサブストレー
トとの間に３Ｖを越える電圧が印加されることはない。
但し、Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２には、５Ｖか
ら０Ｖの振幅の信号が加わり、０Ｖが加わる時に過渡的
に３Ｖを越える電圧がゲート酸化膜に加わるが、静止状
態では、該ＭＯＳトランジスタはオンし、ソース・ドレ
イン間に３Ｖ電源に接続されたチャネルが形成され、基
板電位の５Ｖはゲート酸化膜からシールドされるので、
このゲート酸化膜には静的に３Ｖを越える電位は加わら
ない。
のゲートとソースまたはドレインあるいはサブストレー
トとの間に３Ｖを越える電圧が印加されることはない。
但し、Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２には、５Ｖか
ら０Ｖの振幅の信号が加わり、０Ｖが加わる時に過渡的
に３Ｖを越える電圧がゲート酸化膜に加わるが、静止状
態では、該ＭＯＳトランジスタはオンし、ソース・ドレ
イン間に３Ｖ電源に接続されたチャネルが形成され、基
板電位の５Ｖはゲート酸化膜からシールドされるので、
このゲート酸化膜には静的に３Ｖを越える電位は加わら
ない。
【００５６】このように本実施形態のレベル変換回路で
は、上記各トランジスタのゲート酸化膜には静的に３Ｖ
を越える電位が加わらないため、許容ゲート酸化膜耐圧
が５Ｖよりも低いＭＯＳトランジスタのみで回路を構成
することができる。これにより、製造プロセスを複雑に
しないで低消費電力のレベル変換回路を実現することが
可能となる。さらに、与えられた電源レベルを、オンし
たトランジスタで次のトランジスタのゲートに供給する
方式であるため、ゲート電圧の振幅の制限にソースフォ
ロアトランジスタのオフする効果を利用した前述の第３
の従来回路よりも高速動作が可能となるだけでなく、負
荷駆動能力の低下も抑えることができる。
は、上記各トランジスタのゲート酸化膜には静的に３Ｖ
を越える電位が加わらないため、許容ゲート酸化膜耐圧
が５Ｖよりも低いＭＯＳトランジスタのみで回路を構成
することができる。これにより、製造プロセスを複雑に
しないで低消費電力のレベル変換回路を実現することが
可能となる。さらに、与えられた電源レベルを、オンし
たトランジスタで次のトランジスタのゲートに供給する
方式であるため、ゲート電圧の振幅の制限にソースフォ
ロアトランジスタのオフする効果を利用した前述の第３
の従来回路よりも高速動作が可能となるだけでなく、負
荷駆動能力の低下も抑えることができる。
【００５７】また、本実施形態では、低電圧レベルは全
て３Ｖになっているが、たとえば２Ｖの電位が他に存在
しているならば、Ｐ−ＭＯＳ１２及びＰ−ＭＯＳ２２の
ゲートのみを２Ｖ電圧源に接続しても、またＰ−ＭＯＳ
３２及びＰ−ＭＯＳ４２のドレインのみを２Ｖ電圧源に
接続しても回路は正常に動作する。３Ｖ電源に接続され
ている端子を個別に他の低電圧レベルに接続することに
より、トランジスタのオン抵抗を調整し、ディメンジョ
ンの設定に自由度を持たせることができる。
て３Ｖになっているが、たとえば２Ｖの電位が他に存在
しているならば、Ｐ−ＭＯＳ１２及びＰ−ＭＯＳ２２の
ゲートのみを２Ｖ電圧源に接続しても、またＰ−ＭＯＳ
３２及びＰ−ＭＯＳ４２のドレインのみを２Ｖ電圧源に
接続しても回路は正常に動作する。３Ｖ電源に接続され
ている端子を個別に他の低電圧レベルに接続することに
より、トランジスタのオン抵抗を調整し、ディメンジョ
ンの設定に自由度を持たせることができる。
【００５８】図２は、本発明の第２実施形態に係るレベ
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第３の発明に対応）。
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第３の発明に対応）。
【００５９】上記図１に示す構成において、Ｎ−ＭＯＳ
２３のソースに、直接０Ｖから３Ｖの振幅を持った入力
信号を接続しても回路動作が損なわれることはない。こ
のようなことから、本実施形態は、図１に示す回路のＮ
−ＭＯＳ２４を省略した場合の例を示している。すなわ
ち、上記ＣＭＯＳ回路２０に代えて設けられたＣＭＯＳ
回路２０’は、Ｎ−ＭＯＳ２４を省略してＮ−ＭＯＳ２
３のソースに直接、入力信号ＩＮ１を印加した構成とな
っている。
２３のソースに、直接０Ｖから３Ｖの振幅を持った入力
信号を接続しても回路動作が損なわれることはない。こ
のようなことから、本実施形態は、図１に示す回路のＮ
−ＭＯＳ２４を省略した場合の例を示している。すなわ
ち、上記ＣＭＯＳ回路２０に代えて設けられたＣＭＯＳ
回路２０’は、Ｎ−ＭＯＳ２４を省略してＮ−ＭＯＳ２
３のソースに直接、入力信号ＩＮ１を印加した構成とな
っている。
【００６０】このレベル変換回路によれば、入力信号Ｉ
Ｎ１が３Ｖ（“１”レベル）である場合は、上記第１実
施形態と同様の動作を行い、５Ｖ（“１”レベル）の出
力信号ＯＵＴ１及びＯＵＴ２が出力される。この状態で
は、Ｐ−ＭＯＳ１１，３１，４２がオフ状態にあり、加
えてＮ−ＭＯＳ２３もオフしているため、本レベル変換
回路内に静的な直流電流パスは存在しない。一方、入力
信号ＩＮ１が３Ｖ（“１”レベル）から０Ｖ（“０”レ
ベル）へ変化した場合は、Ｎ−ＭＯＳ１４がオフし、Ｎ
−ＭＯＳ２３がオンするので、第１実施形態と同様に出
力信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号Ｏ
ＵＴ２が３Ｖ（“０”レベル）に変化する。
Ｎ１が３Ｖ（“１”レベル）である場合は、上記第１実
施形態と同様の動作を行い、５Ｖ（“１”レベル）の出
力信号ＯＵＴ１及びＯＵＴ２が出力される。この状態で
は、Ｐ−ＭＯＳ１１，３１，４２がオフ状態にあり、加
えてＮ−ＭＯＳ２３もオフしているため、本レベル変換
回路内に静的な直流電流パスは存在しない。一方、入力
信号ＩＮ１が３Ｖ（“１”レベル）から０Ｖ（“０”レ
ベル）へ変化した場合は、Ｎ−ＭＯＳ１４がオフし、Ｎ
−ＭＯＳ２３がオンするので、第１実施形態と同様に出
力信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号Ｏ
ＵＴ２が３Ｖ（“０”レベル）に変化する。
【００６１】本実施形態では、上記第１実施形態と同様
の利点を有するほか、図１に示すＮ−ＭＯＳ２４を省略
でき、且つ入力信号を１種類とすることができるので、
第１実施形態よりも構成が簡素化される。
の利点を有するほか、図１に示すＮ−ＭＯＳ２４を省略
でき、且つ入力信号を１種類とすることができるので、
第１実施形態よりも構成が簡素化される。
【００６２】図３は、本発明の第３実施形態に係るレベ
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第４の発明に対応）。
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第４の発明に対応）。
【００６３】上記図１に示す構成において、Ｎ−ＭＯＳ
１３のソースに、直接０Ｖから３Ｖの振幅を持った入力
信号を接続しても回路動作が損なわれることはない。こ
のようなことから、本実施形態は、図１に示す回路のＮ
−ＭＯＳ１４を省略した場合の例を示している。すなわ
ち、上記ＣＭＯＳ回路１０に代えて設けられたＣＭＯＳ
回路１０’は、Ｎ−ＭＯＳ１４を省略してＮ−ＭＯＳ１
３のソースに直接、入力信号ＩＮ２を印加した構成とな
っている。
１３のソースに、直接０Ｖから３Ｖの振幅を持った入力
信号を接続しても回路動作が損なわれることはない。こ
のようなことから、本実施形態は、図１に示す回路のＮ
−ＭＯＳ１４を省略した場合の例を示している。すなわ
ち、上記ＣＭＯＳ回路１０に代えて設けられたＣＭＯＳ
回路１０’は、Ｎ−ＭＯＳ１４を省略してＮ−ＭＯＳ１
３のソースに直接、入力信号ＩＮ２を印加した構成とな
っている。
【００６４】このレベル変換回路によれば、入力信号Ｉ
Ｎ２が０Ｖ（“０”レベル）であるときには、Ｎ−ＭＯ
Ｓ１３がオンし、その後は上記第１実施形態と同様の動
作が行われ、５Ｖ（“１”レベル）の出力信号ＯＵＴ１
及びＯＵＴ２が出力される。この状態では、Ｐ−ＭＯＳ
１１，３１，４２及びＮ−ＭＯＳ２４がオフ状態にある
ため、本レベル変換回路内に静的な直流電流パスは存在
しない。
Ｎ２が０Ｖ（“０”レベル）であるときには、Ｎ−ＭＯ
Ｓ１３がオンし、その後は上記第１実施形態と同様の動
作が行われ、５Ｖ（“１”レベル）の出力信号ＯＵＴ１
及びＯＵＴ２が出力される。この状態では、Ｐ−ＭＯＳ
１１，３１，４２及びＮ−ＭＯＳ２４がオフ状態にある
ため、本レベル変換回路内に静的な直流電流パスは存在
しない。
【００６５】一方、入力信号ＩＮ２が０Ｖ（“０”レベ
ル）から３Ｖ（“１”レベル）へ変化した場合は、Ｎ−
ＭＯＳ１３がオフする一方で、Ｎ−ＭＯＳ２４がオン
し、その後は第１実施形態と同様の動作が行われ、出力
信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号ＯＵ
Ｔ２が３Ｖ（“０”レベル）に変化する。
ル）から３Ｖ（“１”レベル）へ変化した場合は、Ｎ−
ＭＯＳ１３がオフする一方で、Ｎ−ＭＯＳ２４がオン
し、その後は第１実施形態と同様の動作が行われ、出力
信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号ＯＵ
Ｔ２が３Ｖ（“０”レベル）に変化する。
【００６６】このように、入力信号ＩＮ２に対して逆相
の出力信号ＯＵＴ１及びＯＵＴ２が出力される。
の出力信号ＯＵＴ１及びＯＵＴ２が出力される。
【００６７】本実施形態では、上記第１実施形態と同様
の利点を有するほか、図１に示すＮ−ＭＯＳ１４を省略
でき、且つ入力信号を１種類とすることができるので、
第１実施形態よりも構成が簡素化される。
の利点を有するほか、図１に示すＮ−ＭＯＳ１４を省略
でき、且つ入力信号を１種類とすることができるので、
第１実施形態よりも構成が簡素化される。
【００６８】図４は、本発明の第４実施形態に係るレベ
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第５の発明に対応）。
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第５の発明に対応）。
【００６９】上記図１に示す構成において、Ｎ−ＭＯＳ
１３及びＮ−ＭＯＳ２３のソースに、直接０Ｖから３Ｖ
の振幅を持った入力信号を接続しても回路動作が損なわ
れることはない。このようなことから、本実施形態は、
図１に示す回路のＮ−ＭＯＳ１４及びＮ−ＭＯＳ２４を
省略した場合の例を示している。すなわち、上記ＣＭＯ
Ｓ回路１０及び２０に代えて設けられたＣＭＯＳ回路１
０’，２０’は、Ｎ−ＭＯＳ１４及び２４を省略してＮ
−ＭＯＳ１３及び２３のソースに直接、それぞれ入力信
号ＩＮ１及びＩＮ２を印加した構成となっている。
１３及びＮ−ＭＯＳ２３のソースに、直接０Ｖから３Ｖ
の振幅を持った入力信号を接続しても回路動作が損なわ
れることはない。このようなことから、本実施形態は、
図１に示す回路のＮ−ＭＯＳ１４及びＮ−ＭＯＳ２４を
省略した場合の例を示している。すなわち、上記ＣＭＯ
Ｓ回路１０及び２０に代えて設けられたＣＭＯＳ回路１
０’，２０’は、Ｎ−ＭＯＳ１４及び２４を省略してＮ
−ＭＯＳ１３及び２３のソースに直接、それぞれ入力信
号ＩＮ１及びＩＮ２を印加した構成となっている。
【００７０】このレベル変換回路によれば、入力信号Ｉ
Ｎ１が０Ｖ（“０”レベル）であるときには、Ｎ−ＭＯ
Ｓ１３がオンし、その後は上記第１実施形態と同様の動
作が行われ、５Ｖ（“１”レベル）の出力信号ＯＵＴ１
及びＯＵＴ２が出力される。このとき、Ｐ−ＭＯＳ１
１，３１，４２オフ状態にあり、またＮ−ＭＯＳ２３の
のソースには３Ｖ（“１”レベル）の入力信号ＩＮ２が
印加されているため、該Ｎ−ＭＯＳ２３もオフしてい
る。その結果、この状態では、本レベル変換回路内に静
的な直流電流パスは存在しない。
Ｎ１が０Ｖ（“０”レベル）であるときには、Ｎ−ＭＯ
Ｓ１３がオンし、その後は上記第１実施形態と同様の動
作が行われ、５Ｖ（“１”レベル）の出力信号ＯＵＴ１
及びＯＵＴ２が出力される。このとき、Ｐ−ＭＯＳ１
１，３１，４２オフ状態にあり、またＮ−ＭＯＳ２３の
のソースには３Ｖ（“１”レベル）の入力信号ＩＮ２が
印加されているため、該Ｎ−ＭＯＳ２３もオフしてい
る。その結果、この状態では、本レベル変換回路内に静
的な直流電流パスは存在しない。
【００７１】一方、入力信号ＩＮ１が０Ｖ（“０”レベ
ル）から３Ｖ（“１”レベル）へ変化した場合は、Ｎ−
ＭＯＳ１３がオフする一方で、Ｎ−ＭＯＳ２３がオン
し、その後は第１実施形態と同様の動作が行われ、出力
信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号ＯＵ
Ｔ２が３Ｖ（“０”レベル）に変化する。
ル）から３Ｖ（“１”レベル）へ変化した場合は、Ｎ−
ＭＯＳ１３がオフする一方で、Ｎ−ＭＯＳ２３がオン
し、その後は第１実施形態と同様の動作が行われ、出力
信号ＯＵＴ１が０Ｖ（“０”レベル）に、出力信号ＯＵ
Ｔ２が３Ｖ（“０”レベル）に変化する。
【００７２】このように、入力信号ＩＮ１に対して逆相
の出力信号ＯＵＴ１及びＯＵＴ２が出力される。
の出力信号ＯＵＴ１及びＯＵＴ２が出力される。
【００７３】本実施形態では、上記第１実施形態と同様
の利点を有するほか、図１に示すＮ−ＭＯＳ１４及びＮ
−ＭＯＳ２４を省略できるので、第１実施形態よりも構
成が簡素化される。
の利点を有するほか、図１に示すＮ−ＭＯＳ１４及びＮ
−ＭＯＳ２４を省略できるので、第１実施形態よりも構
成が簡素化される。
【００７４】図５は、本発明の第５実施形態に係るレベ
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第７の発明に対応）。
ル変換回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第７の発明に対応）。
【００７５】本実施形態は、上記図１の構成において、
上記中間回路３０，４０とはサブストレートの接続構成
が異なる中間回路３０’，４０’を、上記中間回路３
０，４０に代えて設けたものである。すなわち、上記第
１実施形態において、Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４
２のオン時に形成されるチャネルにより基板電位の５Ｖ
がゲート酸化膜からシールドされ、該トランジスタのゲ
ート酸化膜には静的には３Ｖを越える電位は加わらない
点について述べた。この点について、本実施形態では、
Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２の基板となるＮ型ウ
ェル（サブストレート）を他のＰ−ＭＯＳのＮ型ウェル
（サブストレート）から分離して各々のソースに接続す
ることによって、該Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２
のゲート酸化膜への負荷をさらに軽減するようにしたも
のである。
上記中間回路３０，４０とはサブストレートの接続構成
が異なる中間回路３０’，４０’を、上記中間回路３
０，４０に代えて設けたものである。すなわち、上記第
１実施形態において、Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４
２のオン時に形成されるチャネルにより基板電位の５Ｖ
がゲート酸化膜からシールドされ、該トランジスタのゲ
ート酸化膜には静的には３Ｖを越える電位は加わらない
点について述べた。この点について、本実施形態では、
Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２の基板となるＮ型ウ
ェル（サブストレート）を他のＰ−ＭＯＳのＮ型ウェル
（サブストレート）から分離して各々のソースに接続す
ることによって、該Ｐ−ＭＯＳ３２及びＰ−ＭＯＳ４２
のゲート酸化膜への負荷をさらに軽減するようにしたも
のである。
【００７６】この場合の回路動作も上記第１実施形態と
全く同じである。
全く同じである。
【００７７】図６は、本発明の第６実施形態に係る半導
体集積回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第８の発明に対応）。
体集積回路の回路図であり、図１と共通の要素には同一
の符号が付されている（第８の発明に対応）。
【００７８】本実施形態は、上記図１に示したレベル変
換回路を集積回路のトライステイトバッファ回路に応用
したものである。このトライステイトバッファ回路は、
３Ｖ系の論理回路５０を備え、この論理回路５０の出力
側が図１に示す構成のレベル変換回路に接続されてい
る。３Ｖ系の論理回路５０は、データ端子５１及びイネ
ーブル端子５２を有し、ＮＡＮＤゲート５３、インバー
タ５４，５５及びＮＯＲゲート５６で構成されている。
さらに、前記レベル変換回路の出力側には、プリバッフ
ァ回路６０を介してメインバッファ回路７０が接続され
ている。プリバッファ回路６０は、Ｐ−ＭＯＳ６１，６
２で構成され、５Ｖ〜３Ｖ間の振幅の信号をＰ−ＭＯＳ
７１に供給し、またメインバッファ回路７０は、Ｐ−Ｍ
ＯＳ７１，７２及びＮ−ＭＯＳ７３，７４で構成され、
その出力に接続された出力パッド８０から集積回路の外
部へ出力信号ＯＵＴを出力するようになっている。
換回路を集積回路のトライステイトバッファ回路に応用
したものである。このトライステイトバッファ回路は、
３Ｖ系の論理回路５０を備え、この論理回路５０の出力
側が図１に示す構成のレベル変換回路に接続されてい
る。３Ｖ系の論理回路５０は、データ端子５１及びイネ
ーブル端子５２を有し、ＮＡＮＤゲート５３、インバー
タ５４，５５及びＮＯＲゲート５６で構成されている。
さらに、前記レベル変換回路の出力側には、プリバッフ
ァ回路６０を介してメインバッファ回路７０が接続され
ている。プリバッファ回路６０は、Ｐ−ＭＯＳ６１，６
２で構成され、５Ｖ〜３Ｖ間の振幅の信号をＰ−ＭＯＳ
７１に供給し、またメインバッファ回路７０は、Ｐ−Ｍ
ＯＳ７１，７２及びＮ−ＭＯＳ７３，７４で構成され、
その出力に接続された出力パッド８０から集積回路の外
部へ出力信号ＯＵＴを出力するようになっている。
【００７９】次に、動作を説明する。イネーブル端子５
２に０Ｖ（０レベル）が与えられると、Ｐ−ＭＯＳ７１
には５Ｖ（１レベル）、Ｎ−ＭＯＳ７４には０Ｖ（０レ
ベル）が印加され、出力パッド８０はハイインピーダン
ス状態になる。一方、イネーブル端子５２に３Ｖ
（“１”レベル）且つデータ端子５１に３Ｖ（１レベ
ル）が与えられると、Ｐ−ＭＯＳ７１のゲートに３Ｖ
（０レベル）、Ｎ−ＭＯＳ７４のゲートに０Ｖ（０レベ
ル）が印加され、出力パッド８０は５Ｖ（１レベル）と
なる。
２に０Ｖ（０レベル）が与えられると、Ｐ−ＭＯＳ７１
には５Ｖ（１レベル）、Ｎ−ＭＯＳ７４には０Ｖ（０レ
ベル）が印加され、出力パッド８０はハイインピーダン
ス状態になる。一方、イネーブル端子５２に３Ｖ
（“１”レベル）且つデータ端子５１に３Ｖ（１レベ
ル）が与えられると、Ｐ−ＭＯＳ７１のゲートに３Ｖ
（０レベル）、Ｎ−ＭＯＳ７４のゲートに０Ｖ（０レベ
ル）が印加され、出力パッド８０は５Ｖ（１レベル）と
なる。
【００８０】また、イネーブル端子５２に３Ｖ（１レベ
ル）且つデータ端子５１に０Ｖ（０レベル）が与えられ
た時は、Ｐ−ＭＯＳ７１のゲートには３Ｖ（０レベ
ル）、Ｎ−ＭＯＳ７４のゲートに３Ｖ（１レベル）が印
加され、出力パッド８０は０Ｖ（“０”レベル）とな
り、トライステイトバッファとして機能する。
ル）且つデータ端子５１に０Ｖ（０レベル）が与えられ
た時は、Ｐ−ＭＯＳ７１のゲートには３Ｖ（０レベ
ル）、Ｎ−ＭＯＳ７４のゲートに３Ｖ（１レベル）が印
加され、出力パッド８０は０Ｖ（“０”レベル）とな
り、トライステイトバッファとして機能する。
【００８１】なお、Ｐ−ＭＯＳ７１のゲートを、レベル
変換回路における中間回路４０の出力ノードＮ４（ＯＵ
Ｔ２）に接続することにより、プリバッファ回路７０を
省略することも可能である。
変換回路における中間回路４０の出力ノードＮ４（ＯＵ
Ｔ２）に接続することにより、プリバッファ回路７０を
省略することも可能である。
【００８２】上記各実施形態においては５Ｖと３Ｖの２
電源の場合について説明をしたが、０．２５μｍデバイ
ス世代では、ゲート酸化膜耐圧が３．３Ｖ以下になるこ
とが予想され、そのデバイス世代において、高電圧が
３．３Ｖ、低電圧が２Ｖというような組み合わせで本発
明を適用することも可能である。
電源の場合について説明をしたが、０．２５μｍデバイ
ス世代では、ゲート酸化膜耐圧が３．３Ｖ以下になるこ
とが予想され、そのデバイス世代において、高電圧が
３．３Ｖ、低電圧が２Ｖというような組み合わせで本発
明を適用することも可能である。
【００８３】
【発明の効果】以上詳細に説明したように、第１の発明
であるレベル変換回路によれば、ゲート酸化膜耐圧が高
電圧電源レベルよりも低いＭＯＳトランジスタのみで構
成でき、且つ静止時の消費電力を増すことなく低電圧電
源の振幅から高電圧電源の振幅に信号電圧振幅を変換す
ることができる。これにより、製造プロセスを複雑にし
ないで低消費電力のレベル変換回路を実現することが可
能となる。さらに、前述の第３の従来回路よりも高速動
作が可能となり、しかも負荷駆動能力の低下も抑えるこ
とができる。また、ＭＯＳトランジスタに接続される低
電圧電源を個別に異なる低電圧の電圧源とすることによ
り、トランジスタのオン抵抗を調整することができ、デ
ィメンジョンの設定に自由度を持たせることも可能とな
る。
であるレベル変換回路によれば、ゲート酸化膜耐圧が高
電圧電源レベルよりも低いＭＯＳトランジスタのみで構
成でき、且つ静止時の消費電力を増すことなく低電圧電
源の振幅から高電圧電源の振幅に信号電圧振幅を変換す
ることができる。これにより、製造プロセスを複雑にし
ないで低消費電力のレベル変換回路を実現することが可
能となる。さらに、前述の第３の従来回路よりも高速動
作が可能となり、しかも負荷駆動能力の低下も抑えるこ
とができる。また、ＭＯＳトランジスタに接続される低
電圧電源を個別に異なる低電圧の電圧源とすることによ
り、トランジスタのオン抵抗を調整することができ、デ
ィメンジョンの設定に自由度を持たせることも可能とな
る。
【００８４】第２の発明であるレベル変換回路によれ
ば、上記第１の発明の回路を誤動作なく的確に動作させ
ることが可能となる。
ば、上記第１の発明の回路を誤動作なく的確に動作させ
ることが可能となる。
【００８５】第３の発明であるレベル変換回路によれ
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
【００８６】第４の発明であるレベル変換回路によれ
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
【００８７】第５の発明であるレベル変換回路によれ
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
ば、上記第１の発明よりも簡単な構成で同様の効果を得
ることができる。
【００８８】第６の発明であるレベル変換回路によれ
ば、上記第１乃至第５の発明の回路の応用範囲を広くす
ることが可能となる。
ば、上記第１乃至第５の発明の回路の応用範囲を広くす
ることが可能となる。
【００８９】第７の発明であるレベル変換回路によれ
ば、上記第１乃至第６の発明の回路において、第４及び
第６のＰ−ＭＯＳのゲート酸化膜への負荷を一層軽減す
ることが可能となる。
ば、上記第１乃至第６の発明の回路において、第４及び
第６のＰ−ＭＯＳのゲート酸化膜への負荷を一層軽減す
ることが可能となる。
【００９０】第８の発明である半導体集積回路によれ
ば、集積化されたレベル変換回路において、上記第１乃
至第７の発明と同様の効果を得ることができる。
ば、集積化されたレベル変換回路において、上記第１乃
至第７の発明と同様の効果を得ることができる。
【図１】本発明の第１実施形態に係るレベル変換回路の
回路図である。
回路図である。
【図２】本発明の第２実施形態に係るレベル変換回路の
回路図である。
回路図である。
【図３】本発明の第３実施形態に係るレベル変換回路の
回路図である。
回路図である。
【図４】本発明の第４実施形態に係るレベル変換回路の
回路図である。
回路図である。
【図５】本発明の第５実施形態に係るレベル変換回路の
回路図である。
回路図である。
【図６】本発明の第６実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図７】従来のレベル変換回路の構成を示す回路図であ
る（第１の従来回路）。
る（第１の従来回路）。
【図８】従来のレベル変換回路の構成を示す回路図であ
る（第２の従来回路）。
る（第２の従来回路）。
【図９】従来のレベル変換回路の構成を示す回路図であ
る（第３の従来回路）。
る（第３の従来回路）。
１０ 第１のＣＭＯＳ回路 ２０ 第２のＣＭＯＳ回路 ３０ 第１の中間回路 ４０ 第２の中間回路 １１ 第１のＰ−ＭＯＳ １２ 第２のＰ−ＭＯＳ １３ 第１のＮ−ＭＯＳ １４ 第２のＮ−ＭＯＳ ２１ 第７のＰ−ＭＯＳ ２２ 第８のＰ−ＭＯＳ ２３ 第２または第３のＮ−ＭＯＳ ２４ 第３または第４のＮ−ＭＯＳ ３１ 第３のＰ−ＭＯＳ ３２ 第４のＰ−ＭＯＳ ４１ 第５のＰ−ＭＯＳ ４２ 第６のＰ−ＭＯＳ Ｎ１ 第１の出力ノード Ｎ２ 第４の出力ノード Ｎ３ 第２に出力ノード Ｎ４ 第３の出力ノード ＶＤＤ ５Ｖ電源 ＶＣＣ ３Ｖ電源 ＩＮ１ 入力信号 ＩＮ２ 入力信号ＩＮ１の反転信号
Claims (8)
- 【請求項１】 高電圧が印加される高電圧電源と第１の
出力ノードとの間に直列接続された第１及び第２のＰチ
ャネル型ＭＯＳトランジスタ、並びに前記第１の出力ノ
ードとグランドとの間に直列接続された第１及び第２の
Ｎチャネル型ＭＯＳトランジスタを有し、プルアップ用
として機能する前記第１のＰチャネル型ＭＯＳトランジ
スタのゲートに第１の信号が印加され、プルダウン用と
して機能する前記第２のＮチャネル型ＭＯＳトランジス
タのゲートに前記高電圧よりも低い低電圧とグランド電
圧との間の振幅を有する入力信号が印加され、前記第２
のＰチャネル型ＭＯＳトランジスタ及び前記第１のＮチ
ャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通
して印加される第１のＣＭＯＳ回路と、 前記高電圧電源と第２の出力ノードとの間に接続され前
記第１の信号がゲートに印加される第３のＰチャネル型
ＭＯＳトランジスタ、及び前記第２の出力ノードと低電
圧が印加される低電圧電源との間に接続され前記第１の
ＣＭＯＳ回路の前記第１の出力ノードの電位がゲートに
印加される第４のＰチャネル型ＭＯＳトランジスタを有
する第１の中間回路と、 前記高電圧電源と第３の出力ノードとの間に接続され前
記第１の中間回路の第２の出力ノードの電位がゲートに
印加される第５のＰチャネル型ＭＯＳトランジスタ、及
び前記第３の出力ノードと前記低電圧電源との間に接続
され出力信号がゲートに印加される第６のＰチャネル型
ＭＯＳトランジスタを有し、前記第３の出力ノードより
前記第１の信号を出力する第２の中間回路と、 前記高電圧電源と第４の出力ノードとの間に直列接続さ
れた前記第７及び第８のＰチャネル型ＭＯＳトランジス
タ、並びに前記第４の出力ノードとグランドとの間に直
列接続された第３及び第４のＮチャネル型ＭＯＳトラン
ジスタを有し、プルアップ用として機能する前記第７の
Ｐチャネル型ＭＯＳトランジスタのゲートに前記第１の
中間回路の前記第２の出力ノードの電位が印加され、プ
ルダウン用として機能する前記第４のＮチャネル型ＭＯ
Ｓトランジスタのゲートに前記入力信号の反転信号が印
加され、前記第８のＰチャネル型ＭＯＳトランジスタ及
び前記第３のＮチャネル型ＭＯＳトランジスタの各ゲー
トに低電圧が共通して印加され、前記第４の出力ノード
より前記出力信号として前記高電圧とグランド電圧の間
の振幅を有する信号を外部へ出力する第２のＣＭＯＳ回
路とを備えたことを特徴とするレベル変換回路。 - 【請求項２】 前記第１のＣＭＯＳ回路における前記第
１及び第２のＰチャネル型ＭＯＳトランジスタの直列オ
ン抵抗は、前記第１及び第２のＮチャネル型ＭＯＳトラ
ンジスタの直列オン抵抗よりも大きく設定し、前記第２
のＣＭＯＳ回路における前記第７及び第８のＰチャネル
型ＭＯＳトランジスタの直列オン抵抗は、前記第３及び
第４のＮチャネル型ＭＯＳトランジスタの直列オン抵抗
よりも大きく設定すると共に、 前記第１の中間回路における第３のＰチャネル型ＭＯＳ
トランジスタのオン抵抗は第４のＰチャネル型ＭＯＳト
ランジスタのオン抵抗よりも大きく設定し、前記第２の
中間回路における第５のＰチャネル型ＭＯＳトランジス
タのオン抵抗は第６のＰチャネル型ＭＯＳトランジスタ
のオン抵抗よりも大きく設定したことを特徴とする請求
項１記載のレベル変換回路。 - 【請求項３】 高電圧が印加される高電圧電源と第１の
出力ノードとの間に直列接続された第１及び第２のＰチ
ャネル型ＭＯＳトランジスタ、並びに前記第１の出力ノ
ードとグランドとの間に直列接続された第１及び第２の
Ｎチャネル型ＭＯＳトランジスタを有し、プルアップ用
として機能する前記第１のＰチャネル型ＭＯＳトランジ
スタのゲートに第１の信号が印加され、プルダウン用と
して機能する前記第２のＮチャネル型ＭＯＳトランジス
タのゲートに接続された入力ノードに前記高電圧よりも
低い低電圧とグランド電圧との間の振幅を有する入力信
号が印加され、前記第２のＰチャネル型ＭＯＳトランジ
スタ及び前記第１のＮチャネル型ＭＯＳトランジスタの
各ゲートに低電圧が共通して印加される第１のＣＭＯＳ
回路と、 前記高電圧電源と第２の出力ノードとの間に接続され前
記第１の信号がゲートに印加される第３のＰチャネル型
ＭＯＳトランジスタ、及び前記第２の出力ノードと低電
圧が印加される低電圧電源との間に接続され前記第１の
ＣＭＯＳ回路の前記第１の出力ノードの電位がゲートに
印加される第４のＰチャネル型ＭＯＳトランジスタを有
する第１の中間回路と、 前記高電圧電源と第３の出力ノードとの間に接続され前
記第１の中間回路の第２の出力ノードの電位がゲートに
印加される第５のＰチャネル型ＭＯＳトランジスタ、及
び前記第３の出力ノードと前記低電圧電源との間に接続
され出力信号がゲートに印加される第６のＰチャネル型
ＭＯＳトランジスタを有し、前記第３の出力ノードより
前記第１の信号を出力する第２の中間回路と、 前記高電圧電源と第４の出力ノードとの間に直列接続さ
れた前記第７及び第８のＰチャネル型ＭＯＳトランジス
タ、並びに前記第４の出力ノードと前記入力ノードとの
間に接続された第３のＮチャネル型ＭＯＳトランジスタ
を有し、プルアップ用として機能する前記第７のＰチャ
ネル型ＭＯＳトランジスタのゲートに前記第１の中間回
路の前記第２の出力ノードの電位が印加され、且つ前記
第８のＰチャネル型ＭＯＳトランジスタ及びプルダウン
用として機能する前記第３のＮチャネル型ＭＯＳトラン
ジスタの各ゲートに低電圧が共通して印加され、前記第
４の出力ノードより前記出力信号として前記高電圧とグ
ランド電圧の間の振幅を有する信号を外部へ出力する第
２のＣＭＯＳ回路とを備えたことを特徴とするレベル変
換回路。 - 【請求項４】 高電圧が印加される高電圧電源と第１の
出力ノードとの間に直列接続された第１及び第２のＰチ
ャネル型ＭＯＳトランジスタ、並びに前記第１の出力ノ
ードと入力ノードとの間に接続された第１のＮチャネル
型ＭＯＳトランジスタを有し、プルアップ用として機能
する前記第１のＰチャネル型ＭＯＳトランジスタのゲー
トに第１の信号が印加され、プルダウン用として機能す
る前記第１のＮチャネル型ＭＯＳトランジスタのソース
に接続された前記入力ノードに前記高電圧よりも低い低
電圧とグランド電圧との間の振幅を有する入力信号が印
加され、前記第２のＰチャネル型ＭＯＳトランジスタ及
び前記第１のＮチャネル型ＭＯＳトランジスタの各ゲー
トに低電圧が共通して印加される第１のＣＭＯＳ回路
と、 前記高電圧電源と第２の出力ノードとの間に接続され前
記第１の信号がゲートに印加される第３のＰチャネル型
ＭＯＳトランジスタ、及び前記第２の出力ノードと低電
圧が印加される低電圧電源との間に接続され前記第１の
ＣＭＯＳ回路の前記第１の出力ノードの電位がゲートに
印加される第４のＰチャネル型ＭＯＳトランジスタを有
する第１の中間回路と、 前記高電圧電源と第３の出力ノードとの間に接続され前
記第１の中間回路の第２の出力ノードの電位がゲートに
印加される第５のＰチャネル型ＭＯＳトランジスタ、及
び前記第３の出力ノードと前記低電圧電源との間に接続
され出力信号がゲートに印加される第６のＰチャネル型
ＭＯＳトランジスタを有し、前記第３の出力ノードより
前記第１の信号を出力する第２の中間回路と、 前記高電圧電源と第４の出力ノードとの間に直列接続さ
れた前記第７及び第８のＰチャネル型ＭＯＳトランジス
タ、並びに前記第４の出力ノードとグランドとの間に直
列接続された第２及び第３のＮチャネル型ＭＯＳトラン
ジスタを有し、プルアップ用として機能する前記第７の
Ｐチャネル型ＭＯＳトランジスタのゲートに前記第１の
中間回路の前記第２の出力ノードの電位が印加され、プ
ルダウン用として機能する前記第３のＮチャネル型ＭＯ
Ｓトランジスタのゲートに前記入力信号の反転信号が印
加され、前記第８のＰチャネル型ＭＯＳトランジスタ及
び前記第２のＮチャネル型ＭＯＳトランジスタの各ゲー
トに低電圧が共通して印加され、前記第４の出力ノード
より前記出力信号として前記高電圧とグランド電圧の間
の振幅を有する信号を外部へ出力する第２のＣＭＯＳ回
路とを備えたことを特徴とするレベル変換回路。 - 【請求項５】 高電圧が印加される高電圧電源と第１の
出力ノードとの間に直列接続された第１及び第２のＰチ
ャネル型ＭＯＳトランジスタ、並びに前記第１の出力ノ
ードと第１の入力ノードとの間に接続された第１のＮチ
ャネル型ＭＯＳトランジスタを有し、プルアップ用とし
て機能する前記第１のＰチャネル型ＭＯＳトランジスタ
のゲートに第１の信号が印加され、プルダウン用として
機能する前記第１のＮチャネル型ＭＯＳトランジスタの
ソースに接続された前記第１の入力ノードに前記高電圧
よりも低い低電圧とグランド電圧との間の振幅を有する
入力信号が印加され、前記第２のＰチャネル型ＭＯＳト
ランジスタ及び前記第１のＮチャネル型ＭＯＳトランジ
スタの各ゲートに低電圧が共通して印加される第１のＣ
ＭＯＳ回路と、 前記高電圧電源と第２の出力ノードとの間に接続され前
記第１の信号がゲートに印加される第３のＰチャネル型
ＭＯＳトランジスタ、及び前記第２の出力ノードと低電
圧が印加される低電圧電源との間に接続され前記第１の
ＣＭＯＳ回路の前記第１の出力ノードの電位がゲートに
印加される第４のＰチャネル型ＭＯＳトランジスタを有
する第１の中間回路と、 前記高電圧電源と第３の出力ノードとの間に接続され前
記第１の中間回路の第２の出力ノードの電位がゲートに
印加される第５のＰチャネル型ＭＯＳトランジスタ、及
び前記第３の出力ノードと前記低電圧電源との間に接続
され出力信号がゲートに印加される第６のＰチャネル型
ＭＯＳトランジスタを有し、前記第３の出力ノードより
前記第１の信号を出力する第２の中間回路と、 前記高電圧電源と第４の出力ノードとの間に直列接続さ
れた前記第７及び第８のＰチャネル型ＭＯＳトランジス
タ、並びに前記第４の出力ノードと第２の入力ノードと
の間に接続された第２のＮチャネル型ＭＯＳトランジス
タを有し、プルアップ用として機能する前記第７のＰチ
ャネル型ＭＯＳトランジスタのゲートに前記第１の中間
回路の前記第２の出力ノードの電位が印加され、且つプ
ルダウン用として機能する前記第２のＮチャネル型ＭＯ
Ｓトランジスタのソースに接続された前記第２の入力ノ
ードに前記入力信号の反転信号が印加され、前記第８の
Ｐチャネル型ＭＯＳトランジスタ及び前記第２のＮチャ
ネル型ＭＯＳトランジスタの各ゲートに低電圧が共通し
て印加され、前記第４の出力ノードより前記出力信号と
して前記高電圧とグランド電圧の間の振幅を有する信号
を外部へ出力する第２のＣＭＯＳ回路とを備えたことを
特徴とするレベル変換回路。 - 【請求項６】 前記第１の信号は、前記高電圧と前記低
電圧の間の振幅を有する信号であり、該第１の信号を前
記出力信号と独立して外部へ出力する構成としたことを
特徴とする請求項１乃至請求項５記載のレベル変換回
路。 - 【請求項７】 前記第４及び第６のＰチャネル型ＭＯＳ
トランジスタのサブストレートをそれぞれのソース側に
接続して、他のＰチャネル型ＭＯＳトランジスタのサブ
ストレートと分離したことを特徴とする請求項１乃至請
求項６記載のレベル変換回路。 - 【請求項８】 低電圧が印加される低電圧電源とグラン
ドとの間に接続され前記低電圧とグランド電圧との間の
振幅を有する信号を出力する低電源用回路と、前記低電
源用回路から出力された信号を前記低電圧よりも高い高
電圧とグランド電圧との間の振幅を有する信号にレベル
変換するレベル変換回路とを備えた半導体集積回路にお
いて、 前記レベル変換回路は、請求項１乃至請求項７記載のレ
ベル変換回路で構成したことを特徴とする半導体集積回
路。
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