ITMI20130058A1 - Dispositivo level shifter. - Google Patents

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ITMI20130058A1 IT000058A ITMI20130058A ITMI20130058A1 IT MI20130058 A1 ITMI20130058 A1 IT MI20130058A1 IT 000058 A IT000058 A IT 000058A IT MI20130058 A ITMI20130058 A IT MI20130058A IT MI20130058 A1 ITMI20130058 A1 IT MI20130058A1
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Agatino Antonino Alessandro
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Description

DESCRIZIONE
CAMPO TECNICO
La presente illustrazione si riferisce a un dispositivo level shifter.
DESCRIZIONE DELLA TECNICA CORRELATA
La presente invenzione si riferisce in generale a dispositivi a semiconduttore a circuito integrato ed a circuiti convertitori di livello e, pi? in particolare, a dispositivi a semiconduttore a circuito integrato nei quali una pluralit? di unit? di circuito pilotate mediante una pluralit? di tensioni di alimentazione differenti viene formata su un singolo substrato, ed a circuiti convertitori di livello utilizzati nei dispositivi a semiconduttore a circuito integrato.
Un singolo chip a semiconduttore pu? avere due o pi? blocchi circuitali che vengono pilotati mediante rispettive tensioni di alimentazione differenti, pertanto ? necessario un segnale digitale per spostarsi da un livello di tensione a un altro. Lo spostamento di livello garantisce che i segnali abbiano la tensione appropriata quando si muovono tra circuiti differenti, oppure tra porzioni differenti di un singolo circuito, aventi rispettive tensioni di alimentazione differenti. Nella presente, un circuito che esegue questa funzione viene definito ?level shifter?.
Nella Figura 1 ? illustrato un circuito level shifter convenzionale 100. Le tensioni VA e VB rappresentano rispettivamente una prima e una seconda tensione di alimentazione; le tensioni VA, VB sono anche denominate domini di tensione. Il level shifter 100 comprende una cella differenziale 200 comprendente una prima porzione di circuito comprendente una coppia di transistor NMOS MI, M2 con rispettivi terminali di porta disposti in modo da ricevere un segnale logico digitale differenziale di ingresso, VIN, e il suo valore booleano negato; pertanto, un invertitore 13 viene inserito tra i gate di MI e M2. L?invertitore 13 ? una porta NOT comune nella tecnologia CMOS che comprende un transistor PMOS e un transistor NMOS, rispettivamente M3 e M4, con terminali drain e gate in comune. La tensione di alimentazione VA ? collegata alla sorgente del transistor M3 e fornisce l?alimentazione all?invertitore 13, mentre il terminale di source del transistor M4 ? collegato alla massa GND.
Una seconda porzione della cella differenziale 200 comprende due transistor PMOS M5, M6 aventi i terminali gate accoppiati in modo incrociato rispettivamente ai terminali di drain di MI ed M2. La seconda tensione di alimentazione VA ? collegata ai terminali di source dei transistor M5 ed M6. Un singolo segnale di uscita VOUT viene fornito nel nodo comune tra i terminali di drain dei transistor M2 e M6.
Durante il funzionamento, quando il segnale di ingresso VIN ? alto, il transistor NMOS MI si accende, in modo da scaricare il gate del transistor PMOS M6, il quale si accende e spinge il nodo di uscita alla tensione VB. Per contro, quando il segnale di ingresso VIN ? basso, il transistor M2 si accende scaricando il nodo di uscita a massa GND (VOUT = 0 V).
Se viene fornita tensione VA, il circuito level shifiter 100 funziona in modo appropriato: il segnale VOUT ? sempre polarizzato secondo il segnale VIN e non ? possibile alcun consumo di potenza statica a partire da VB. In altri termini, non vi ? alcun percorso di corrente continua tra la tensione di alimentazione VB e la massa GND. Tuttavia, se la prima tensione di alimentazione VA raggiunge un?impedenza elevata (praticamente quando la sorgente viene rimossa dall?esterno), i terminali di gate dei transistor MI e M2 non sono polarizzati in modo corretto, e correnti di dispersione possono accendere parzialmente i transistor MI o M2. In questo caso, la conduzione incrociata dei transistor M5-M1 e M6-M2 pu? verificarsi, e il segnale VOUT risulta indeterminato.
Un level shifter avente un consumo di potenza molto basso ? noto dal brevetto US-6285233 (Figura 2). Il level shifter 110 ? differente rispetto al level shifter 100 della Figura 1 , poich? comprende una porzione di circuito supplementare 3 comprendente un invertitore 8 formato rispettivamente da una coppia complementare di transistor M7 ed M9, aventi i loro rispettivi terminali gate collegati alla prima tensione di alimentazione VA. Per di pi?, un transistor NMOS M8 viene utilizzato per controllare il collegamento del terminale gate del transistor M6 nella cella differenziale 200 alla massa GND. Un nodo comune C dei transistor M7 ed M9 viene collegato al terminale gate del transistor M8; il transistor M8 ha un terminale di source collegato al massa GND e il terminale di drain collegato al terminale di gate del transistor M6. Una serie di transistor MIO, ..., Mn viene inserita tra il terminale di source del transistor M9 e la seconda tensione di alimentazione VB. Questi transistor sono del tipo PMOS con una configurazione a diodo, i loro rispettivi terminali di gate e di drain sono cortocircuitati.
La porzione di circuito 3 fornisce al level shifter 110 un consumo molto basso in assenza del dominio primario VA. Infatti, quando la prima tensione di alimentazione VA ? bassa, il transistor M7 ? spento e il terminale di gate del transistor M8 (nodo C) viene controllato per mezzo della serie di transistor PMOS MIO, ..., Mn e del transistor M9. Una corrente Ipd che attraversa i transistor MIO, ..., Mn, M9 e M7 ha un valore tale da portare la tensione sul nodo C a un valore sufficiente per caricare la capacit? del gate del transistor M8 e inserirlo. In queste condizioni, il terminale di gate del transistor M6 viene connesso a massa GND mediante il transistor M8 in modo da accendere il transistor M6; ci? spinge il terminale di drain B al valore della seconda tensione di alimentazione VB. L?uscita VOUT del level shifter 110 ? pertanto bassa, dato che l?uscita ? stata presa dal nodo B attraverso un invertitore.
Tuttavia, questa soluzione prevede un consumo modesto di corrente statica durante la normale attivit? e non impedisce una possibile conduzione incrociata quando non ? presente la tensione primaria.
BREVE SOMMARIO
Un aspetto della presente illustrazione ? fornire un dispositivo level shifter comprendente:
un primo terminale configurato per ricevere una prima tensione di alimentazione, un secondo terminale configurato per ricevere una seconda tensione di alimentazione, un terminale di ingresso configurato per ricevere un segnale di ingresso e un terminale di uscita, detto dispositivo level shifter essendo configurato per spostare il segnale di ingresso dal livello della prima tensione di alimentazione al livello della seconda tensione di alimentazione generando il segnale di uscita sul terminale di uscita,
in cui detto dispositivo level shifter comprende un circuito di memorizzazione per memorizzare il valore del segnale di uscita e configurato, quando la prima tensione di alimentazione non ? pi? disponibile, per forzare il terminale di uscita ad assumere l?ultimo valore della tensione di uscita memorizzato dal circuito di memorizzazione quando la prima tensione di alimentazione era disponibile e prima che la prima tensione di alimentazione risultasse non disponibile.
BREVE DESCRIZIONE DEI DISEGNI
Per una migliore comprensione della presente invenzione, viene ora descritta una sua forma di realizzazione preferita, soltanto a titolo di esempio non limitativo e facendo riferimento ai disegni allegati, in cui:
la Figura 1 illustra una vista schematica di un dispositivo level shifter in accordo alla tecnica anteriore;
la Figura 2 illustra una vista schematica di un dispositivo level shifter con una porzione di circuito supplementare per ridurre il consumo di potenza in accordo con la tecnica anteriore;
la Figura 3 illustra una vista schematica di un dispositivo level shifter in accordo con la presente invenzione;
la Figura 4 illustra un diagramma temporale dei segnali in alcuni nodi del circuito del level shifter in accordo con la presente invenzione.
DESCRIZIONE DETTAGLIATA
Facendo riferimento alla Figura 3, viene illustrato un dispositivo level shifter 1 in accordo con la presente invenzione.
Il level shifter 1 comprende un primo terminale configurato per ricevere una prima tensione di alimentazione VA o un dominio di tensione primario, e un secondo terminale configurato per ricevere una seconda tensione di alimentazione VB o un dominio di tensione secondario; per esempio, VB = 5 V e VA = 2 V.
Il level shifter 1 comprende anche una cella differenziale 2 accoppiata alla prima e alla seconda tensione di alimentazione VA e VB. La cella differenziale 2 prevede un terminale di ingresso IN configurato per ricevere una tensione di ingresso VIN, e un terminale di uscita OUT per emettere la tensione di uscita VOUT. Il dispositivo level shifter ? configurato per spostare la tensione di ingresso VIN dal livello della prima tensione di alimentazione VA al livello della seconda tensione di alimentazione VB con il segnale di uscita VOUT sul terminale di uscita. Pertanto, la tensione di uscita VOUT dipende dalla tensione di ingresso VIN e dal valore della seconda tensione di alimentazione VB.
La cella differenziale 2 comprende una prima parte comprendente un primo transistor NMOS MI accoppiato tra un primo nodo interno del circuito QN e la massa GND, e una seconda parte comprendente un secondo transistor NMOS M2 accoppiato tra un secondo nodo interno del circuito Q e la massa GND. Il terminale gate del transistor MI rappresenta il terminale di ingresso IN della cella differenziale 2, mentre il terminale di gate GATE_M2 del transistor M2 riceve la tensione di uscita di un invertitore 13 collegato tra il terminale di ingresso IN della cella differenziale 2 e il terminale GATE M2; l?invertitore 13 ? accoppiato tra la tensione di alimentazione VA e la massa GND.
Il level shifter 1 comprende un circuito di memorizzazione 3 configurato per memorizzare il valore della tensione di uscita VOUT e spingere il terminale di uscita OUT, quando la prima tensione di alimentazione VA non ? pi? disponibile, ad assumere l?ultimo valore di tensione VOUT memorizzato dal circuito di memorizzazione quando la prima tensione di alimentazione VA era disponibile e prima che la prima tensione di alimentazione VA risultasse non disponibile. In questo modo, si impediscono cambiamenti indesiderati della tensione di uscita VOUT quando la prima tensione di alimentazione VA diventa una sorgente d?impedenza elevata.
Preferibilmente, il circuito di memorizzazione 3 ? un latch 4 ed ? configurato per controllare un primo componente di pull-down M5 attraverso il primo nodo interno del circuito QN e un secondo componente di pull-down M6 attraverso il secondo nodo interno del circuito Q. Preferibilmente, il primo e il secondo componente di pull-down sono i transistor M5 e M6, preferibilmente transistor NMOS, aventi i terminali pilotabili GATE_M5 e GATE_M6 collegati rispettivamente al primo e al secondo nodo interno del circuito QN e Q.
Il latch 4 comprende un primo invertitore II, avente un terminale di ingresso collegato al primo nodo interno del circuito QN e un terminale di uscita collegato al secondo nodo interno del circuito Q, e il secondo invertitore 12, collegato in cascata al primo invertitore II, avente un terminale di ingresso collegato al secondo nodo interno del circuito Q e un terminale di uscita collegato al primo nodo interno del circuito QN; gli invertitori II e 12 sono accoppiati tra la seconda tensione di alimentazione VB e la massa GND.
Le tensioni nel nodo Q e QN sono due valori di tensione digitali opposti in conformit? con la seconda tensione di alimentazione VB.
Il level shifter 1 comprende un altro invertitore 14 collegato in cascata al latch 4, il terminale di ingresso essendo collegato al primo nodo interno del circuito QN, mentre il terminale di uscita ? il terminale di uscita OUT del level shifter; l?invertitore 14 ? accoppiato tra la seconda tensione di alimentazione VB e la massa GND.
Quando sono presenti entrambe le tensioni di alimentazione VA, VB, il level shifter 1 funziona esattamente secondo la tipica configurazione del level shifter della Figura 1.
Quando il segnale di ingresso VIN ? basso, il transistor MI viene spento, mentre il transistor M2 viene acceso. Una corrente attraversa la seconda parte e, di conseguenza, il secondo nodo interno Q viene forzato al massa GND, il primo nodo interno QN viene forzato al valore di tensione VB e, di conseguenza, VOUT = 0 V.
Quando il segnale di ingresso VIN ? alto, il transistor M2 viene spento, mentre il transistor MI viene acceso. Una corrente attraversa la prima parte e, di conseguenza, il secondo nodo interno Q viene spinto al valore di tensione VB, il primo nodo interno QN viene spinto alla massa GND e, di conseguenza, VOUT = VB.
Nella Figura 4, sono illustrati diagrammi temporali illustranti le forme d?onda dei segnali VA, VB, VOUT, VIN, la tensione V(GATE-M2) nel terminale gate GATE_M2 del transistor M2, le tensioni V(Q), V(QN) nei nodi del circuito Q e QN e una corrente statica I(VB) che passa tra la seconda tensione di alimentazione VB e la massa GND. Considerando la presenza di entrambe le tensioni di alimentazione VA e VB fino a 50 ps, vi ? un?attivit? normale del level shifter 1 e non ? necessario alcun consumo di corrente statica. Il segnale VOUT ha la stessa forma del segnale di ingresso VIN ma con un?ampiezza differente, poich? il level shifter 1 ha trasferito il segnale di tensione VIN dal livello di tensione del dominio di tensione primario VA al livello di tensione del dominio di tensione secondario VB.
Nel caso in cui, per esempio a 50 ps, la tensione di alimentazione VA non ? pi? disponibile e l?ultimo valore di tensione della tensione di uscita VOUT nell?istante temporale prima di 50 ps, vale a dire nell?istante temporale in cui la tensione di alimentazione VA era disponibile, ? alto (di conseguenza, la tensione nel primo nodo interno del circuito QN ? bassa, mentre la tensione nel secondo nodo interno del circuito Q ? alta), viene attivato il secondo componente pull-down per mantenere a massa GND il primo nodo interno del circuito QN; infatti, il transistor M6 viene acceso e ci? causa lo spegnimento del transistor M2, impedendo che la tensione nel secondo nodo interno del circuito Q possa cambiare valore dal valore alto al valore basso. Il transistor MI non viene spento, ma ci? non rappresenta un problema, poich? un?accensione del transistor MI mediante una corrente di dispersione pu? soltanto confermare che la tensione nel primo nodo interno del circuito QN ? bassa.
Nel caso in cui, per esempio a 50 ps, la tensione di alimentazione VA non ? pi? disponibile e, per contro, l?ultimo valore di tensione della tensione di uscita VOUT nell?istante temporale prima di 50 ps, vale a dire nell?istante temporale in cui la tensione di alimentazione VA era disponibile, ? basso (di conseguenza, la tensione nel primo nodo interno del circuito QN ? alta, mentre la tensione nel secondo nodo interno del circuito Q ? bassa), viene attivato il primo componente pull-down per mantenere a massa GND il secondo nodo interno del circuito Q; infatti, il transistor M5 viene acceso, e ci? causa lo spegnimento del transistor MI, impedendo che la tensione nel primo nodo interno del circuito QN possa cambiare valore dal valore alto al valore basso. Il transistor M2 non viene spento, tuttavia ci? non rappresenta un problema poich? un?accensione del transistor M2 mediante una corrente di dispersione pu? soltanto confermare che la tensione nel secondo nodo interno del circuito Q ? bassa.
Pertanto, il latch 4 memorizza sempre l?ultimo valore del segnale di uscita VOUT nell?istante temporale in cui la prima tensione di alimentazione VA era disponibile, in modo che sia sempre determinata la tensione VOUT e non sia possibile una conduzione incrociata dalla tensione di alimentazione VB. Questo comportamento ? illustrato nella Figura 4; a 50 ps la tensione di alimentazione VA non ? pi? disponibile, e i diagrammi temporali illustrano il modo in cui il segnale di ingresso VIN rimane oscillante, ma non rappresenta un problema poich? ? compatibile con il valore di tensione basso nel secondo nodo interno Q.
Quando la prima tensione di alimentazione VA non ? presente, si impedisce l?indeterminatezza del segnale di uscita VOUT, non avendo di conseguenza un consumo di potenza.
L?area di occupazione del level shifter 1 pu? essere maggiore rispetto ai level shifter noti a causa della presenza del numero maggiore di transistor.

Claims (7)

  1. RIVENDICAZIONI 1. Dispositivo level shifter (1) comprendente: un primo terminale configurato per ricevere una prima tensione di alimentazione (VA), un secondo terminale configurato per ricevere una seconda tensione di alimentazione (VB), un terminale di ingresso (IN) configurato per ricevere un segnale di ingresso (VIN) e un terminale di uscita (OUT), detto dispositivo level shifter essendo configurato per spostare il segnale di ingresso dal livello della prima tensione di alimentazione al livello della seconda tensione di alimentazione generando il segnale di uscita (VOUT) sul terminale di uscita (OUT), in cui detto dispositivo level shifter comprende un circuito di memorizzazione (3) per memorizzare il valore del segnale di uscita e configurato, quando la prima tensione di alimentazione (VA) non ? pi? disponibile, per forzare il terminale di uscita (OUT) ad assumere l?ultimo valore della tensione di uscita (VOUT) memorizzato dal circuito di memorizzazione quando la prima tensione di alimentazione (VA) era disponibile e prima che la prima tensione di alimentazione (VA) risultasse non disponibile.
  2. 2. Dispositivo level shifter (1) secondo la rivendicazione 1, in cui il circuito di memorizzazione (3) ? un latch (4) comprendente un primo invertitore (II), avente un terminale di ingresso collegato a un primo nodo interno del circuito (QN) e un terminale di uscita collegato a un secondo nodo interno del circuito (Q), e un secondo invertitore (12), collegato in cascata al primo invertitore (II), avente un terminale di ingresso collegato al secondo nodo interno del circuito (Q) e un terminale di uscita, il quale ? il terminale di uscita del latch, collegato al primo nodo interno del circuito (QN), detto primo nodo interno del circuito (QN) essendo accoppiato al terminale di uscita del level shifter in modo da assumere lo stesso valore di detto segnale di uscita (VOUT), detti primo e secondo invertitore (11,12) essendo accoppiati tra la seconda tensione di alimentazione (VB) e una tensione di riferimento (GND).
  3. 3. Dispositivo level shifter (1) secondo la rivendicazione 2, in cui detto level shifter comprende un primo componente pull-down (M5) e un secondo componente pull-down (M6) configurati, quando la prima tensione di alimentazione (VA) non ? pi? disponibile, per abbassare rispettivamente il primo nodo interno del circuito (QN) o il secondo nodo interno del circuito (Q) secondo il valore alto o basso delTultimo valore della tensione di uscita (VOUT) memorizzato dal circuito di memorizzazione quando la prima tensione di alimentazione (VA) era disponibile.
  4. 4. Dispositivo level shifter (1) secondo la rivendicazione 2, in cui il level shifter comprende una cella differenziale (2) comprendente un primo transistor (MI) accoppiato tra il primo nodo interno del circuito (QN) e la tensione di riferimento (GND), e un secondo transistor (M2) collegato tra il secondo nodo interno del circuito (QN) e la tensione di riferimento (GND), il terminale pilotabile del primo transistor (MI) essendo il terminale di ingresso (IN) del level shifter, il primo componente pulldown (M5) e il secondo componente pull-down (M6) essendo configurati, quando la prima tensione di alimentazione (VA) non ? pi? disponibile, ad abbassare rispettivamente il primo nodo interno del circuito (QN) o il secondo nodo interno del circuito(Q) agendo rispettivamente sui terminali pilotabili del secondo o del primo transistor della cella differenziale.
  5. 5. Dispositivo level shifter (1) secondo la rivendicazione 3, in cui il primo componente pull-down (M5) e il secondo componente pull-down (M6) sono transistor, e il latch (4) ? configurato per controllare un terminale pilotabile (GATE_M5) dal primo componente pull-down (M5) mediante il primo nodo interno (QN) e un terminale pilotabile (GATEJM6) dal secondo componente pull-down (M6) mediante il secondo nodo interno (Q).
  6. 6. Dispositivo level shifter (1) secondo la rivendicazione 4, in cui il level shifter comprende un altro invertitore (13) avente un terminale di ingresso collegato al terminale di ingresso (IN) della cella differenziale (2) e il terminale di uscita collegato al terminale pilotabile (GATE_M2) del secondo transistor (M2) della cella differenziale (2), detto altro invertitore (13) essendo accoppiato tra la prima tensione di alimentazione (VA) e la massa (GND).
  7. 7. Dispositivo elettronico level shifter (1) secondo la rivendicazione 2 in cui il level shifter comprende un ulteriore invertitore (14) disposto tra il terminale di uscita del latch e il terminale di uscita (OUT) del level shifter, detto ulteriore invertitore (14) essendo collegato tra la seconda tensione di alimentazione (VB) e la tensione di riferimento (GND).
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