TWI433442B - 電壓轉換電路 - Google Patents

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TWI433442B
TWI433442B TW101105535A TW101105535A TWI433442B TW I433442 B TWI433442 B TW I433442B TW 101105535 A TW101105535 A TW 101105535A TW 101105535 A TW101105535 A TW 101105535A TW I433442 B TWI433442 B TW I433442B
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Description

電壓轉換電路
本發明是有關於一種轉換電路，且特別是有關於一種直流電壓轉換電路。
當代的許多電子產品中，經常使用積體電路晶片(Integrated Chip，簡稱為IC)來搭配其他的元件使用。然而，積體電路晶片內部的核心電壓(core voltage，Vcore)以及輸出/入電壓(Input/Output voltage，Vio)並不完全相同。特別是在晶片製程快速進步的今日，許多積體電路晶片往往使用較低的核心電壓(Vcore)。因此，需要提供直流電壓之間的升壓/降壓轉換電路(buck converter)以提供晶片內部核心電路與輸出/入電路的各種直流電壓。
請參照第1A圖，其所繪示為習知電壓轉換電路圖。電壓轉換電路101包括一驅動級(driving stage)100以及一輸出級(output stage)109。再者，電壓轉換電路101中的P型功率電晶體(Power MOS transistor，P)與N型電晶體(power MOS transistor，N)電連接於輸出/入電壓輸入端(Vio)以及接地電壓(GND)之間。
驅動電路104的二驅動信號(Sp、Sn)分別電連接至P型功率電晶體(P)與N型功率電晶體(N)的閘極。P型功率電晶體(P)與N型功率電晶體(N)的汲極與核心電壓輸出端(Vcore)之間連接一電感(L)；而核心電壓輸出端(Vcore)與接地電壓(GND)之間連接一電容(C)，以及一分壓電路(voltage divider)。
分壓電路由二電阻(R1、R2)組成，可提供一分壓電壓(Vd)至回授脈衝寬度調變控制器105(調變電路)。再者，回授脈衝寬度調變控制器105提供一控制信號Sc至驅動電路104，使得驅動電路104改變二驅動信號(Sp、Sn)的脈衝寬度，並且輸出穩定的核心電壓(Vcore)。
以一系統單晶片(system on chip，簡稱SOC)為例，通常需要接收核心電壓(Vcore)以及輸出/入電壓(Vio)。舉例來說，輸出入電壓(Vio)為3.3V，核心電壓(Vcore)為1.8V。在此情況下，即需要利用直流電壓轉換電路來產生核心電壓(Vcore)。
請參照第1B圖，其所繪示為習知系統單晶片的外部供電系統示意圖。系統單晶片20內部包括一核心電路11以及輸出/入電路13。而在系統單晶片20外部有一電壓轉換電路15，其構造與第1A圖的電壓轉換電路101相同。
電壓轉換電路15以及系統單晶片20中的輸出/入電路13根據所接收的輸出/入電壓(Vio)來動作。再者，電壓轉換電路15係根據輸出/入電壓(Vio)來產生核心電壓(Vcore)至核心電路11。因此，系統單晶片20即可接收輸出/入電壓(Vio)與核心電壓(Vcore)，並據此而正常運作。
然而，系統單晶片20的主要目的係將所有的電路整合於單一晶片上，如果於系統單晶片20外部仍須增加一電壓轉換電路15，則會增加成本。
為此，習用技術的另外一種作法即如第1C圖所示，將電壓轉換電路112直接整合於系統單晶片10中。由於電壓轉換電路112的輸出級119無法整合於系統單晶片10中，所以電感(L)與電容(C)需外接於系統單晶片10外。因此，系統單晶片10包括核心電路113、輸出/入電路116、與電壓轉換電路112的驅動級110。第1C圖所示之電壓轉換電路112的運作原理與第1A圖相同，此處不再贅述。
一般來說，將電壓轉換電路112的驅動級110整合於系統單晶片10中，將會遭遇到功率電晶體的耐壓問題。由於核心電路113以及輸出/入電路116的設計皆是相容於CMOS半導體邏輯電路製程，其僅能製作較低耐壓(voltage stress)的MOS電晶體，例如耐壓1.8V的MOS電晶體。
然而，在第1C圖中，驅動級114所採用的P型功率電晶體與N型功率電晶體需要承受較高的耐壓，例如3.3V。因此，於製造系統單晶片10時，除了需要利用相容於CMOS半導體邏輯電路製程外，還需要利用深N型槽製程(deep n-well process)來製造耐高壓的MOS電晶體。所以，系統單晶片10的製造成本也將居高不下。
因此，如何利用相容於CMOS半導體邏輯電路製程來設計電壓轉換電路的驅動級，即為本發明所欲達成的目的。
本發明之一方面係為一種電壓轉換電路，將一第一供應電壓轉換為一第二供應電壓，其中該第一供應電壓大於該第二供應電壓，該電壓轉換電路包含：一驅動級，包含：一調變電路，根據該第二供應電壓產生一控制信號；一上拉驅動單元，根據該控制信號而產生一第一P型驅動信號與一第二P型驅動信號；以及一上拉單元，包括一第一P型電晶體與一第二P型電晶體，其中，該第二P型電晶體的一源極連接至該第一供應電壓，該第二P型電晶體的一閘極接收該第二P型驅動信號，該第二P型電晶體的一汲極連接至該第一P型電晶體的一源極，該第一P型電晶體的一閘極接收該第一P型驅動信號，該第一P型電晶體的一汲極連接至一驅動級輸出端；以及一輸出級，根據該驅動級輸出端之電壓而產生該第二供應電壓；其中，於該驅動級輸出端之電壓開始由一第三供應電壓轉換為該第一供應電壓的一暫態區間，該第一P型驅動信號由一第一偏壓下降至一第二偏壓；於該暫態區間之後的一穩態區間，該第一P型驅動信號回復至該第一偏壓。
本發明之另一方面係為一種電壓轉換電路，將一第一供應電壓轉換為一第二供應電壓，其中該第一供應電壓大於該第二供應電壓，該電壓轉換電路包含：一驅動級，包含：一調變電路，根據該第二供應電壓產生一控制信號；一下拉驅動單元，根據該控制信號而產生一第一N型驅動信號與一第二N型驅動信號；以及一下拉單元，包括一第一N型電晶體與一第二N型電晶體，其中，該第二N型電晶體的一源極連接至一第三供應電壓，該第二N型電晶體的一閘極接收該第二N型驅動信號，該第二N型電晶體的一汲極連接至該第一N型電晶體的一源極，該第一N型電晶體的一閘極接收該第一N型驅動信號，該第一N型電晶體的一汲極連接至該驅動級輸出端；以及一輸出級，根據該驅動級輸出端之電壓而產生該第二供應電壓；其中，於該驅動級輸出端之電壓開始由該第一供應電壓轉換為一第三供應電壓的一暫態區間，該第一N型驅動信號由一第一偏壓上升至一第三偏壓；於該暫態區間之後的一穩態區間，該第一N型驅動信號回復至該第一偏壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第2A圖，其所繪示為電壓轉換電路的驅動級整合於系統單晶片的示意圖。由於利用CMOS半導體邏輯電路製程所製造的MOS電晶體只能承受較低的耐壓，因此串疊(cascode)二個耐壓較低的MOS電晶體來取代習知功率電晶體。
其中，系統單晶片2包括核心電路213、輸出/入電路203、與電壓轉換電路211中的驅動級20。而電壓轉換電路211的輸出級209，包括電感(L)與電容(C)，係外接於系統單晶片2。
相較於習知第1C圖，最大的差異在於此處的電壓轉換電路211的驅動級20中係以串疊的第一P型電晶體P1與第二P型電晶體P2作為上拉單元(pull-up unit)來取代P型功率電晶體；並以串疊的第一N型電晶體N1與第二N型電晶體N2作為下拉單元(pull-down unit)來取代N型功率電晶體。其中，第一P型電晶體P1、第二P型電晶體P2、第一N型電晶體與第二N型電晶體係利用CMOS半導體邏輯電路製程所製造的低耐壓(例如1.8V)MOS電晶體。
很明顯地，由第一P型電晶體P1與第二P型電晶體P2串疊而得的總耐壓至少為3.6V，已經高於輸出入電壓(Vio)；同理，由第一N型電晶體N1與第二N型電晶體N2串疊而得的總耐壓至少為3.6V，已經高於輸出入電壓(Vio)。因此，第2A圖的作法便可以克服耐壓不足的問題。再者，驅動電路201、回授脈衝寬度調變控制器205與分壓電路的動作原理皆相同，因此不再贅述。
由第2A圖可知，第二P型電晶體P2的源極電連接至輸出/入電壓(Vio)、閘極接收由驅動電路201所發出的第一驅動信號Sp；第一P型電晶體P1源極電連接至第二P型電晶體P2汲極、閘極電連接至核心電壓(Vcore)、汲極電連接至驅動級輸出端(Vout)。
再者，第二N型電晶體N2源極電連接至接地端GND、閘極接收由驅動電路201所發出的第二驅動信號Sn；第一N型電晶體N1的源極電連接至第二N型電晶體N2的汲極、閘極電連接至核心電壓(Vcore)、汲極電連接至驅動級輸出端(Vout)。其中，輸出/入電壓(Vio)大於核心電壓(Vcore)，例如輸出入電壓(Vio)為3.3V，核心電壓(Vcore)為1.8V。
由於第一P型電晶體P1與第一N型電晶體N1閘極係連接至核心電壓(Vcore)。所以第一P型電晶體P1與第一N型電晶體N1可視為開啟狀態。再者，驅動電路201根據回授脈波寬度調變控制器205的控制信號Sc，而改變第一驅動信號Sp與第二驅動信號Sn的脈波寬度，達成穩定核心電壓(Vcore)的目的。
然而，由於第一P型電晶體P1與第一N型電晶體N1的閘極係連接至核心電壓(Vcore)，所以第一P型電晶體P1與第一N型電晶體N1並非完全開啟狀態。因此，第一P型電晶體P1或者第一N型電晶體N1的反應速度(response speed)會較慢，並且可能造成第一P型電晶體P1或者第一N型電晶體N1的損壞。以下便以第一P型電晶體P1為例，來說明第2A圖中可能使第一P型電晶體P1損壞的情形。
請參照第2B圖，其所繪示為上拉單元由關閉至開啟的過程第一P型電晶體P1各端點的偏壓示意圖。
當上拉單元關閉(第二P型電晶體P2關閉)且下拉單元開啟(第二N型電晶體N2開啟)時，第一P型電晶體P1的閘極電壓(Vp1g)持續維持在核心電壓Vcore(1.8V)、汲極連接至驅動級輸出電壓Vout，所以第一P型電晶體P1的汲極電壓Vp1d為0V，而其源極電壓(Vp1s)處於浮動(floating)狀態約為1.5V。
於時間點t1時，上拉單元開啟(第二P型電晶體P2開啟)且下拉單元關閉(第二N型電晶體N2關閉)，此時驅動級輸出電壓Vout將因為上拉單元中的P型電晶體的導通而開始增加。此時，第一P型電晶體P1的汲極電壓(Vp1d)與源極電壓(Vp1s)會逐漸升高至輸出入電壓Vio(3.3V)。再者，由於第一P型電晶體P1閘極與核心電壓Vcore相連接，其閘極電壓(Vp1g)仍維持在1.8V。
如第2B圖所示，在驅動級輸出電壓Vout(亦即，第一P型電晶體P1汲極電壓(Vp1d))由低準位(0V)轉換為高準位(3.3V)的過程中，第一P型電晶體P1的源極電壓(Vp1s)上升速度較快，而汲極電壓(Vp1d)的上升速度較慢。如此一來，將造成在驅動級輸出電壓Vout上升過程的瞬間，第一P型電晶體P1的源極電壓(Vp1s)與汲極電壓(Vp1d)之間的電壓差(ΔV)大於第一P型電晶體P1所能承受的耐壓(1.8V)。也因此，將造成第一P型電晶體P1的損毀，使得整體電路無法正常運作。
同理，在驅動級輸出電壓Vout由高準位(3.3V)轉換為低準位(0V)時，下拉單元中的第一N型電晶體N1的汲極與源極之間的壓差也會有超過其耐壓的情形出現，並造成第一N型電晶體N1的損毀。
根據第2A、第2B圖的說明可以得知，第一驅動信號Sp與第二驅動信號Sn在運作的過程，可能造成第一P型電晶體P1或第一N型電晶體N1之汲極與源極之間的電壓差超過其耐壓，進而使電晶體受到毀損的現象。
請參照第3A圖，其所繪示為另一電壓轉換電路的驅動級整合於系統單晶片的示意圖。系統單晶片3包括核心電路301、輸出/入電路303、與電壓轉換電路311的驅動級30。而電壓轉換電路311的輸出級309，包括電感(L)與電容(C)，係外接於系統單晶片3。
系統單晶片3係以輸出入電壓(Vio)作為輸出/入電路303所使用的第一供應電壓、以核心電壓(Vcore)作為核心電路301使用的第二供應電壓，以及以接地電壓(GND)作為第三供應電壓。透過電壓轉換電路311而將輸出入電壓(第一供應電壓)轉換為核心電壓(第二供應電壓)，其中第一供應電壓大於第二供應電壓。
將第3A圖與第2A圖相比較，兩者最大的差異為，第3A圖中的第一P型電晶體P1與第一N型電晶體N1的閘極電壓並非為核心電壓(Vcore)。詳細說明如下：驅動級30包括驅動電路40、上拉單元31、下拉單元36、分壓電路307、回授脈衝寬度調變控制器305。其中，驅動電路40產生第一P型驅動信號Sp1、第二P型驅動信號Sp2、第一N型驅動信號Sn1、第二N型驅動信號Sn2至第一P型電晶體P1、第二P型電晶體P2、第一N型電晶體N1與第二N型電晶體N2的閘極。
此處的第一P型電晶體P1、第二P型電晶體P2、第一N型電晶體N1與第二N型電晶體N2係利用CMOS半導體邏輯電路製程所製造的低耐壓(例如1.8V)MOS電晶體。再者，回授脈衝寬度調變控制器305與分壓電路307的動作原理皆相同，因此不再贅述。
根據本發明的實施例，驅動電路40控制第二P型電晶體P2與第二N型電晶體N2的第二P型驅動信號Sp2與第二N型驅動信號Sn2係為邏輯信號。而驅動電路40控制第一P型電晶體P1與第一N型電晶體N1的第一P型驅動信號Sp1與第一N型驅動信號Sn1並非邏輯信號，也並非永久維持在固定準位。
請參照第3B圖，其所繪示為上拉單元由關閉至開啟的過程中，第一P型驅動信號Sp1與第二P型驅動信號Sp2示意圖。在時間點ta之前，第二P型驅動信號Sp2為邏輯高準位(Hi)，第一P型驅動信號Sp1維持在一第一偏壓(例如核心電壓Vcore)。此時，第一P型電晶體P1開啟，第二P型電晶體P2關閉，使得上拉單元31關閉。
於時間點ta之後，第二P型驅動信號Sp2由邏輯高準位(Hi)降低至邏輯低準位(Lo)，第一P型驅動信號Sp1在ta瞬間先由第一偏壓降至第二偏壓(例如接地電壓)，並逐漸回復至第一偏壓(例如核心電壓Vcore)。此時，第一P型電晶體P1與第二P型電晶體P2完全開啟，使得第一P型電晶體P1與第二P型電晶體P2的反應速度變快。
請參照第3C圖，其所繪示為下拉單元由關閉至開啟的過程中，第一N型驅動信號Sn1與第二N型驅動信號Sn2示意圖。在時間點tb之前，第二N型驅動信號Sn2為邏輯低準位，第一N型驅動信號Sn1維持在一第一偏壓(例如核心電壓Vcore)。此時，第一N型電晶體N1開啟，第二N型電晶體N2關閉，使得下拉單元36關閉。
於時間點tb之後，第二N型驅動信號Sn2由邏輯低準位(Lo)上升至邏輯高準位(Hi)，而第一N型驅動信號Sn1在tb的瞬間先上升至第三偏壓(例如輸出入電壓Vio)，並逐漸回復至第一偏壓(例如核心電壓Vcore)。此時，第一N型電晶體N1與第二N型電晶體N2完全開啟，使得第一N型電晶體N1與第二N型電晶體N2的反應速度變快。
請參照第3D圖，其所繪示為第3C圖之上拉單元由關閉至開啟的過程中，第一P型電晶體各端點的偏壓示意圖。此圖說明了當驅動級輸出電壓Vout由低準位變化為高準位時，第一P型電晶體P1各端點的偏壓在暫態區間與穩態區間的改變。
於時間點ta1之前，下拉單元36開啟而上拉單元31關閉。當上拉單元31關閉時，將第一P型電晶體P1的閘極電壓(Vp1g)(亦即第一P型驅動信號Sp1)持續維持在核心電壓Vcore(1.8V)、汲極連接至驅動級輸出電壓Vout。由於下拉單元36被開啟(第一N型電晶體N1與第二N型電晶體N2均導通)，所以第一P型電晶體P1的汲極電壓(Vp1d)為0V，而源極電壓(Vp1s)處於浮動(floating)狀態約為1.5V。
於時間點ta1後，將上拉單元31開啟，此時驅動級輸出端Vout(亦即，第一P型電晶體P1汲極電壓(Vp1d))開始變化。時間點ta1至ta2之間係為第一暫態區間(transient period)，在此期間，第一P型電晶體P1閘極電壓(Vp1g)(亦即，第一P型驅動信號Sp1)會由第一偏壓(例如：核心電壓Vcore)先下降至第二偏壓(例如：接地電壓GND)並且逐漸回升至第一偏壓。
因此，第一P型電晶體P1將隨之導通。由於第一P型電晶體P1完全開啟，使第一P型電晶體P1的反應速度增加。因此，第一P型電晶體P1的源極電壓Vp1s與汲極電壓Vp1d上升的速度相當，不會造成電壓差(ΔV)過大而導致第一P型電晶體P1損壞的情形發生。
於時間點ta2後係為第一穩態區間，第一P型電晶體P1閘極接收的第一P型驅動信號Sp將回復至第一偏壓。如第3D圖所示，於第一穩態區間時，第一P型電晶體P1的源極電壓Vp1s與汲極電壓Vp1d也已上升至輸出入電壓(Vio=3.3V)。
由第3D圖可知，在上拉單元開啟的過程中，第一P型電晶體P1各個端點之間的電壓差並不會超過其耐壓(1.8V)。因此，第3A圖的架構可以有效地保護第一P型電晶體P1。同理，第一N型電晶體N1各個端點之間的電壓差也不會超過其耐壓(1.8V)，因此可以有效地保護第一N型電晶體N1。
換句話說，利用串疊的P型電晶體與N型電晶體，且驅動電路40利用第3B圖與第3C圖的控制方式，即可完成本發明電壓轉換電路的驅動級，並且不會造成上拉單元31與下拉單元36內的電晶體損毀。
請參照第4圖，其所繪示為本發明電壓轉換電路的驅動電路、上拉單元、下拉單元示意圖。驅動電路40的內部進一步包含電連接於上拉單元31的上拉驅動單元41，與電連接於下拉單元36的下拉驅動單元46。
上拉單元31包含彼此串疊的第一P型電晶體P1與第二P型電晶體P2；下拉單元36包含彼此串疊的第一N型電晶體N1與第二N型電晶體N2。
上拉驅動單元41接收來自回授脈衝寬度調變控制器305的控制信號Sc，並分別輸出第一P型驅動信號Sp1與第二P型驅動信號Sp2至上拉單元31內的第一P型電晶體P1、第二P型電晶體P2。
下拉驅動單元46接收來自回授脈衝寬度調變控制器305的控制信號Sc，並分別輸出第一N型驅動信號Sn1與第二N型驅動信號Sn1至下拉單元36內的第一N型電晶體N1、第二N型電晶體N2。
上拉單元31的動作說明如下：首先，在時間點ta1之前，第一P型電晶體P1開啟，第二P型電晶體P2關閉。因此，上拉單元31仍將呈現關閉狀態。接著，於時間點ta1與ta2之間的第一暫態區間，上拉驅動單元41會提供一上拉暫態路徑(transient path)，根據驅動級輸出端Vout的電壓而產生第一P型驅動信號Sp1。於時間點ta2後的第一穩態區間(steady state period)，上拉驅動單元41會提供第一偏壓至第一P型電晶體P1的閘極，作為第一P型驅動信號Sp1。此處將第一偏壓假設為核心電壓Vcore(1.8V)。
同理，下拉單元36的動作也會有第二暫態區間與第二穩態區間：在第二暫態區間之前，第一N型電晶體N1開啟、第二N型電晶體N2關閉，下拉單元36關閉。接著，在第二暫態區間時，下拉驅動單元46會提供一下拉暫態路徑，根據驅動級輸出端Vout的電壓而產生第一N型驅動信號Sn1。再者，於第二暫態區間後的第二穩態區間，下拉驅動單元36會提供第一偏壓至第一N型電晶體N1的閘極，作為第一N型驅動信號Sn1。以下詳細介紹本發明的細部電路及其動作原理。
請參照第5A圖，其所繪示為根據本發明構想之較佳實施例中，上拉驅動單元與上拉單元之示意圖。上拉驅動單元41中包括一上拉準位轉換電路(first level shifter)411、一第一反相器412、一第一傳輸閘(transmission gate)413、一上拉時序匹配電路(first timing matching circuit)414、以及一上拉暫態路徑415。
其中，上拉準位轉換電路411接收根據控制信號Sc而產生的上拉驅動信號Sup，其中上拉驅動信號Sup的電壓準位可能為0V或1.8V。透過上拉準位轉換電路411的轉換，產生了操作範圍在1.8V~3.3V之間的上拉轉換輸出信號Sup_ls，亦即，高準位為3.3V，低準位為1.8V。
第一反相器412接收上拉轉換輸出信號Sup_ls後，將輸出第二P型驅動信號Sp2至第二P型電晶體P2的閘極。其中，第二P型驅動信號Sp2的操作範圍在1.8V~3.3V之間，亦即高準位為3.3V，低準位為1.8V。
再者，上拉時序匹配電路414接收上拉驅動信號Sup，並產生延遲的(delayed)上拉驅動信號Sup_d至第一傳輸閘413與上拉暫態路徑415。第一傳輸閘413具有一輸入端連接至第一偏壓(例如核心電壓Vcore)、一輸出端輸出第一P型驅動信號Sp1至第一P型電晶體P1的閘極。此外，第一傳輸閘413具有一第一控制端連接至驅動級輸出端Vout、一第二控制端接收延遲的上拉驅動信號Sup_d。上拉暫態路徑415連接於驅動級輸出端Vout以及第一P型電晶體P1的閘極之間，並具有一控制端接收延遲的上拉驅動信號Sup_d。
再者，上拉時序匹配電路414係用來調整上拉驅動單元41產生第一P型驅動信號Sp1以及第二P型驅動信號Sp2的時間，並使得第一P型驅動信號Sp1以及第二P型驅動信號Sp2可同時傳遞(propagate)至第一P型電晶體P1與第二P型電晶體P2閘極。當然，如果缺少上拉時序匹配電路414，整個上拉驅動單元41還是可以正常運作。
由第5A圖可知，上拉暫態路徑415包括第三N型電晶體N3與第四N型電晶體N4。其中，第三N型電晶體N3閘極連接至第一偏壓(例如核心電壓)，且第四N型電晶體N4閘極(即為上拉暫態路徑415的控制端)接收延遲的上拉驅動信號Sup_d，而第三N型電晶體N3與第四N型電晶體N4串接於驅動級輸出端Vout以及第一P型電晶體P1閘極之間。
第一傳輸閘413包括第三P型電晶體P3以及第五N型電晶體N5。第三P型電晶體P3源極與第五N型電晶體N5的汲極相互連接而作為第一傳輸閘413的輸入端，並電連接至第一偏壓。此外，第三P型電晶體P3汲極與第五N型電晶體N5源極相互連接並成為第一傳輸閘413的輸出端，並電連接至第一P型電晶體P1閘極。再者，第五N型電晶體N5的閘極為第一傳輸閘413的第一控制端，其係電連接至驅動級輸出端Vout。第三P型電晶體P3的閘極為第一傳輸閘413的第二控制端，其係接收延遲的上拉驅動信號Sup_d。
再者，實現上拉準位轉換電路411的方式有很多，因此其細部電路不再描述；同理，上拉時序匹配電路414僅是提供信號的延遲，其細部電路也不再描述。
請參照第5B圖，其所繪示為根據本發明構想之較佳實施例中，下拉驅動單元與下拉單元之示意圖。下拉驅動單元46中包括一下拉準位轉換電路461、一第二反相器462、一第二傳輸閘463、一下拉時序匹配電路(second timing matching circuit)464、以及一下拉暫態路徑465。
其中，下拉準位轉換電路464接收根據控制信號Sc而產生的下拉驅動信號Sdn，其中下拉驅動信號Sdn可能為0V或1.8V。透過下拉準位轉換電路464的轉換，產生了操作範圍在1.8V~3.3V的下拉轉換輸出信號Sdn_ls，亦即，高準位為3.3V，低準位為1.8V。第二反相器462接收下拉轉換輸出信號Sdn_ls後，將輸出第二N型驅動信號Sn2。其中，第二N型驅動信號Sn2的操作範圍在1.8V~3.3V，亦即高準位為3.3V，低準位為1.8V。
其中，下拉時序匹配電路461接收下拉驅動信號Sdn，並產生延遲的(delayed)下拉驅動信號Sdn_d。第二傳輸閘463具有一輸入端連接至第一偏壓(例如：核心電壓Vcore)、一輸出端輸出第一N型驅動信號Sn1至第一N型電晶體N1的閘極。此外，第二傳輸閘463具有一第一控制端連接至驅動級輸出端Vout、一第二控制端接收下拉轉換輸出信號Sdn_ls。下拉暫態路徑465連接於驅動級輸出端Vout以及第一N型電晶體N1的閘極之間，並具有一控制端接收下拉轉換輸出信號Sdn_ls。
其中，下拉時序匹配電路461係用來調整下拉驅動單元350產生第一N型驅動信號Sn1以及第二N型驅動信號Sn2的時間，並使得第一N型驅動信號Sn1以及第二N型驅動信號Sn2可同時傳遞至第一N型電晶體N1與第二N型電晶體N2閘極。當然，如果缺少下拉時序匹配電路461，整個下拉驅動單元46還是可以正常運作。
由第5B圖可知，下拉暫態路徑465包括第四P型電晶體P4與第五P型電晶體P5，第四P型電晶體P4閘極連接至第一偏壓(例如：核心電壓Vcore)，且第五P型電晶體P5閘極(即為控制端)接收延遲的下拉驅動信號Sdn_d。而第四P型電晶體P4與第五P型電晶體P5串接於驅動級輸出端Vout以及第一N型電晶體N1閘極之間。
第二傳輸閘463包括第六P型電晶體P6以及第六N型電晶體N6。第六P型電晶體P6源極與第六N型電晶體N6汲極相互連接，並成為第二傳輸閘463的輸入端，而被電連接至第一偏壓(例如核心電壓)。第六P型電晶體P6汲極與第六N型電晶體N6源極相互連接並成為第二傳輸閘463的輸出端，並電連接至第一N型電晶體N1閘極。再者，第六N型電晶體N6的閘極為第二傳輸閘463的第一控制端，而被用來接收下拉轉換輸出信號Sdn_ls。第六P型電晶體P6的閘極為第二傳輸閘463的第二控制端，其係電連接至驅動級輸出端Vout。
再者，實現下拉準位轉換電路464的方式有很多，因此其細部電路不再描述；同理，下拉時序匹配電路461僅是提供信號的延遲，其細部電路也不再描述。
請同時參照第5A圖與第5B圖，由於上拉單元31與下拉單元36的操作為彼此互補，即，當上拉單元31開啟時，下拉單元36即為關閉，反之亦然。
當上拉驅動信號Sup與下拉驅動信號Sdn同樣為低準位(0V)時，上拉驅動單元41中上拉轉換輸出信號Sup_ls為低準位(1.8V)，由第一反向器412所產生的第二P型驅動信號Sp2為高準位(3.3V)；延遲的上拉驅動信號Sup_d為低準位(0V)。另一方面，在下拉驅動單元46中，由下拉時序匹配電路461所輸出之延遲的下拉驅動信號Sdn_d為低準位(0V)，而第二反向器462所輸出之第二N型驅動信號Sn2為高準位(1.8V)。
由於延遲的上拉驅動信號Sup_d為低準位，使上拉暫態路徑415關閉(turn off)(或稱為開路狀態)，以及使第一傳輸閘413為一閉路狀態(close state)。此時，第一P型驅動信號Sp1為1.8V。因此，上拉單元31中的第二P型電晶體P2關閉(turn off)，並使得上拉單元31關閉(turn off)。
再者，由於下拉轉換輸出信號Sdn_ls為低準位(1.8V)，下拉暫態路徑465開啟(或稱為閉路狀態)第二傳輸閘463為一開路狀態(open state)，此時，第一N型驅動信號Sn1為第一偏壓(核心電壓)，下拉單元36中的第一N型電晶體N1以及第二N型電晶體N2開啟，使得下拉單元36開啟，驅動級輸出端Vout為低準位(0V)。
首先討論當上拉驅動信號Sup與下拉驅動信號Sdn由低準位轉換為高準位初期的一第一暫態區間的第一種情況。
此時，在下拉驅動單元46中，由下拉時序匹配電路461所輸出之延遲的下拉驅動信號Sdn_d為高準位(1.8V)，使得由第二反向器462所輸出的第二N型驅動信號Sn2為低準位(0V)。
再者，由下拉準位轉換電路464所輸出的下拉轉換輸出信號Sdn_ls為高準位(3.3V)，使得下拉暫態路徑465關閉(或稱為開路狀態)。由於第六N型電晶體N6的閘極接收高準位的下拉轉換輸出信號Sdn_ls，且第六P型電晶體P6的閘極接收低準位的驅動級輸出端Vout，使得第二傳輸閘463為一閉路狀態(close state)，並使第一N型驅動信號Sn1為第一偏壓(核心電壓Vcore)。此時，由於第二N型驅動信號Sn2為低準位(0V)，讓下拉單元36中的第二N型電晶體N2因此而關閉，進而使下拉單元36關閉。
同時，在上拉驅動單元41中，由上拉準位轉換電路411轉換而得之上拉轉換輸出信號Sup_ls為高準位(3.3V)，而第一反向器412輸出的第二P型驅動信號Sp2為低準位(1.8V)。此時，延遲的上拉驅動信號Sup_d為高準位(1.8V)，而第三P型電晶體P3因為閘極的高電位而不導通，使得第一傳輸閘413為開路狀態(open state)。
另一方面，第四N型電晶體N4則因為延遲的上拉驅動信號Sup_d為高準位而導通，讓上拉暫態路徑415開啟。隨著上拉暫態路徑的導通，使得第一P型驅動信號Sp1在第一暫態區間將隨著驅動級輸出端Vout變化。由於上拉單元31開啟，所以驅動級輸出端Vout由低準位(0V)逐漸升高至高準位(3.3V)。
很明顯地，於第一暫態區間時第一P型驅動信號Sp1低於第一偏壓，將使得第一P型電晶體P1具有較大的上拉強度，因此汲極與源極上升的速度相當，不會造成電壓差過大而導致第一P型電晶體P1損壞的情形發生。
於上拉驅動信號Sup與下拉驅動信號Sdn由低準位轉換為高準位的第一暫態區間之後即為第一穩態區間。在第一穩態區間中，下拉單元36持續關閉不再贅述，而上拉單元31將維持在導通狀態。第二P型驅動信號Sp2在第一穩態區間仍持續為低準位(1.8V)，而驅動級輸出端Vout高於1.8V，使得上拉暫態路徑415關閉(或稱為開路狀態)。由於第五N型電晶體N5的導通，使第一傳輸閘413為閉路狀態(close state)，讓第一P型驅動信號Sp1透過第五N型電晶體N5而接收核心電壓。因此，第一P型驅動信號Sp1不再隨驅動級輸出端Vout變化而維持在第一偏壓(核心電壓Vcore)，而驅動級輸出端Vout則為高準位3.3V。
其次討論當上拉驅動信號Sup與下拉驅動信號Sdn由高準位轉換為低準位的第二種情況。在上拉驅動信號Sup與下拉驅動信號Sdn剛開始轉換初期的一第二暫態區間，根據上拉準位轉換電路411轉換而得的上拉轉換輸出信號Sup_ls為低準位(1.8V)，且第一反向器412所輸出的第二P型驅動信號Sp2為高準位(3.3V)。
另外，由於上拉時序匹配電路414所輸出之延遲的上拉驅動信號Sup_d為低準位(0V)，使得上拉暫態路徑415為關閉(或稱為開路狀態)。而第三P型電晶體P3的閘極因為接收延遲的上拉驅動信號Sup_d的關係而導通，故第一P型驅動信號Sp1為第一偏壓(核心電壓Vcore)，此時第一傳輸閘413為一閉路狀態(close state)。再者，由於第二P型驅動信號Sp2為高準位(3.3V)，使得第二P型電晶體P2關閉，進而使上拉單元31關閉。
同時，在下拉驅動單元46中，由下拉時序匹配電路461所輸出之延遲的下拉驅動信號Sdn_d低準位(0V)，而第二反向器462所輸出的第二N型驅動信號Sn2為高準位(1.8V)，因此第二N型電晶體N2將呈現導通狀態。此時，下拉轉換輸出信號Sdn_ls為低準位(1.8V)，由於第六N型電晶體N6的閘極為高準位，使得第二傳輸閘303為開路狀態(open state)。另外，透過下拉暫態路徑30在第二暫態區間的開啟，使得第一N型驅動信號Sn1將隨著驅動級輸出端Vout變化。而由於下拉單元36開啟，所以驅動級輸出端Vout由高準位(3.3V)逐漸降低至低準位(0V)。
很明顯地，於第二暫態區間時第一N型驅動信號Sn1高於第一偏壓(核心電壓Vcore)，使得第一N型電晶體N1具有較大的下拉強度，因此汲極與源極下降的速度相當。也因此，並不會造成電壓差過大，而導致第一N型電晶體N1損壞的情形發生。
當然，本發明的驅動電路也可以適當地變化。例如，在驅動電路40中，僅有上拉驅動單元41而沒有下拉驅動單元46。或者，驅動電路40中僅有下拉控制驅動單元46而沒有上拉驅動單元41。
綜上所述，本發明的驅動電路將上拉單元中第一P型電晶體P1，以及下拉單元中第一N型電晶體N1的閘極，選擇性地連接至驅動級輸出端Vout或者第一偏壓(核心電壓)。因此，當上拉單元或者下拉單元在動作時，其閘極電壓可提供足夠的上拉強度或者下拉強度，使得第一P型電晶體P1或者第一N型電晶體N1不會受到損壞。
藉由前述說明可以得知，本發明所提出的電壓轉換電路與控制方法除了將元件整合於晶片內而能節省硬體的成本、以低電壓之電晶體即可實現外，還進一步提升功率電晶體(power MOS)切換回應的速度(switching response)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101、15、112、211、311．．．電壓轉換電路
100、110、20、30．．．驅動級
109、119、209、309．．．輸出級
104、114、201、40．．．驅動電路
105、115、205、305．．．回授脈衝寬度調變控制器
11、113、213、301．．．核心電路
13、116、203、303．．．輸出/入電路
10、20、2、3．．．系統單晶片
31．．．上拉單元
36．．．下拉單元
307．．．分壓電路
41．．．上拉驅動單元
46．．．下拉驅動單元
411．．．上拉準位轉換電路
412．．．第一反相器
413．．．第一傳輸閘
414．．．上拉時序匹配電路
415．．．上拉暫態路徑
464．．．下拉準位轉換電路
462．．．第二反相器
463．．．第二傳輸閘
461．．．下拉時序匹配電路
465．．．下拉暫態路徑
第1A圖，其所繪示為習知電壓轉換電路圖。
第1B圖，其所繪示為習知系統單晶片的外部供電系統示意圖。
第1C圖，其所繪示為將電壓轉換電路直接整合於系統單晶片中之示意圖。
第2A圖，其所繪示為電壓轉換電路的驅動級整合於系統單晶片的示意圖。
第2B圖，其所繪示為上拉單元由關閉至開啟的過程第一P型電晶體各端點的偏壓示意圖。
第3A圖，其所繪示為另一電壓轉換電路的驅動級整合於系統單晶片的示意圖。
第3B圖，其所繪示為上拉單元由關閉至開啟的過程中，第一P型驅動信號Sp1與第二P型驅動信號Sp2示意圖。
第3C圖，其所繪示為下拉單元由關閉至開啟的過程中，第一N型驅動信號Sn1與第二N型驅動信號Sn2示意圖。
第3D圖，其所繪示為上拉單元由關閉至開啟的過程第一P型電晶體各端點的偏壓示意圖。
第4圖，其所繪示為本發明電壓轉換電路的驅動電路、上拉單元、下拉單元示意圖。
第5A圖，其所繪示為根據本發明構想之較佳實施例中，上拉驅動單元與上拉單元之示意圖。
第5B圖，其所繪示為根據本發明構想之較佳實施例中，下拉驅動單元與下拉單元之示意圖。
3．．．系統單晶片
301．．．核心電路
303．．．輸出/入電路
311．．．電壓轉換電路
309．．．輸出級
30．．．驅動級
40．．．驅動電路
31．．．上拉單元
36．．．下拉單元
307．．．分壓電路
305．．．回授脈衝寬度調變控制器

Claims (14)

  1. 一種電壓轉換電路，將一第一供應電壓轉換為一第二供應電壓，其中該第一供應電壓大於該第二供應電壓，該電壓轉換電路包含：一驅動級，包含：一調變電路，根據該第二供應電壓產生一控制信號；一上拉驅動單元，根據該控制信號而產生一第一P型驅動信號與一第二P型驅動信號；以及一上拉單元，包括一第一P型電晶體與一第二P型電晶體，其中，該第二P型電晶體的一源極連接至該第一供應電壓，該第二P型電晶體的一閘極接收該第二P型驅動信號，該第二P型電晶體的一汲極連接至該第一P型電晶體的一源極，該第一P型電晶體的一閘極接收該第一P型驅動信號，該第一P型電晶體的一汲極連接至一驅動級輸出端；以及一輸出級，根據該驅動級輸出端之電壓而產生該第二供應電壓；其中，於該驅動級輸出端之電壓開始由一第三供應電壓轉換為該第一供應電壓的一暫態區間，該第一P型驅動信號由一第一偏壓下降至一第二偏壓；於該暫態區間之後的一穩態區間，該第一P型驅動信號回復至該第一偏壓。
  2. 如申請專利範圍第1項所述之電壓轉換電路，其中該第一供應電壓係為一輸出入電壓，該第二供應電壓係為一核心電壓，該第三供應電壓係為一接地電壓，該第一偏壓係為該核心電壓，該第二偏壓係為該接地電壓。
  3. 如申請專利範圍第1項所述之電壓轉換電路，其中在該暫態區間之前，該第一P型驅動信號維持在該第一偏壓，而該第二P型驅動信號為一邏輯高準位，其係使該上拉單元關閉。
  4. 如申請專利範圍第1項所述之電壓轉換電路，其中在該暫態區間，該第一P型驅動信號係等於該驅動級輸出端之電壓。
  5. 如申請專利範圍第1項所述之電壓轉換電路，其中該調變電路係包含：一分壓電路，根據該第二供應電壓而產生一分壓；以及，一回授脈衝寬度調變控制器，根據該分壓而產生該控制信號。
  6. 如申請專利範圍第1項所述之電壓轉換電路，其中該輸出級係包含一電感，第一端電連接於該驅動級輸出端，第二端產生該第二供應電壓；以及，一電容，電連接於該電感的第二端以及一接地電壓之間。
  7. 如申請專利範圍第1項所述之電壓轉換電路，其中該驅動級係整合於一系統單晶片以接收該第一供應電壓，該輸出級係利用該驅動級輸出端而外接於該系統單晶片，並據以產生第二供應電壓；其中，該第一供應電壓係由該系統單晶片之一輸出入電路所接收，而該第二供應電壓係由該系統單晶片之一核心電路所接收。
  8. 一種電壓轉換電路，將一第一供應電壓轉換為一第二供應電壓，其中該第一供應電壓大於該第二供應電壓，該電壓轉換電路包含：一驅動級，包含：一調變電路，根據該第二供應電壓產生一控制信號；一下拉驅動單元，根據該控制信號而產生一第一N型驅動信號與一第二N型驅動信號；以及一下拉單元，包括一第一N型電晶體與一第二N型電晶體，其中，該第二N型電晶體的一源極連接至一第三供應電壓，該第二N型電晶體的一閘極接收該第二N型驅動信號，該第二N型電晶體的一汲極連接至該第一N型電晶體的一源極，該第一N型電晶體的一閘極接收該第一N型驅動信號，該第一N型電晶體的一汲極連接至一驅動級輸出端；以及一輸出級，根據該驅動級輸出端之電壓而產生該第二供應電壓；其中，於該驅動級輸出端之電壓開始由該第一供應電壓轉換為該第三供應電壓的一暫態區間，該第一N型驅動信號由一第一偏壓上升至一第三偏壓；於該暫態區間之後的一穩態區間，該第一N型驅動信號回復至該第一偏壓。
  9. 如申請專利範圍第8項所述之電壓轉換電路，其中該第一供應電壓係為一輸出入電壓，該第二供應電壓係為一核心電壓，該第三供應電壓係為一接地電壓，該第一偏壓係為該核心電壓，該第三偏壓係為該輸出入電壓。
  10. 如申請專利範圍第8項所述之電壓轉換電路，其中在該暫態區間之前，該第一N型驅動信號維持在該第一偏壓，而該第二N型驅動信號為一邏輯低準位，其係使該下拉單元關閉。
  11. 如申請專利範圍第8項所述之電壓轉換電路，其中在該暫態區間，該第一N型驅動信號等於該驅動級輸出端之電壓。
  12. 如申請專利範圍第8項所述之電壓轉換電路，其中該調變電路係包含：一分壓電路，根據該第二供應電壓而產生一分壓；以及，一回授脈衝寬度調變控制器，根據該分壓而產生該控制信號。
  13. 如申請專利範圍第8項所述之電壓轉換電路，其中該輸出級係包含一電感，第一端電連接於該驅動級輸出端，第二端產生該第二供應電壓；以及，一電容，電連接於該電感第二端與該接地電壓之間。
  14. 如申請專利範圍第8項所述之電壓轉換電路，其中該驅動級係整合於一系統單晶片以接收該第一供應電壓，該輸出級係利用該驅動級輸出端而外接於該系統單晶片，並據以產生該第二供應電壓；其中，該第一供應電壓係由該系統單晶片之一輸出入電路所接收，而該第二供應電壓係由該系統單晶片之一核心電路所接收。
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