TWI580142B - 積體電路的輸出級電路 - Google Patents

Description

積體電路的輸出級電路

本發明係關於一種積體電路的輸出級電路，尤指一種具自我湧浪測試保護的輸出級電路。

一般積體電路的輸出級電路必須通過湧浪測試，以確認該積體電路具有對湧浪耐受的能力。目前輸出級電路的湧浪測試包含有三項測試方式：(1)於關閉工作電源下，加入湧浪測試電壓；(2)於開啟工作電源且輸出”1”的邏輯數值下，加入湧浪測試電壓；以及(3)於開啟工作電源且輸出”0”的邏輯數值下，加入湧浪測試電壓。

由於積體電路的輸出級電路多由PMOS元及NMOS元件的組成，如輸出緩衝器、反向器等等；誠如圖6所示，為目前積體電路50中常見輸出級電路51的電路架構，其主要包含有一上PMOS元件M1及一下NMOS元件M2，該上PMOS元件M1與該下NMOS元件M2係串接於該積體電路50的系統電源的高、低準位電壓端VGH、VGL之間，其中的串接節點為該輸出級電路51的輸出端Vout。由於該上PMOS元件M1與該下NMOS元件M2的其閘極係分別連接至一第一及第一第二驅動電路61、62，由該第一及第二驅動電路61、62驅動該上PMOS元件M1及該下NMOS元件M2交錯導通或關閉，以決定該輸出端Vout的電壓為系統電源的高準位電壓VGH(邏輯數值1)或低準位電壓VGL(邏輯數值0)。

由於輸出級電路51必須通過湧浪測試，因此該輸出級電路51會依據湧浪測試電壓Vsurge選擇匹配耐受電壓的上PMOS元件M1及下NMOS元件M2，以湧浪測試電壓為120V為例，該輸出級電路51必須使用120V的高耐受電壓的上PMOS元件M1及下NMOS元件M2，以順利通過該湧浪測試。

然而，積體電路使用120V高耐受電壓的PMOS或NMOS元件，勢必要犧牲元件佈局面積；再者，高耐受電壓的PMOS或NMOS元件必須使用更多道的製程光罩，製作成本亦相對提高；因此，目前積體電路的輸出級電路有必要進一步改良。

有鑑於上述積體電路的輸出級電路的技術缺陷，本發明主要發明目的係提供一種具自我湧浪測試保護的輸出級電路，相較現有符合湧浪測試的輸出級電路，其半導體佈局面積更小，避免使用高耐受電壓半導體製程。

欲達上述目的所使用的主要技術手段係令該積體電路的輸出級電路包含有相串接的一上開關單元及一下開關單元，其串接節點為一輸出端；其中： 該上開關單元，係包含有： 一第一P型電晶體元件，其汲極係連接至一系統電源的高準位電壓端；以及 一第二P型電晶體元件，其源極係連接至該第一P型電晶體元件的源極，其閘極係與該第一P型電晶體元件的閘極連接並供一第一驅動電路連接；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓； 該下開關單元，係包含有： 一第一N型電晶體元件，其汲極係連接至該第二P型電極體的汲極，又其閘極係連接至一第一切換開關； 一第二N型電晶體元件，其汲極係連接至該第一N型電晶體元件的源極，其源極係連接至該系統電源的低準位電壓端，又其閘極連接至一第二切換開關；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓；以及 一第二驅動電路，係連接至該第一及第二切換開關，以同時開啟或關閉該第一及第二切換開關；以及 一過壓監控電路，係連接至該高準位電壓端及該第一及第二驅動電路，並設定有一臨界電壓，當該高準位電壓端的電壓超過該臨界電壓，即透過該第一及第二驅動電路關閉該第一及第二P型電晶體元件與第一及第二N型電晶體元件不導通。

上述本發明的下開關單元係將二個N型電晶體元件予以串接，故其自體二極體即構成二個串接的反向二極體；如此，當該系統電源關閉或第二驅動電路控制此二N型電晶體元件不導通情況下，將該湧浪測試電壓連接至該輸出端時，此二串接的反向二極體可分擔該湧浪測試電壓；而上開關單元則是將二個P型電晶體元件對接(即源極相連接)；如此，當該湧浪測試電壓連接至該輸出端時，因第二P型電晶體元件的自體二極體構成一順向二極體，故源極相接的節點電壓為接近該湧浪測試電壓，惟該第一P型電晶體汲極連接至該高準位電壓端，實際上該第一P型電晶體不會直接承受該湧浪測試電壓；如此該第一P型電晶體元件即確實可選用低耐受電壓的P型電晶體元件，其餘第二P型電晶體元件與第一及第二電晶體元件亦同。因此，本發明的輸出級電路確實可選擇較低耐受電壓的電晶體元件，減少半導體佈局面積，亦可節省製作成本。

本發明係直接針對積體電路的輸出級電路進行改良，使其可以耐受電壓較小(佈局面積較小)的電晶體元件組成，以下謹以複數實施例加以說明本發明的技術內容。

首先請參閱圖1所示，係為本發明輸出級電路10的第一較佳實施例，其包含有一上開關單元11、一下開關單元12及一過壓監控電路13；其中該上及下開關單元11、12係串接，且串接節點為該輸出級電路10的一輸出端Vout。

上述上開關單元11係包含有二個相對接的一第一P型電晶體元件MP1及一第二P型電晶體MP2。該第一P型電晶體元件MP1的汲極Dp1係連接至一系統電源的高準位電壓端VGH，而該第二P型電晶體元件MP2的源極Sp2係連接至該第一P型電晶體元件MP1的源極Sp1，該第二P型電極體MP2的汲極Dp2連接至該輸出端Vout，且該第二P型電晶體元件MP2的閘極Gp2係與該第一P型電晶體元件MP1的閘極Gp1連接，此一連接節點係供一第一驅動電路21連接，由該第一驅動電路21係控制該第一及第二P型電晶體元件MP1、MP2同時導通或關閉。由於該第一及第二P型電晶體元件MP1、MP2對接，其源極Sp1與源極Sp2相互連接，如圖所示，其二個第一及第二自體二極體D1、D2也同樣對接，即該第一及第二自體二極體D1、D2的陰極相互連接，而該第一自體二極體D1的陽極連接至該高準位電壓端VGH，該第二自體二極體D2的陽極連接至該輸出端Vout。又各該第一及第二P型電晶體元件MP1、MP2的耐受電壓係小於一湧浪測試電壓Vsurge；較佳地，各該第一及第二P型電晶體元件MP1、MP2為PMOS元件，且其耐受電壓係為該湧浪測試電壓Vsurge的一半(如圖2B所示)，但不以此為限。

上述下開關單元12係包含有二個串接的一第一N型電晶體元件MN1及一第二N型電晶體元件MN2。該第一N型電晶體MN1的汲極Dn1係連接至該第二P型電極體MP2的汲極Dp2及該輸出端Vout，又其閘極Gn1係透過一第一切換開關121連接至一第二驅動電路22，即該閘極Gn1連接至該第一切換開關121的共同端，該第一切換開關121的二切換端係分別連接至該第一N型電晶體MN1的源極Sn1及該第二驅動電路22。該第二N型電晶體元件MN2的汲極Dn2係連接至該第一N型電晶體元件MN1的源極Sn1，該第二N型電晶體元件MN2的源極Sn2係連接至該系統電源的低準位電壓端VGL，又其閘極Gn2透過一第二切換開關122連接至該第二驅動電路22，由該第二驅動電路22同時開啟或關閉該第一及第二切換開關121、122，即該閘極Gn2連接至該第二切換開關122的共同端，該第二切換開關122的二切換端係分別連接至該第二N型電晶體MN2的源極Sn2及該第二驅動電路22。

由於該第一及第二N型電晶體元件MN1、MN2串接，如圖所示，其二個第三及第四自體二極體D3、D4構成二串接的二極體，即該第三自體二極體D3的陽極連接至該第四自體二極體D4的陰極，而該第三自體二極體D3的陰極連接至該輸出端Vout，該第四自體二極體D4的陽極連接至該低準位電壓端VGL。又各該第一及第二N型電晶體元件MN1、MN2的耐受電壓係小於一湧浪測試電壓Vsurge；較佳地，各該第一及第二N型電晶體元件為NMOS元件MN1、MN2，且其耐受電壓係為該湧浪測試電壓Vsurge的一半(如圖2B所示)，但不以此為限。

上述過壓監控電路13係連接至該高準位電壓端VGH及該第一及第二驅動電路21、22，並設定有一臨界電壓，當該高準位電壓端VGH的電壓超過該臨界電壓，即關閉該第一及第二驅動電路21、22。較佳地，該臨界電壓設定為該各該電晶體元件的耐受電壓；故以本實施例來說，各該電晶體元件的耐受電壓及該臨界電壓為湧浪測試電壓的一半。

以下進一步說明前揭輸出級電路10的第一較佳實施例的電路動作。

首先請參閱圖2A，於系統電源關閉的條件下，該第一驅動電路21驅動該第一及第二P型電晶體元件MP1、MP2導通，該第二驅動電路22驅動該第一及第二N型電晶體元件MN1、MN2不導通。再如圖2B所示，此時將該湧浪測試電壓Vsurge連接至該輸出端Vout，由於第一及第二P型電晶體元件MP1、MP2導通，該高準位電壓端VGH的電壓會提高，直到大於該過壓監控電路13的臨界電壓，再由該過壓監控電路13控制該第一驅動電路21關閉第一及第二P型電晶體元件MP1、MP2不再導通，此時由於該第二P型電晶體元件MP2的第二自體二極體D2為順向二極體，故不必直接承受過大該湧浪測試電壓而有損壞的問題，至於第一P型電晶體元件MP1的高準位電壓端VGH已大於臨界電壓，故其第一自體二極體D1也只要承受該湧浪測試電壓Vsurge與該臨界電壓之間的壓差，同樣不必直接承受過大的湧浪測試電壓Vsurge而損壞的問題。

至於第一及第二N型電晶體元件MN1、MN2此時由第二驅動電路22驅動不導通，且控制該第一及第二切換開關121、122將其閘極Gn1、Gn2分別連接其對應的源極Sn1、Sn2；惟，由於其第三及第四自體二極體D3、D4為二個串接的反向二極體，故可共同分擔該湧浪測試電壓Vsurge，同樣不會受到湧浪測試電壓Vsurge而有損壞的問題。

請參閱圖3A所示，於系統電源開啟(VGH=60V；VGL=0V)且該第一驅動電路21驅動該第一及第二P型電晶體元件MP1、MP2導通，而該第二驅動電路22驅動該第一及第二N型電晶體元件MN1、MN2不導通的條件下，該輸出端Vout的電壓會與該高準位電壓端VGH的電壓相同，即該輸出端Vout輸出”1”的邏輯數值。此時，再如圖3B所示，將該湧浪測試電壓Vsurge連接至該輸出端Vout，由於第一及第二P型電晶體元件MP1、MP2導通，該高準位電壓端VGH的電壓會提高，並超過該過壓監控電路13的臨界電壓，再由該過壓監控電路13控制該第一驅動電路21關閉第一及第二P型電晶體元件MP1、MP2不再導通。同樣地，由於該第二P型電晶體元件MP2的第二自體二極體D2為順向二極體，故不會直接承受該湧浪測試電壓Vsurge而致生損壞，而該第一P型電晶體元件MP1的高準位電壓端VGH已大於臨界電壓，故其第一自體二極體D1也只要承受該湧浪測試電壓Vsurge與該臨界電壓之間的壓差，同樣不必直接承受過大的湧浪測試電壓Vsurge而損壞的問題。

在此同時，第一及第二N型電晶體元件MN1、MN2與圖2B相同均不導通，同樣不會受到湧浪測試電壓Vsurge而有損壞的問題。

請參閱圖4A所示，於系統電源開啟且該第二驅動電路22驅動該第一及第二N型電晶體元件MN1、MN2導通，而該第一驅動電路21驅動該第一及第二P型電晶體元件MP1、MP2不導通的條件下，即該第一及第二切換開關121、122將閘極Gn1、Gn2分別連接至該第二驅動電路22，由該第二驅動電路22驅動該第一及第二N型電晶體元件MN1、MN2導通；此時，該輸出端Vout電壓會與該低準位電壓端VGL的電壓相同，即該輸出端輸出”0”的邏輯數值。再如圖4B所示，將該湧浪測試電壓Vsurge連接至該輸出端Vout，該高準位電壓端VGH的電壓會提高，並超過該過壓監控電路13的臨界電壓，再由該過壓監控電路13控制該第二驅動電路22控制第一及第二切換關閉121、122，將該第一及第二N型電晶體元件MN1、MN2的閘極Gn1、Gn2連接至其對應的源極Sn1、Sn2，使該第一及第二N型電晶體元件MN1、MN2不再導通，由其第三及第四自體二極體D3、D4為二個串接的反向二極體分擔該湧浪測試電壓。

在此同時，該第一及第二P型電晶體MP1、MP2並不導通，故該第二P型電晶體元件MP2的第二自體二極體D2為順向二極體，不會直接承受該湧浪測試電壓Vsurge而致生損壞，而該第一P型電晶體元件MP1的高準位電壓端VGH已大於臨界電壓，故其第一自體二極體D1也只要承受該湧浪測試電壓Vsurge與該臨界電壓之間的壓差，同樣不必直接承受過大的湧浪測試電壓Vsurge而遭損壞。

請參閱圖5所示，係為本發明輸出級電路10’的第二較佳實施例，其與圖1所示的第一較佳實施例大致相同，惟該過壓監控電路13’係連接至該第一及第二P型電晶體元件MP1、MP2的源極Sp1、S2p連接點及該第一及第二驅動電路21、22，由於該第二自體二極體D2為一順向二極體，因此，當如圖2B及圖3B所示狀態下在該輸出端Vout產生該湧浪測試電壓Vsurge時，該過壓監控電路13’即可控制該第一驅動單元21關閉該第一及第二P型電晶體元件MP1、MP2不導通，而當如圖4B所示狀態下在該輸出端Vout產生該湧浪測試電壓Vsurge時，即可控制該第二驅動單元22關閉該第一及第二N型電晶體元件MN1、MN2不導通，並控制該第一及第二切換開121、122將第一及第二N型電晶體元件MN1、MN2的閘極Gn1、Gn2分別連接至對應的源極Sn1、Sn2。

綜上所述，本發明的下開關單元係將二個N型電晶體元件予以串接，故其自體二極體即構成二個串接的反向二極體；如此，當該系統電源關閉或第二驅動電路控制此二N型電晶體元件不導通情況下，將該湧浪測試電壓連接至該輸出端時，此二串接的反向二極體可分擔該湧浪測試電壓；而上開關單元則是將二個P型電晶體元件對接(即源極相連接)；如此，當該湧浪測試電壓連接至該輸出端時，因第二P型電晶體元件的自體二極體構成一順向二極體，故源極相接的節點電壓為接近該湧浪測試電壓，惟該第一P型電晶體汲極連接至該高準位電壓端，實際上該第一P型電晶體不會直接承受該湧浪測試電壓；如此該第一P型電晶體元件即確實可選用低耐受電壓的P型電晶體元件，其餘第二P型電晶體元件與第一及第二電晶體元件亦同。因此，本發明的輸出級電路確實可選擇較低耐受電壓的電晶體元件，減少半導體佈局面積，亦可節省製作成本。

以上所述僅是本發明的實施例而已，並非對本發明做任何形式上的限制，雖然本發明已以實施例揭露如上，然而並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明技術方案的範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。

10、10’‧‧‧輸出級電路 11‧‧‧上開關單元 12‧‧‧下開關單元 121‧‧‧第一切換開關 122‧‧‧第二切換開關 13、13’‧‧‧過壓監控電路 21‧‧‧第一驅動電路 22‧‧‧第二驅動電路 50‧‧‧積體電路 51‧‧‧輸出級電路 61‧‧‧第一驅動電路 62‧‧‧第二驅動電路

圖1：本發明一輸出級電路的第一較佳實施例的電路圖。 圖2A及2B：圖1於第一測試條件下的電路動作圖。 圖3A及3B：圖1於第二測試條件下的電路動作圖。 圖4A及4B：圖1於第三測試條件下的電路動作圖。 圖5：本發明一輸出級電路的第二較佳實施例的電路圖。 圖6：既有積體電路的輸出級電路的電路圖。

10‧‧‧輸出級電路

11‧‧‧上開關單元

12‧‧‧下開關單元

13‧‧‧過壓監控電路

21‧‧‧第一驅動電路

22‧‧‧第二驅動電路

Claims (10)

1. 一種積體電路的輸出級電路，包括： 一上開關單元，係包含有： 一第一P型電晶體元件，其汲極係連接至一系統電源的高準位電壓端；以及 一第二P型電晶體元件，其源極係連接至該第一P型電晶體元件的源極，其閘極係與該第一P型電晶體元件的閘極連接並供一第一驅動電路連接；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓； 一下開關單元，係連接至該上開關單元，其連接節點係為一輸出端；且該下開關單元係包含有： 一第一N型電晶體元件，其汲極係連接至該第二P型電極體的汲極，又其閘極係連接至一第一切換開關； 一第二N型電晶體元件，其汲極係連接至該第一N型電晶體元件的源極，其源極係連接至該系統電源的低準位電壓端，又其閘極連接至一第二切換開關；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓；以及 一第二驅動電路，係連接至該第一及第二切換開關，以同時開啟或關閉該第一及第二切換開關；以及 一過壓監控電路，係連接至該高準位電壓端及該第一及第二驅動電路，並設定有一臨界電壓，當該高準位電壓端的電壓超過該臨界電壓，即透過該第一及第二驅動電路關閉該第一及第二P型電晶體元件與第一及第二N型電晶體元件不導通。
2. 如請求項1所述之積體電路的輸出級電路，該臨界電壓係為各該第一及第二P型及N型電晶體元件的耐受電壓。
3. 如請求項2所述之積體電路的輸出級電路，其中： 該第一切換開關的一共同端連接至該第一N型電晶體元件的閘極，其二切換端則分別連接至該第二驅動電路及該第一N型電晶體元件的源極； 該第二切換開關的一共同端連接至該第二N型電晶體元件的閘極，其二切換端則分別連接至該第二驅動電路及該第二N型電晶體元件的源極； 當第二驅動電路關閉該第一及第二N型電晶體元件不導通時，同時控制該第一及第二切換開關將該第一及第二N型電晶體元件的閘極分別連接至其對應的源極。
4. 如請求項2或3所述之積體電路的輸出級電路，其中： 各該第一及第二P型電晶體元件的耐受電壓係為該湧浪測試電壓的一半； 各該第一及第二N型電晶體元件的耐受電壓係為該湧浪測試電壓的一半； 該臨界電壓係為該湧浪測試電壓的一半。
5. 如請求項4所述之積體電路的輸出級電路，其中： 各該第一及第二P型電晶體元件為PMOS元件；以及 各該第一及第二N型電晶體元件為NMOS元件。
6. 一種積體電路的輸出級電路，包括： 一上開關單元，係包含有： 一第一P型電晶體元件，其汲極係連接至一系統電源的高準位電壓端；以及 一第二P型電晶體元件，其源極係連接至該第一P型電晶體元件的源極，其閘極係與該第一P型電晶體元件的閘極連接供一第一驅動電路連接；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓； 一下開關單元，係連接至該上開關單元，其連接節點係為一輸出端；且該下開關單元係包含有： 一第一N型電晶體元件，其汲極係連接至該第二P型電極體的汲極，又其閘極係連接至一第一切換開關； 一第二N型電晶體元件，其汲極係連接至該第一N型電晶體元件的源極，其源極係連接至該系統電源的低準位電壓端，又其閘極連接至一第二切換開關；其中各該第一及第二P型電晶體元件的耐受電壓係小於一湧浪測試電壓；以及 一第二驅動電路，係連接至該第一及第二切換開關，以同時開啟或關閉該第一及第二切換開關；以及 一過壓監控電路，係連接至第一及第二P型電晶體元件的源極連接點及該第一及第二驅動電路，並設定有一臨界電壓，當該第一及第二P型電晶體元件的源極連接點的電壓超過該臨界電壓，即透過該第一及第二驅動電路關閉該第一及第二P型電晶體元件與第一及第二N型電晶體元件不導通。
7. 如請求項6所述之積體電路的輸出級電路，該臨界電壓係為各該第一及第二P型及N型電晶體元件的耐受電壓。
8. 如請求項7所述之積體電路的輸出級電路，其中： 該第一切換開關的一共同端連接至該第一N型電晶體元件的閘極，其二切換端則分別連接至該第二驅動電路及該第一N型電晶體元件的源極； 該第二切換開關的一共同端連接至該第二N型電晶體元件的閘極，其二切換端則分別連接至該第二驅動電路及該第二N型電晶體元件的源極； 當第二驅動電路關閉該第一及第二N型電晶體元件不導通時，同時控制該第一及第二切換開關將該第一及第二N型電晶體元件的閘極分別連接至其對應的源極。
9. 如請求項6或7所述之積體電路的輸出級電路，其中： 各該第一及第二P型電晶體元件的耐受電壓係為該湧浪測試電壓的一半； 各該第一及第二N型電晶體元件的耐受電壓係為該湧浪測試電壓的一半； 該臨界電壓係為該湧浪測試電壓的一半。
10. 如請求項9所述之積體電路的輸出級電路，其中： 各該第一及第二P型電晶體元件為PMOS元件；以及 各該第一及第二N型電晶體元件為NMOS元件。