KR20170006910A - 레벨 쉬프터 - Google Patents

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KR20170006910A KR1020150098303A KR20150098303A KR20170006910A KR 20170006910 A KR20170006910 A KR 20170006910A KR 1020150098303 A KR1020150098303 A KR 1020150098303A KR 20150098303 A KR20150098303 A KR 20150098303A KR 20170006910 A KR20170006910 A KR 20170006910A
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Abstract

본 기술은 레벨 쉬프터에 관한 것으로서, 제1 전원레벨과 접지전압레벨 사이에서 스윙하는 입력신호에 응답하여 제1 전원레벨보다 높은 제2 전원레벨과 접지전압레벨 사이에서 스윙하는 출력신호를 생성하는 레벨 쉬프터에 있어서, 입력신호에 응답하여 출력신호의 노드를 제2 전원레벨로 풀업 구동하기 위한 풀업 구동부와, 입력신호에 응답하여 출력신호의 노드를 접지전압레벨로 풀다운 구동하기 위한 풀다운 구동부와, 제1 전원레벨보다 높고 제2 전원레벨보다 낮은 설정된 레벨로 고정된 바이어스 전압을 생성하는 바이어스 생성부, 및 출력신호의 노드와 풀다운 구동부 사이에 연결되며, 풀다운 동작시 바이어스 전압에 응답하여 출력신호의 노드에 걸린 레벨을 단계적으로 하강시켜 풀다운 구동부에 공급하기 위한 바이어스 동작부를 포함한다.

Description

레벨 쉬프터{LEVEL SHIFTER}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 레벨 쉬프터에 관한 것이다.
현재에는 IoT(Internet of Things)와 웨어러블(Wearable) 관련 장치가 큰 이슈이다. 이를 위해 가장 필요로 되고 있는 기술은 저전압 솔루션(Low Power Solution) 기술로써, 현재 여러 가지 기술이 논의되고 있으며, 그 중 NTV(Near Threshold Voltage) 기술(도 1 참조)이 있다.
이때, NTV 기술은 필요로 되는 성능(Performance)에 따라 입력신호의 전압레벨을 높이거나, 낮추어 파워 소모를 효율적으로 관리하는 기술로써, 낮은 성능을 요구하는 장치에서는 입력신호의 전압레벨을 트랜지스터의 문턱 전압레벨에 근접하게 낮추어 파워 소모를 최소화 하는 기술이다. 도면에 도시된 것처럼, NTV에서 정의되는 입력신호의 전압레벨영역은, 표준 전압(VCORE)의 최소레벨과 트랜지스터의 문턱 전압레벨 사이의 전압레벨영역(frugal)으로 정의 할 수 있다.
한편, NTV 기술에서는 입력신호의 전압레벨을 트랜지스터의 문턱 전압레벨에 가깝게 낮추면 낮출수록 보다 효율적으로 파워 소모를 관리할 수 있다. 하지만, 입력신호의 전압레벨을 트랜지스터의 문턱 전압레벨에 가깝게 낮출수록 해당 장치가 정상적으로 동작하지 못할 가능성이 높아진다. 이는, 해당 장치 내의 레벨 쉬프터(Level-shifter)로 입력되는 신호의 전압레벨이 낮아짐에 따라, 레벨 쉬프터의 입력신호 노드에 연결된 트랜지스터의 성능이 떨어지게 되어, 레벨 쉬프터가 정상적으로 동작하지 못하는 문제가 발생하기 때문이다.
본 발명의 실시예는 낮은 전압레벨을 갖는 입력신호의 경우에도 안정적으로 높은 전압레벨로 레벨 쉬프팅을 할 수 있는 레벨 쉬프터를 제공한다.
본 발명의 실시예에 따른 레벨 쉬프터는, 제1 전원레벨과 접지전압레벨 사이에서 스윙하는 입력신호에 응답하여 상기 제1 전원레벨보다 높은 제2 전원레벨과 접지전압레벨 사이에서 스윙하는 출력신호를 생성하는 레벨 쉬프터에 있어서, 상기 입력신호에 응답하여 상기 출력신호의 노드를 상기 제2 전원레벨로 풀업 구동하기 위한 풀업 구동부; 상기 입력신호에 응답하여 상기 출력신호 노드를 상기 접지전압레벨로 풀다운 구동하기 위한 풀다운 구동부; 상기 제1 전원레벨보다 높고 상기 제2 전원레벨보다 낮은 설정된 레벨로 고정된 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 출력신호 노드와 상기 풀다운 구동부 사이에 연결되며, 풀다운 동작시 상기 바이어스 전압에 응답하여 상기 출력신호 노드의 레벨을 단계적으로 하강시켜 상기 풀다운 구동부에 공급하기 위한 바이어스 동작부를 포함할 수 있다.
본 기술은 낮은 전압레벨을 갖는 입력신호를 높은 전압레벨로 레벨 쉬프팅시킬 때, 높은 전압레벨을 갖는 구동전원을 전압레벨을 단계적으로 하강시킨 뒤, 낮은 전압레벨을 갖는 입력신호가 인가되는 트랜지스터로 공급한다. 이를 통해, 낮은 전압레벨을 갖는 입력신호가 인가되는 트랜지스터가 안정적으로 동작할 수 있으며, 레벨 쉬프터가 안정적으로 동작하는 효과가 있다.
도 1은 NTV(Near Threshold Voltage) 기술을 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 레벨 쉬프터를 도시한 도면.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 레벨 쉬프터의 구성요소 중 바이어스 생성부를 상세히 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 레벨 쉬프터를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 레벨 쉬프터는, 제1 전원(VDD)레벨과 접지전압(VSS)레벨 사이에서 스윙하는 입력신호(INSIG, /INSIG)에 응답하여 제1 전원(VDD)레벨보다 높은 제2 전원(VDDH)레벨과 접지전압(VSS)레벨 사이에서 스윙하는 출력신호(OUTSIG)를 생성하는 것을 알 수 있다.
이때, 본 발명의 실시예에 따른 레벨 쉬프터는, 풀업 구동부(220)와, 풀다운 구동부(240)와, 바이어스 생성부(260), 및 바이어스 동작부(280)를 구비한다. 여기서, 바이어스 동작부(280)는, 제1 바이어스 동작부(282), 및 제2 바이어스 동작부(284)를 구비한다. 또한, 바이어스 생성부(260)는, 제1 바이어스 생성부(264), 및 제2 바이어스 생성부(266)를 구비한다.
구체적으로, 풀다운 구동부(240)는, 입력신호(INSIG, /INSIG)에 응답하여 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)를 접지전압(VSS) 레벨로 풀다운 구동시킨다.
그리고, 풀업 구동부(220)는, 입력신호(INSIG, /INSIG)에 응답하여 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)를 제2 전원(VDDH)레벨로 풀업 구동시킨다.
그리고, 바이어스 생성부(260)는, 제1 전원(VDD)레벨보다 높고 제2 전원(VDDH)레벨보다 낮은 설정된 레벨로 고정된 바이어스 전압(BIAS1, BIAS2)을 생성한다.
그리고, 바이어스 생성부(260)의 구성요소 중 제1 바이어스 생성부(264)는, 제1 전원(VDD)레벨보다 높고 제2 전원(VDDH)레벨보다 낮은 전압레벨 구간 중 설정된 제1 레벨로 고정된 제1 바이어스 전압(BIAS1)을 생성한다.
그리고, 바이어스 생성부(260)의 구성요소 중 제2 바이어스 생성부(266)는, 제1 전원(VDD)레벨보다 높고 설정된 제1 레벨보다 낮은 설정된 제2 레벨로 고정된 제2 바이어스 전압(BIAS2)을 생성한다. 즉, 제2 바이어스 전압(BIAS2)의 레벨은 항상 제1 바이어스 전압(BIAS1)의 레벨보다 낮은 상태에서 레벨이 고정된다.
그리고, 바이어스 동작부(280)는, 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)와 풀다운 구동부(240) 사이에 연결되며, 풀다운 동작시 바이어스 전압(BIAS1, BIAS2)에 응답하여 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB) 레벨을 단계적으로 하강시켜 풀다운 구동부(240)에 공급한다.
그리고, 바이어스 동작부(280)의 구성요소 중 제1 바이어스 동작부(282)는, 풀다운 동작시 제1 바이어스 전압(BIAS1)에 응답하여 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB) 레벨을 설정된 제1 레벨만큼 하강시켜 중간단(MD_D, MD_DB)에 공급한다.
그리고, 바이어스 동작부(280)의 구성요소 중 제2 바이어스 동작부(284)는, 풀다운 동작시 제2 바이어스 전압(BIAS2)에 응답하여 중간단(MD_D, MD_DB)의 레벨을 설정된 제2 레벨만큼 하강시켜 풀다운 구동부(240)의 전원단(SV_D, SV_DB)에 공급한다.
이때, 제1 바이어스 동작부(282)와 제2 바이어스 동작부(284)는, 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)와 풀다운 구동부(240) 사이에서 캐스케이드(cascade) 형태로 연결된다.
그리고, 입력신호(INSIG, /INSIG)는, 차동(differential) 형태로 입력되는 신호이다. 즉, 하기에서 설명될 레벨 쉬프터의 상세한 회로구성에서 알 수 있듯이 레벨 쉬프터는 2개의 전류 패스가 서로 전류 미러 형태로 연결되어 차동 형태로 동작한다. 때문에, 레벨 쉬프터에는 입력노드(INV_IND)를 통해 입력되는 입력신호(INSIG)를 반전시켜 생성된 반전입력신호(/INSIG)를 출력노드(INV_OND)를 통해 출력하며, 제1 전원(VDD)레벨과 접지전압(VSS)레벨 사이에서 동작하는 인버터(INV)가 더 구비된다. 이때, 인버터(INV)를 통해 차동 형태로 생성된 입력신호(INSIG, /INSIG)는, 풀다운 구동부(240)의 입력신호(INSIG, /INSIG) 노드(IS_D, IS_DB)로 입력되어 풀다운 동작의 수행여부를 결정하게 된다. 또한, 풀다운 구동부(240)와 풀업 구동부(220)는, 그 사이에 바이어스 동작부(280)가 포함되어 서로 캐스케이드(cascade) 형태로 연결된다. 따라서, 풀업 구동부(220)로 입력신호(INSIG, /INSIG)가 직접 인가되지 않지만, 풀업 구동부(220)의 풀업 동작은 입력신호(INSIG, /INSIG)의 전압레벨에 따라 그 수행여부가 결정된다.
그리고, 바이어스 동작부(280)의 역할은, 풀업 구동부(220)에서 제2 전원(VDDH)레벨로 풀업 구동된 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)가 풀다운 구동부(240)에 의해 제1 전원(VDD)레벨로 풀다운 될 때, 제2 전원(VDDH)레벨로 풀업 구동된 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)가 풀다운 구동부(240)에 직접적으로 공급되지 않고, 단계적으로 전압레벨이 하강한 상태에서 풀다운 구동부(240)에 공급될 수 있도록 하는 역할이다. 이는, 제2 전원(VDDH)레벨과 제1 전원(VDD)레벨 차이가 상대적으로 매우 크기 때문이다. 예컨대, 제2 전원(VDDH)레벨은 '3.3V ~ 1.8V'이고, 제1 전원(VDD)레벨은 '1.1V ~ 0.6V'일 수 있으며, 최대 '2.7V'의 레벨 차이가 존재할 수 있다. 따라서, 제2 전원(VDDH)레벨로 풀업 구동된 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)가 직접적으로 풀다운 구동부(240)에 의해 제1 전원(VDD)레벨로 풀다운 구동하는 동작은 정상적으로 이뤄질 수 없기 때문에 바이어스 동작부(280)가 풀업 구동부(220)와 풀다운 구동부(240) 사이에 포함되어야 한다.
이와 같은, 바이어스 동작부(280)의 역할을 구현하기 위해, 제1 전원(VDD)레벨보다 높고 제2 전원(VDDH)레벨보다 낮은 구간에서 설정된 제1 레벨로 고정된 제1 바이어스 전압(BIAS1)과 설정된 제2 레벨로 고정된 제2 바이어스 전압(BIAS2)이 필요하며, 그 이유는 하기에서 상세히 설명하도록 하겠다.
전술한 레벨 쉬프터에 포함된 각 구성요소의 좀 더 상세한 구성을 살펴보면 다음과 같다.
먼저, 풀업 구동부(220)는, 게이트가 출력신호(OUTSIG)의 반전노드(OUT_DB)에 연결되고, 소스가 제2 전원(VDDH)의 노드에 연결되며, 드레인이 출력신호(OUTSIG)의 정노드(OUT_D)에 연결되는 제1 PMOS 트랜지스터(P1), 및 게이트가 출력신호(OUTSIG)의 정노드(OUT_D)에 연결되고, 소스가 제2 전원(VDDH)의 노드에 연결되며, 드레인이 출력신호(OUTSIG)의 반전노드(OUT_DB)에 연결되어 제1 PMOS 트랜지스터(P1)와 전류 미러 형태로 연결된 제2 PMOS 트랜지스터(P2)를 구비한다.
그리고, 제1 바이어스 동작부(282)는, 게이트에 제1 바이어스 전압(BIAS1)의 노드(BIAS1_D)가 연결되고, 드레인에 출력신호(OUTSIG)의 정노드(OUT_D)가 연결되며, 소스에 중간단의 정노드(MD_D)가 연결되는 제1 NMOS 트랜지스터(N1), 및 게이트에 제1 바이어스 전압(BIAS1)의 노드(BIAS1_D)가 연결되고, 드레인에 출력신호(OUTSIG)의 반전노드(OUT_DB)가 연결되며, 소스에 중간단의 반전노드(MD_DB)가 연결되는 제2 NMOS 트랜지스터(N2)를 구비한다.
그리고, 제2 바이어스 동작부(284)는, 게이트에 제2 바이어스 전압(BIAS2)의 노드(BIAS2_D)가 연결되고, 드레인에 중간단의 정노드(MD_D)가 연결되며, 소스에 전원단의 반전노드(SV_DB)가 연결되는 제3 NMOS 트랜지스터(N3), 및 게이트에 제2 바이어스 전압(BIAS2)의 노드(BIAS2_D)가 연결되고, 드레인에 중간단의 반전노드(MD_DB)가 연결되며, 소스에 전원단의 정노드(SV_D)가 연결되는 제4 NMOS 트랜지스터(N4)를 구비한다.
그리고, 풀다운 구동부(240)는, 게이트에 입력신호(INSIG, /INSIG)의 반전노드(IS_DB)가 연결되고, 드레인에 전원단의 반전노드(SV_DB)가 연결되며, 소스에 접지전압(VSS)의 노드가 연결되는 제5 NMOS 트랜지스터(N5), 및 게이트에 입력신호(INSIG, /INSIG)의 정노드(IS_D)가 연결되고, 드레인에 전원단의 정노드(SV_D)가 연결되며, 소스에 접지전압(VSS)의 노드가 연결되는 제6 NMOS 트랜지스터(N6)를 구비한다.
그리고, 제1 바이어스 동작부(282)에 포함된 제1 및 제2 NMOS 트랜지스터(N1, N2) 각각의 게이트는 상대적으로 두꺼운(thick) 두께를 가진다. 반면, 제2 바이어스 동작부(284)에 포함된 제3 및 제4 NMOS 트랜지스터(N3, N4)와 풀다운 구동부(240)에 포함된 제5 및 제6 NMOS 트랜지스터(N5, N6) 각각의 게이트는 상대적으로 얇은(thin) 두께를 갖는다.
여기서, NMOS 트랜지스터(N<1:6>)의 게이트 두께가 얇은 것(thin)과 두꺼운 것(thick)으로 인해 다음과 같은 차이가 발생한다.
첫 번째, 두께가 얇은(thin) NMOS 트랜지스터(N<3:6>)와 두꺼운(thick) NMOS 트랜지스터(N<1:2>)는 서로 다른 문턱전압(threshold voltage)레벨을 갖는다. 예컨대, 두께가 얇은(thin) NMOS 트랜지스터(N<3:6>)가 '0,2V ~ 0.3V'의 문턱전압레벨을 갖는다고 하면, 두께가 두꺼운(thick) NMOS 트랜지스터(N<1:2>)는 '0.4V ~ 0.5V'의 문턱전압레벨을 갖는다. 즉, 게이트 두께가 두꺼울수록 문턱전압레벨의 값이 높아진다.
두 번째, 두께가 얇은(thin) NMOS 트랜지스터(N<3:6>)와 두꺼운(thick) NMOS 트랜지스터(N<1:2>)는, 신뢰성을 보장하기 위한 게이트-드레인-소스 간의 전압(Vgd, Vgs, Vds)레벨 차이의 한계치가 서로 다르다. 즉, 두께가 얇은(thin) NMOS 트랜지스터(N<3:6>)에서 신뢰성을 보장하기 위한 게이트-드레인-소스 간의 전압(Vgd, Vgs, Vds)레벨 차이의 한계치는 상대적으로 작고, 두께가 두꺼운(thick) NMOS 트랜지스터(N<1:2>)에서 신뢰성을 보장하기 위한 게이트-드레인-소스 간의 전압(Vgd, Vgs, Vds)레벨 차이의 한계치는 상대적으로 크다.
이와 같이, 게이트 두께에 따라 NMOS 트랜지스터의 특성이 완전히 달라질 수 있다.
본 발명의 실시예에 따른 레벨 쉬프터에서 제1 바이어스 동작부(282)에는 상대적으로 두꺼운 게이트 두께를 갖는 제1 및 제2 NMOS 트랜지스터(N<1:2>)가 포함되도록 하고, 제2 바이어스 동작부(284) 및 풀다운 구동부(240)에는 상대적으로 얇은 게이트 두께를 갖는 제3 내지 제6 NMOS 트랜지스터(N<3:6>)가 포함되도록 한다.
여기서, 풀다운 구동부(240)에 포함된 제5 및 제6 NMOS 트랜지스터(N<5:6>)가 상대적으로 얇은 게이트 두께를 가져야 하는 이유는 다음과 같다.
입력신호(INSIG, /INSIG)는 제1 전원(VDD)레벨과 접지전압(VSS)레벨 사이에서 스윙하는 신호이다. 이때, 제1 전원(VDD)레벨은, NTV(Near Threshold Voltage)에서 정의된 전압레벨영역, 즉, 도 1에 도시된 표준 전압(VCORE)의 최소레벨과 트랜지스터의 문턱 전압레벨 사이의 전압레벨영역(frugal)을 만족해야 한다. 예컨대, 제1 전원(VDD)레벨은, '0.6V ~ 1.1V'정도의 전압레벨영역을 갖는 상태가 될 수 있으며, 이는 매우 낮은 전압레벨영역이라고 볼 수 있다.
이렇게, 입력신호(INSIG, /INSIG)가 매우 낮은 전압레벨영역을 갖는 상태에서 풀다운 구동부(240)가 정상적으로 동작하기 위해서는, 풀다운 구동부(240)에 포함된 제5 및 제6 NMOS 트랜지스터(N<5:6>)의 문턱전압레벨이 상대적으로 낮은 상태를 유지해야 한다. 예컨대, 입력신호(INSIG, /INSIG)가 가질 수 있는 가장 낮은 전압레벨인 '0.6V'인 경우에도 안정적으로 동작할 수 있도록, 풀다운 구동부(240)에는 '0.2V ~ 0.3V'의 문턱전압레벨을 갖는 제5 및 제6 NMOS 트랜지스터(N<5:6>)가 포함되어야 한다.
그리고, 제1 바이어스 동작부(282)에는 상대적으로 두꺼운 게이트 두께를 갖는 제1 및 제2 NMOS 트랜지스터(N<1:2>)가 포함되도록 하고, 제2 바이어스 동작부(284)에는 상대적으로 얇은 게이트 두께를 갖는 제3 내지 제4 NMOS 트랜지스터(N<3:4>)가 포함되어야 하는 이유는 다음과 같다.
먼저, 제1 바이어스 동작부(282) 및 제2 바이어스 동작부(284)는, 풀업 구동부(220)에 의해 풀 업 구동되어 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)에 걸린 제2 전원(VDDH)레벨을 단계적으로 하강시켜 풀다운 구동부(240)에 공급하는 역할을 수행한다.
이때, 제1 바이어스 동작부(282)에 포함된 제1 및 제2 NMOS 트랜지스터(N<1:2>)는, 드레인에 직접 연결된 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)를 통해 상대적으로 높은 제2 전원(VDDH)레벨이 직접적으로 공급될 수 있기 때문에, 제2 전원(VDDH)레벨을 하강시키는 동작을 수행하면서도 트랜지스터의 신뢰성 확보를 위해 상대적으로 두꺼운 게이트 두께를 가져야 한다.
반면, 중간단(MD_D, MD_DB)을 중심으로 제1 바이어스 동작부(282)에 포함된 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 소스와 제2 바이어스 동작부(284)에 포함된 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 드레인이 연결되는 캐스케이드 형태이기 때문에 중간단(MD_D, MD_DB)에는 제2 전원(VDDH)레벨보다 낮은 레벨이 걸린다. 따라서, 제3 및 제4 NMOS 트랜지스터(N<3:4>)는, 스스로의 저항값을 최소로 유지하면서 중간단(MD_D, MD_DB)의 레벨을 하강시키는 동작을 수행하기 위해 상대적으로 얇은 게이트 두께를 가져야 한다.
한편, 제1 바이어스 동작부(282)에 포함된 제1 및 제2 NMOS 트랜지스터(N<1:2>)가 상대적으로 두꺼운 게이트 두께를 갖고, 제2 바이어스 동작부(284)에 포함된 제3 내지 제4 NMOS 트랜지스터(N<3:4>)가 상대적으로 얇은 게이트 두께를 갖는 것만으로, 출력신호(OUTSIG) 노드에 걸리는 제2 전원(VDDH)레벨을 단계적으로 하강시킬 수 있는 것은 아니다. 즉, 제1 바이어스 동작부(282)로 인가되는 제1 바이어스 전압(BIAS1)이 설정된 제1 레벨로 고정되고, 제2 바이어스 동작부(284)로 인가되는 제2 바이어스 전압(BIAS2)이 설정된 제2 레벨로 고정될 때, 제1 및 제2 바이어스 동작부(282, 284)를 통해 출력신호(OUTSIG) 노드에 걸리는 제2 전원(VDDH)레벨을 단계적으로 하강시켜 풀다운 구동부(240)에 공급할 수 있다.
구체적으로, 다음과 같은 네 가지 조건에 따라 설정된 제1 레벨과 설정된 제2 레벨이 결정된다.
첫 번째 조건은, 설정된 제1 레벨로 고정된 제1 바이어스 전압(BIAS1)은 제1 바이어스 동작부에 포함된 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 게이트로 인가된다는 점이다.
두 번째 조건은, 설정된 제2 레벨로 고정된 제2 바이어스 전압(BIAS2)은 제2 바이어스 동작부에 포함된 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 게이트로 인가된다는 점이다.
세 번째 조건은, 제1 및 제2 NMOS 트랜지스터(N<1:2>)는 캐스케이드 형태로 연결되어 있다는 점이다.
네 번째 조건은, 제1 및 제2 NMOS 트랜지스터(N<1:2>)는 상대적으로 두꺼운 게이트 두께를 갖고, 제3 및 제4 NMOS 트랜지스터(N<3:4>)는 상대적으로 얇은 게이트 두께를 갖는다는 점이다.
전술한 네 가지 조건 중 첫 번째 조건에 따른 구성 때문에 설정된 제1 레벨은, 제2 전원(VDDH)레벨보다 낮은 레벨을 가져야 한다. 이는, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 게이트-드레인 간의 전압(Vgd)레벨 차이가 신뢰성을 보장할 수 있는 수준이어야 하기 때문이다. 즉, 제1 바이어스 전압(BIAS1)에 응답하여 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 드레인과 소스가 어느 정도의 레벨 차이를 갖되, 그 차이가 신뢰성을 보장할 수 있는 정도가 되어야 한다.
또한, 세 번째 조건 및 네 번째 조건에 따른 구성 때문에 설정된 제1 레벨은, 제2 전원(VDDH)레벨과 설정된 제2 레벨 사이의 범위에서 적절한 값으로 고정되어야 한다. 또한, 두 번째 조건에 따른 구성 때문에 설정된 제2 레벨은, 설정된 제1 레벨보다 낮은 레벨을 가져야 한다. 이는, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 드레인-소스 간의 전압(Vds)레벨 차이 및 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 게이트-드레인 간의 전압(Vgd)레벨 차이가 각 트랜지스터 동작의 신뢰성을 보장할 수 있는 수준이여야 하기 때문이다. 즉, 제2 바이어스 전압(BIAS2)에 응답하여 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 드레인과 소스가 어느 정도의 레벨 차이를 갖되, 그 차이가 신뢰성을 보장할 수 있는 정도가 되어야 한다.
또한, 전술한 네 가지 조건이 모두 충족할 때, 제1 및 제2 바이어스 전압(BIAS<1:2>)에 응답하여 동작하는 제1 내지 제4 NMOS 트랜지스터(N<1:4>) 각각의 저항값이 최소가 될 수 있도록 설정된 제1 및 제2 레벨이 결정되어야 한다.
예를 들어 설명하면, 제2 전원(VDDH)레벨이 1.8V ~ 3.3V이고, 제1 전원(VDD)레벨이 0.6V ~ 1.1V이고, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 문턱전압레벨이 0.5V이며, 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 문턱전압레벨이 0.3V일 때, 설정된 제1 레벨은 1.98V로 고정되고, 설정된 제2 레벨은 1.21V로 고정될 수 있다.
이때, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 드레인, 즉, 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)에 1.8V ~ 3.3V가 걸리지만, 제1 바이어스 전압(BIAS1)이 1.98V이므로, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 드레인-게이트 전압(Vdg)은 -0.18 ~ 1.32V, 드레인-소스 전압(Vds)은 0.32V ~ 1.82V, 게이트-소스 전압(Vgs)은 0.5V, 중간단(MD_D, MD_DB)은 항상 1.48V가 된다. 따라서, 제1 및 제2 NMOS 트랜지스터(N<1:2>)의 신뢰성을 보장해주기 충분한 전압레벨 차이가 되면서도, 출력신호(OUTSIG)의 노드(OUT_D, OUT_DB)에 걸리는 제2 전원(VDDH)의 레벨이 크게 변동하는 것과 상관없이 중간단(MD_D, MD_DB)에 걸리는 전압레벨이 안정적인 상태를 갖도록 하는 것을 알 수 있다.
또한, 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 드레인, 즉, 중간단(MD_D, MD_DB)에 1.48V가 걸리지만, 제2 바이어스 전압(BIAS2)이 1.21V이므로, 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 드레인-게이트 전압(Vdg)은 0.27V, 드레인-소스 전압(Vds)은 0.57V, 게이트-소스 전압(Vgs)은 0.3V, 전원단(SV_D, SV_DB)은 항상 0.91V가 된다. 따라서, 제3 및 제4 NMOS 트랜지스터(N<3:4>)의 신뢰성을 보장해주기 충분한 전압레벨 차이가 된다.
또한, 풀다운 구동부(240)에 포함된 제5 및 제6 NMOS 트랜지스터(N<5:6>)의 드레인, 즉, 전원단(SV_D, SV_DB)에 0.91V가 걸리기 때문에, 게이트로 인가되는 입력신호(INSIG, /INSIG)가 0.6V ~ 1.1V를 갖더라도 제5 및 제6 NMOS 트랜지스터(N<5:6>)의 드레인-게이트 전압(Vdg)은 0.31V ~ -0.19, 드레인-소스 전압(Vds)은 0.61V ~ 0.11V, 게이트-소스 전압(Vgs)은 0.3V이 되어서 제5 및 제6 NMOS 트랜지스터(N<5:6>)가 정상적으로 풀다운 구동을 수행할 수 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 레벨 쉬프터의 구성요소 중 바이어스 생성부를 상세히 도시한 도면이다.
도 3을 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 레벨 쉬프터의 구성요소 중 바이어스 생성부(260)에 제1 바이어스 생성부(264)와 제2 바이어스 생성부(266)가 포함될 뿐만 아니라 추가적으로 동작제어부(262)가 더 포함되는 것을 알 수 있다.
구체적으로, 동작제어부(262)는, 설정된 초기레벨을 기준으로 제1 전원(VDD)레벨 및 제2 전원(VDDH)레벨 각각의 온(ON)/오프(OFF) 여부를 검출하고, 검출결과에 따라 제1 바이어스 생성부(264) 및 제2 바이어스 생성부(266) 각각의 동작을 제어한다.
이와 같은 동작제어부(262)가 필요한 이유는, 레벨 쉬프터가 적용된 장치의 종류에 따라 그 제어방법이 달라질 수 있지만, 제1 전원(VDD)과 제2 전원(VDDH)을 선택적으로 온(ON)/오프(OFF) 제어하는 방법을 사용할 수 있기 때문이다. 특히, 해당 장치에 전원이 처음으로 공급되는 시점에서 일부 전원이 오프(OFF)되는 경우가 있을 수 있다.
이렇게, 특정 전원이 오프(OFF)되는 현상이 발생하면, 이를 검출하여 레벨 쉬프터의 동작을 적절히 조절해줄 때, 레벨 쉬프터가 오동작하는 것을 방지할 수 있고, 불필요한 전력이 소모되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예에서는 동작제어부(262)를 사용하여 레벨 쉬프터의 동작을 조절해주게 된다.
동작제어부(262)의 구체적인 동작 제어 방법은 하기의 <표1>과 같다.
VDD VDDH 제1 바이어스 생성부 제2 바이어스 생성부
OFF OFF don't care don't care
OFF ON VSS 생성 don't care
ON OFF don't care 정상동작
ON ON 정상동작 정상동작
<표1>를 참조하면, 동작제어부(262)는, 제1 전원(VDD)레벨 및 제2 전원(VDDH)레벨 각각이 설정된 초기레벨보다 낮은 상태가 되어 모두 오프(OFF)로 검출되면, 그에 따라 제1 바이어스 생성부(264) 및 제2 바이어스 생성부(266) 각각에 대해 강제적인 제어 동작을 수행하지 않는다(don't care).
또한, 동작제어부(262)는, 제1 전원(VDD)레벨은 설정된 초기레벨보다 낮은 상태가 되어 오프(OFF)로 검출되고 제2 전원(VDDH)레벨은 설정된 초기레벨보다 높은 상태가 되어 온(ON)으로 검출되면, 그에 따라 제1 바이어스 전압(BIAS1)이 접지전압(VSS)레벨로 고정되도록 제1 바이어스 생성부(264)를 제어하고 제2 바이어스 생성부(266)에 대해 강제적인 제어 동작을 수행하지 않는다(don't care).
또한, 동작제어부(262)는, 제1 전원(VDD)레벨은 설정된 초기레벨보다 높은 상태가 되어 온(ON)으로 검출되고 제2 전원(VDDH)레벨은 설정된 초기레벨보다 낮은 상태가 되어 오프(OFF)으로 검출되면, 그에 따라 제1 바이어스 생성부(264)에 대해 강제적인 제어 동작을 수행하지 않고 제2 바이어스 전압(BIAS2)이 설정된 제2 레벨로 고정되도록 제2 바이어스 생성부(266)를 제어한다(정상동작).
또한, 제1 전원(VDD)레벨 및 제2 전원(VDDH)레벨 각각이 설정된 초기레벨보다 높은 상태가 되어 모두 온(ON)으로 검출되면, 그에 따라 제1 바이어스 전압(BIAS1) 및 제2 바이어스 전압(BIAS2) 각각이 설정된 제1 레벨 및 제2 레벨로 각각 고정되도록 제1 바이어스 생성부(264) 및 제2 바이어스 생성부(266) 각각을 제어한다(정상동작).
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 낮은 전압레벨을 갖는 입력신호를 높은 전압레벨로 레벨 쉬프팅시킬 때, 높은 전압레벨을 갖는 구동전원을 전압레벨을 단계적으로 하강시킨 뒤, 낮은 전압레벨을 갖는 입력신호가 인가되는 트랜지스터로 공급한다. 이를 통해, 낮은 전압레벨을 갖는 입력신호가 인가되는 트랜지스터가 안정적으로 동작할 수 있으며, 레벨 쉬프터가 안정적으로 동작할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
220 : 풀업 구동부 240 : 풀다운 구동부
260 : 바이어스 생성부 280 : 바이어스 동작부

Claims (11)

  1. 제1 전원레벨과 접지전압레벨 사이에서 스윙하는 입력신호에 응답하여 상기 제1 전원레벨보다 높은 제2 전원레벨과 접지전압레벨 사이에서 스윙하는 출력신호를 생성하는 레벨 쉬프터에 있어서,
    상기 입력신호에 응답하여 상기 출력신호의 노드를 상기 제2 전원레벨로 풀업 구동하기 위한 풀업 구동부;
    상기 입력신호에 응답하여 상기 출력신호의 노드를 상기 접지전압레벨로 풀다운 구동하기 위한 풀다운 구동부;
    상기 제1 전원레벨보다 높고 상기 제2 전원레벨보다 낮은 설정된 레벨로 고정된 바이어스 전압을 생성하는 바이어스 생성부; 및
    상기 출력신호의 노드와 상기 풀다운 구동부 사이에 연결되며, 풀다운 동작시 상기 바이어스 전압에 응답하여 상기 출력신호의 노드에 걸린 레벨을 단계적으로 하강시켜 상기 풀다운 구동부에 공급하기 위한 바이어스 동작부
    를 구비하는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 바이어스 생성부는,
    상기 제1 전원레벨보다 높고 상기 제2 전원레벨보다 낮은 전원레벨 구간에 포함되는 설정된 제1 레벨로 고정된 제1 바이어스 전압을 생성하는 제1 바이어스 생성부; 및
    상기 제1 전원레벨보다 높고 상기 설정된 제1 레벨보다 낮은 전원레벨 구간에 포함되는 설정된 제2 레벨로 고정된 제2 바이어스 전압을 생성하는 제2 바이어스 생성부를 구비하는 레벨 쉬프터.
  3. 제2항에 있어서,
    상기 바이어스 동작부는,
    풀다운 동작시 상기 제1 바이어스 전압에 응답하여 상기 출력신호의 노드 레벨을 하강시켜 중간단에 공급하는 제1 바이어스 동작부; 및
    풀다운 동작시 상기 제2 바이어스 전압에 응답하여 상기 중간단의 레벨을 하강시켜 상기 풀다운 구동부의 전원단에 공급하는 제2 바이어스 동작부를 구비하며,
    상기 제1 바이어스 동작부와 상기 제2 바이어스 동작부는, 상기 출력신호의 노드와 상기 풀다운 구동부 사이에서 캐스케이드 형태로 연결되는 것을 특징으로 하는 레벨 쉬프터.
  4. 제3항에 있어서,
    상기 제1 바이어스 동작부는,
    게이트에 상기 제1 바이어스 전압의 노드가 연결되고, 드레인에 상기 출력신호의 정노드가 연결되며, 소스에 상기 중간단의 정노드가 연결되는 제1 NMOS 트랜지스터; 및
    게이트에 상기 제1 바이어스 전압의 노드가 연결되고, 드레인에 상기 출력신호의 반전노드가 연결되며, 소스에 상기 중간단의 반전노드가 연결되는 제2 NMOS 트랜지스터를 구비하는 레벨 쉬프터.
  5. 제4항에 있어서,
    상기 제2 바이어스 동작부는,
    게이트에 상기 제2 바이어스 전압의 노드가 연결되고, 드레인에 상기 중간단의 정노드가 연결되며, 소스에 상기 전원단의 반전노드가 연결되는 제3 NMOS 트랜지스터; 및
    게이트에 상기 제2 바이어스 전압의 노드가 연결되고, 드레인에 상기 중간단의 반전노드가 연결되며, 소스에 상기 전원단의 정노드가 연결되는 제4 NMOS 트랜지스터를 구비하는 레벨 쉬프터.
  6. 제5항에 있어서,
    상기 풀다운 구동부는,
    게이트에 상기 입력신호의 반전노드가 연결되고, 드레인에 상기 전원단의 반전노드가 연결되며, 소스에 접지전압의 노드가 연결되는 제5 NMOS 트랜지스터; 및
    게이트에 상기 입력신호의 정노드가 연결되고, 드레인에 상기 전원단의 정노드가 연결되며, 소스에 접지전압의 노드가 연결되는 제6 NMOS 트랜지스터를 구비하는 레벨 쉬프터.
  7. 제6항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트는 상대적으로 두꺼운(thick) 두께를 가지며,
    상기 제3 내지 제6 NMOS 트랜지스터 각각의 게이트는 상대적으로 얇은(thin) 두께를 갖는 것을 특징으로 하는 레벨 쉬프터.
  8. 제6항에 있어서,
    상기 풀 업 구동부는,
    게이트가 상기 출력신호의 반전노드에 연결되고, 소스가 상기 제2 전원의 노드에 연결되며, 드레인이 상기 출력신호의 정노드에 연결되는 제1 PMOS 트랜지스터; 및
    게이트가 상기 출력신호의 정노드에 연결되고, 소스가 상기 제2 전원의 노드에 연결되며, 드레인이 상기 출력신호의 반전노드에 연결되어 상기 제1 PMOS 트랜지스터와 전류 미러 형태로 연결된 제2 PMOS 트랜지스터를 구비하는 레벨 쉬프터.
  9. 제1항에 있어서,
    입력노드를 통해 입력되는 상기 입력신호를 반전시켜 생성된 반전입력신호를 출력노드를 통해 출력하며, 상기 제1 전원레벨과 상기 접지전압레벨 사이에서 동작하는 인버터를 더 구비하는 레벨 쉬프터.
  10. 제2항에 있어서,
    상기 바이어스 생성부는,
    설정된 초기레벨을 기준으로 상기 제1 및 제2 전원레벨 각각의 온(ON)/오프(OFF) 여부를 검출하고, 검출결과에 따라 상기 제1 및 제2 바이어스 생성부 각각의 동작을 제어하기 위한 동작제어부를 더 구비하는 레벨 쉬프터.
  11. 제10항에 있어서,
    상기 바이어스 생성부는,
    상기 제1 및 제2 전원레벨 각각이 상기 설정된 초기레벨보다 낮은 상태가 되어 모두 오프(OFF)로 검출되면, 그에 따라 상기 제1 및 제2 바이어스 생성부 각각에 대해 강제적인 제어 동작을 수행하지 않고,
    상기 제1 전원레벨은 상기 설정된 초기레벨보다 낮은 상태가 되어 오프(OFF)로 검출되고 상기 제2 전원레벨은 상기 설정된 초기레벨보다 높은 상태가 되어 온(ON)으로 검출되면, 그에 따라 상기 제1 바이어스 전압이 접지전압레벨로 고정되도록 상기 제1 바이어스 생성부를 제어하고 상기 제2 바이어스 생성부에 대해 강제적인 제어 동작을 수행하지 않으며,
    상기 제1 전원레벨은 상기 설정된 초기레벨보다 높은 상태가 되어 온(ON)으로 검출되고 상기 제2 전원레벨은 상기 설정된 초기레벨보다 낮은 상태가 되어 오프(OFF)으로 검출되면, 그에 따라 상기 제1 바이어스 생성부에 대해 강제적인 제어 동작을 수행하지 않고 상기 제2 바이어스 전압이 상기 설정된 제2 레벨로 고정되도록 상기 제2 바이어스 생성부를 제어하며,
    상기 제1 및 제2 전원레벨 각각이 상기 설정된 초기레벨보다 높은 상태가 되어 모두 온(ON)으로 검출되면, 그에 따라 상기 제1 및 제2 바이어스 전압 각각이 상기 설정된 제1 및 제2 레벨로 각각 고정되도록 상기 제1 및 제2 바이어스 생성부 각각을 제어하는 것을 특징으로 하는 레벨 쉬프터.
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