JPH09232938A

JPH09232938A - レベルシフト回路

Info

Publication number: JPH09232938A
Application number: JP8041388A
Authority: JP
Inventors: Yoshitomo Numaguchi; 喜伴沼口
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1996-02-28
Filing date: 1996-02-28
Publication date: 1997-09-05
Anticipated expiration: 2016-02-28
Also published as: JP2788890B2

Abstract

(57)【要約】【課題】低電圧及び高電圧電源系回路間で信号電圧のレ
ベル変換を行うにあたり、消費電流を増やすことなく、
電源投入直後あるいは低周波動作時の出力がＨｉＺ状態
や中間電圧などの禁止されている状態になるのを防ぐこ
とにある。【解決手段】入力ノードａにコンデンサＣを介して接続
される出力ＰＭＯＳＴ２のゲートを、接地ＶＳＳおよび
高電圧電源ＶＤＤ２の双方に降圧回路１，２およびＭＯ
ＳＴ４，Ｔ３を介して接続する。しかも、これらＭＯＳ
Ｔ４，Ｔ３のゲートを入力電圧ＶＩおよび出力電圧ＶＯ
で制御し、入力ノードａの電位ＶＩのレベルによって降
圧回路１，２のどちらか一方を活性化することにより、
正しい出力電圧ＶＯを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳ回路などの
レベルシフト回路に関し、特にＣＭＯＳ回路の低電圧電
源回路と高電圧電源回路間で信号電圧の変換を行うレベ
ルシフト回路に関する。

【０００２】

【従来の技術】従来、この種のレベルシフト回路は、例
えば特開昭６０−５１３２２号公報にもあるように、一
般に知られている。

【０００３】図４はかかる従来の一例を示すレベルシフ
ト回路図である。図４に示すように、このレベルシフト
回路は、低電圧電源（接地）ＶＳＳと第１の高電圧電源
ＶＤＤ１間に直列に接続してなるＮチャネルＭＯＳトラ
ンジスタＴ１（以下、ＮＭＯＳＴ１と称す）およびＰチ
ャネルＭＯＳトランジスタＴ２（以下、ＰＭＯＳＴ２と
称す）と、これらのＭＯＳＴ１，Ｔ２のゲート（ノード
ａ，ｂ）間に接続したコンデンサＣと、第１の高電圧電
源ＶＤＤ１とは異なる第２の高電圧電源ＶＤＤ２および
ＰＭＯＳＴ２のゲート間に接続したダイオードＤ１から
なる降圧回路１と、ＰＭＯＳＴ２のゲートおよびＶＤＤ
１間に接続したダイオードＤ４とを備え、入力電圧ＶＩ
をＮＭＯＳＴ１のゲート（ノードａ）に供給し、出力電
圧ＶＯをＭＯＳＴ１，Ｔ２の接続点（ノードｅ）から取
り出すことにより、低電圧駆動回路（図示省略）と高電
圧駆動回路（図示省略）間の電圧レベル調整を行うもの
である。ここで、コンデンサＣの容量は、ＰＭＯＳＴ２
のゲート容量よりも大きい容量を有する。

【０００４】また、降圧回路１としてのダイオードＤ１
は、ゲート，ドレインを短絡したＮＭＯＳトランジスタ
で置換するか、もしくはかかるＮＭＯＳトランジスタを
複数個直列接続しても同様である。その際は、ゲート，
ドレインを短絡接続した側を第２の高電圧電源ＶＤＤ２
に、ソース側をＰＭＯＳＴ２のゲートに接続することに
より実現することができる。

【０００５】図５（ａ），（ｂ）はそれぞれ図４におけ
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図５（ａ）に示すよう
に、ＶｔｐはＰＭＯＳＴ２のしきい値電圧、Ｖｆはダイ
オードＤ１，Ｄ４の順方向電圧、ＶＢはノードｂの電圧
を表わし、〔ＶＤＤ１−｜Ｖｔｐ｜〕はＰＭＯＳＴ２の
オン／オフ電圧、〔ＶＤＤ２−Ｖｆ〕はノードｂの取り
うる最低の電圧を表わす。電源投入後、入力電圧ＶＩが
一度変化するまでの期間においては、ＮＭＯＳＴ１，Ｐ
ＭＯＳＴ２が共にオフとなっている場合がある。このと
き、出力電圧ＶＯは、ノードｅの状態が通常禁止されて
いるＨｉＺ（ハイインピーダンス）出力状態となる。つ
いで、この期間を過ぎて入力電圧ＶＩが立上がると、ノ
ードｂのゲート電圧ＶＢも立上がり、その状態で出力電
圧ＶＯを含む各点の電圧も安定する。

【０００６】また、図５（ｂ）に示すように、電源投入
後、入力電圧ＶＩに高電圧が供給され且つその電圧が一
度変化するまでの期間においては、ＮＭＯＳＴ１，ＰＭ
ＯＳＴ２が共にオンとなっている場合がある。このと
き、出力電圧ＶＯは、ＶＤＤ１とＶＳＳの中間電圧
（Ｘ）を出力することになる。しかる後、入力電圧ＶＩ
が下がり、ノードｂの電圧ＶＢとの間に所定差ができる
と、各ノードの電圧も安定する。

【０００７】しかしながら、いずれの入力状態にして
も、両期間の状態では、入力電圧ＶＩが変化するまで、
ＰＭＯＳＴ２のゲート電圧ＶＢを変えることはできな
い。

【０００８】図６は従来の他の例を示すレベルシフト回
路図である。図６に示すように、降圧回路としてのダイ
オードとして、ゲート，ドレインを短絡したＰＭＯＳＴ
６，Ｔ７を直列接続したものであり、Ｔ７のソース側を
ＶＤＤ２に、Ｔ６のゲート，ドレイン側をＰＭＯＳＴ２
のゲートにそれぞれ接続している。要するに、ＰＭＯＳ
Ｔ６のドレインに寄生ダイオードがあるため、ＰＭＯＳ
Ｔ２のゲート・ドレイン間のダイオードＤ４が不用にな
る。なお、この回路動作は、前述した図４の回路と同様
の動作を行う。

【０００９】

【発明が解決しようとする課題】上述した従来のレベル
シフト回路は、出力トランジスタとしてのＰＭＯＳＴ２
のゲートが入力ノードａにコンデンサＣを介して接続さ
れるとともに、高電圧電源ＶＤＤ１，ＶＤＤ２にダイオ
ードあるいはゲート，ドレインを短絡したＭＯＳトラン
ジスタを介して接続されるため、ＰＭＯＳＴ２のゲート
に多くの電荷が蓄えられて高電位になる。しかも、入力
ノードａが低電位の状態で電源が投入された場合には、
ＭＯＳＴ１，Ｔ２が共にオフ（不活性の状態）で、出力
電圧ＶＯはＨｉＺ状態となる。また、ＰＭＯＳＴ２のゲ
ートに蓄えられる電荷が少なく低電位となり、さらに入
力ノードａが高電位の状態で電源が投入された場合に
は、ＭＯＳＴ１，Ｔ２が共にオン（活性化の状態）とな
って貫通電流が流れ、出力電圧ＶＯは中間電圧出力とな
る。

【００１０】このように、いずれの状態においても、出
力トランジスタとしてのＰＭＯＳＴ２のゲートと各電源
のいずれかとの間に活性化された電流経路が存在せず、
そのゲートは最初の電位を維持することになる。

【００１１】したがって、かかる従来のレベルシフト回
路は、電源投入後、入力ノードの電位が一度変化するま
では、通常禁止されているＨｉＺ状態や中間電圧出力状
態になる場合があるという欠点がある。

【００１２】また、このレベルシフト回路は、ダイオー
ドあるいはゲート，ドレインを短絡したＭＯＳトランジ
スタを介して高電圧電源（ＶＤＤ１，ＶＤＤ２）に接続
されるため、これら高電圧電源のいずれかにリーク電流
がながれ且つ入力ノードが低電位のときには、ＰＭＯＳ
Ｔ２のゲート電位を低電位に保持できず、出力電圧ＶＯ
がＨｉＺ状態出力になってしまう。その結果、従来のレ
ベルシフト回路では、低周波動作等の低電位レベル入力
時に、正しい出力電圧ＶＯを保持できない場合があると
いう欠点がある。

【００１３】本発明の目的は、上述したような電源投入
後、入力ノードの電圧が変化しなくても、正しい出力電
圧を得られるようにするとともに、消費電流を増やさず
に且つ低周波動作等の低電位レベル入力時においても正
しい出力電圧を保持することのできるレベルシフト回路
を提供することにある。

【００１４】

【課題を解決するための手段】本発明のレベルシフト回
路は、接地および第１の電源間に直列接続し且つ一方の
ゲートに入力電圧を供給するとともに、その接続点より
出力電圧を取り出す一導電型および逆導電型のＭＯＳト
ランジスタ対と、前記ＭＯＳトランジスタ対のゲート間
に接続するコンデンサと、前記ＭＯＳトランジスタ対の
うち前記第１の電源側に接続するＭＯＳトランジスタの
ゲートおよび第２の電源間に直列接続した制御用ＭＯＳ
トランジスタおよび第１の降圧回路と、前記ＭＯＳトラ
ンジスタ対のうち前記第１の電源側に接続するＭＯＳト
ランジスタのゲートおよび接地間に直列接続した第２の
降圧回路および入力段ＭＯＳトランジスタとを有し、前
記入力段ＭＯＳトランジスタのゲートに前記入力電圧を
供給する一方、前記制御用ＭＯＳトランジスタのゲート
に前記出力電圧を供給し、電源投入時の前記入力電圧に
よって前記第１，第２の降圧回路のいずれか一方を活性
化するように構成される。

【００１５】また、本発明のレベルシフト回路は、接地
および第１の電源間に直列接続し且つ一方のゲートに入
力電圧を供給するとともに、その接続点より出力電圧を
取り出す一導電型および逆導電型のＭＯＳトランジスタ
対と、前記ＭＯＳトランジスタ対のゲート間に接続する
コンデンサと、前記ＭＯＳトランジスタ対のうち前記第
１の電源側に接続するＭＯＳトランジスタのゲートおよ
び第２の電源間に接続した制御トランジスタと、前記出
力電圧を反転して供給するために前記ＭＯＳトランジス
タ対の接続点および前記制御トランジスタのゲート間に
接続したインバータと、前記ＭＯＳトランジスタ対のう
ち前記第１の電源側に接続するＭＯＳトランジスタのゲ
ートおよび接地間に直列接続した降圧回路および入力段
トランジスタとを有し、前記入力段トランジスタのゲー
トに前記入力電圧を供給し、電源投入時の前記入力電圧
によって前記降圧回路および前記制御トランジスタのい
ずれか一方を活性化するように構成される。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１７】図１は本発明の一実施の形態を示すレベル
シフト回路図である。図１に示すように、本実施の形態
のレベルシフト回路は、低電圧系回路（図示省略）の出
力電圧を入力電圧ＶＩとして供給され、レベル調整を行
って出力電圧ＶＯを得ることにより、高電圧系回路（図
示省略）を駆動するものである。そのために、このレベ
ルシフト回路では、低電圧電源ＶＳＳおよび第１の高電
圧電源ＶＤＤ１間に直列接続され且つその接続点（ノー
ドｅ）より出力電圧ＶＯを取り出すＮＭＯＳＴ１および
ＰＭＯＳＴ２と、これらＭＯＳＴ１，Ｔ２のゲート（ノ
ードａ，ｂ）間に接続されたコンデンサＣと、アノード
側を第２の高電圧電源ＶＤＤ２に接続したダイオードＤ
１などからなる第１の降圧回路１と、この降圧回路１を
形成するダイオードＤ１などのカソードにソースを接続
し且つＰＭＯＳＴ２のゲートにドレインを接続するとと
もに、ＭＯＳＴ１，Ｔ２の接続ノードｅにゲートを接続
した制御用ＰＭＯＳトランジスタＴ３と、アノード側を
ＰＭＯＳＴ３のドレインに直列接続したダイオードＤ
２，Ｄ３などからなる第２の降圧回路２と、この第２の
降圧回路２を形成するダイオードＤ３のカソードおよび
接地ＶＳＳにそれぞれソースおよびドレインを接続する
とともに、入力電圧ＶＩが供給される入力ノードａにゲ
ートを接続した入力段ＭＯＳトランジスタＴ４とを有す
る。なお、前述した従来例同様、コンデンサＣの容量
は、ＰＭＯＳＴ２のゲート容量よりも充分大きくなるよ
うに設定される。

【００１８】このため、本実施の形態におけるレベルシ
フト回路は、入力ノードａにコンデンサＣを介して接続
されたＰＯＭＳＴ２のゲートと低電圧電源ＶＳＳおよび
第２の高電圧電源ＶＤＤ２との間を降圧回路１，２によ
り接続することにより、入力電圧ＶＩによって降圧回路
１，２の一方を活性化するように制御するものである。
すなわち、降圧回路１，２の一方を活性化することによ
り、ＰＭＯＳＴ２のゲートの電圧ＶＢは入力電圧ＶＩに
応じた電位となり、出力電圧ＶＯがＨｉＺ状態あるいは
貫通電流による中間電圧状態になるのを防止している。

【００１９】図２（ａ），（ｂ）はそれぞれ図１におけ
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図２（ａ），（ｂ）に示
すように、ＶＩは入力電圧、ＶＢはノードｂの電圧、Ｖ
Ｏは出力電圧、ＶｔｐはＰＭＯＳＴ２，Ｔ３，Ｔ４のし
きい値電圧、ＶｆはダイオードＤ１〜Ｄ３の１個あたり
の順方向電圧である。また、図示していないが、ＮＭＯ
ＳＴ１のしきい値電圧をＶｔｎ、第１，第２の降圧回路
１，２の降圧電圧をそれぞれＶｃ１（＝Ｖｆ），Ｖｃ２
（＝２×Ｖｆ）、入力ノードａが高レベルのときの電圧
をＶｃｃとする。また、ＰＭＯＳＴ２を安定動作させる
関係から、次の条件式を満たすようにする。なお、この
条件式における左辺はノードｂの電圧ＶＢ、右辺はＰＭ
ＯＳＴ２のオン電圧を表わしている。

【００２０】ＶＤＤ２−Ｖｃ１＞ＶＤＤ１−｜Ｖｔｐ｜Ｖｃ２＋｜Ｖｔｐ｜＜ＶＤＤ１−｜Ｖｔｐ｜Ｖｃ２＋Ｖｃｃ＋｜Ｖｔｐ｜＞ＶＤＤ１−｜Ｖｔｐ｜まず、図２（ａ）に示すように、入力電圧ＶＩ＝０Ｖ
（すなわち、ＶＳＳ）でノードｂの初期電圧がＶＢ＞Ｖ
ＤＤ１−｜Ｖｔｐ｜であれば、ＮＭＯＳＴ１，ＰＭＯＳ
Ｔ２がともにオフで、出力電圧ＶＯはＶＯ＝ＨｉＺとな
る。しかし、ノードｂの電圧ＶＢは、入力段ＰＭＯＳＴ
４がオンしているため、制御用ＰＭＯＳＴ３がオンであ
れば、第１の降圧回路１，制御用ＰＭＯＳＴ３，第２の
降圧回路２，入力段ＰＭＯＳＴ４の経路により、すなわ
ちＶＤＤ２とＶＳＳ間に流れる貫通電流によって生ずる
分圧により低下し、また制御用ＰＭＯＳＴ３がオフであ
れば、第２の降圧回路２，入力段ＰＭＯＳＴ４の経路に
より、すなわちノードｂとＶＳＳ間に流れる電流により
低下し、ＶＢ≦ＶＤＤ１−｜Ｖｔｐ｜となる。このノー
ドｂの電圧ＶＢが≦ＶＤＤ１−｜Ｖｔｐ｜に変化したこ
とにより、ＰＭＯＳＴ２がオンし、出力電圧ＶＯはＶＯ
＝ＶＤＤ１となる。さらに、出力電圧ＶＯ＝ＶＤＤ１と
なることにより、制御用ＰＭＯＳＴ３は完全にオフとな
り、ノードｂの電圧ＶＢは、ＶＢ＝Ｖｃ２＋｜Ｖｔｐ｜
＜ＶＤＤ１−｜Ｖｔｐ｜で安定する。

【００２１】つぎに、図２（ｂ）に示すように、入力電
圧ＶＩ＝Ｖｃｃ、ノードｂの初期電圧がＶＢ≦ＶＤＤ１
−｜Ｖｔｐ｜であれば、ＮＭＯＳＴ１，ＰＭＯＳＴ２が
ともにオンで、出力電圧ＶＯはＴ１，Ｔ２を通ってＶＤ
Ｄ１，ＶＳＳ間に流れる貫通電流から生ずる分圧によ
り、ＶＯ＜ＶＤＤ１−｜Ｖｔｐ｜となり、制御用ＰＭＯ
ＳＴ３はオンとなる。このため、ノードｂの電圧ＶＢ
は、第１の降圧回路１，制御用ＰＭＯＳＴ３の経路によ
り、すなわちＶＤＤ２からノードｂに流れ込む電流によ
り上昇し、ＶＢ≧ＶＤＤ２−Ｖｃ２＞ＶＤＤ１−｜Ｖｔ
ｐ｜となり、ＰＭＯＳＴ２がオフ、出力電圧ＶＯ＝ＶＳ
Ｓとなる。このとき、このとき、ＶＢ＞Ｖｃ２＋Ｖｃｃ
＋｜Ｖｔｐ｜であれば、第２の降圧回路２，入力段ＰＭ
ＯＳＴ４を通って電流が流れるので、ノードｂの電位Ｖ
Ｂは低下するが、前述したように、第２の降圧回路２に
よる降圧電圧Ｖｃ２の設計条件により、ＶＢはＶＤＤ１
−｜Ｖｔｐ｜以下に下がることはない。このため、ＰＭ
ＯＳＴ２はオフで安定する。

【００２２】また、入力電圧ＶＩ＝０Ｖでノードｂの初
期電圧ＶＢ≦ＶＤＤ１−｜Ｖｔｐ｜の場合と入力電圧Ｖ
Ｉ＝ＶＣＣでノードｂの初期電圧ＶＢ＞ＶＤＤ１−｜Ｖ
ｔｐ｜の場合については、それぞれ前述した場合におけ
る安定状態と同じであるため、説明を省略する。

【００２３】要するに、入力電圧ＶＩが０Ｖのときは入
力段ＰＭＯＳＴ４がオン、制御用ＰＭＯＳＴ３オフとな
るので、第２の降圧回路２が活性化し、第１の降圧回路
１は不活性化される。また、入力電圧ＶＩがＶｃｃのと
きは入力段ＰＭＯＳＴ４がオフ、制御用ＰＭＯＳＴ３オ
ンとなるので、第２の降圧回路２が不活性化され、第１
の降圧回路１は活性化される。しかるに、接続ノードｂ
の電位ＶＢは、基準電源との電位差が活性化された降圧
回路によって決まる値以下となる電位である。その電位
はＶＩが０Ｖで且つＭＯＳＴ１がオフのとき、ＭＯＳＴ
２がオンするＶＤＤ１−｜Ｖｔｐ｜以下となり、またＶ
ＩがＶｃｃで且つＭＯＳＴ１がオンのとき、ＭＯＳＴ２
がオフするＶＤＤ１−｜Ｖｔｐ｜以上となる。

【００２４】前述したように、ノードｂの電圧ＶＢが安
定状態では、降圧回路１，２は極めて高インピーダンス
状態であり、また入力電圧ＶＩが０ＶからＶｃｃへ変化
する過渡状態、およびＶｃｃから０Ｖへ変化する過渡状
態では、ノードｂの電圧ＶＢはコンデンサＣによるカッ
プリング効果によって動作初期のＶＩ，ＶＢ間電位差を
ほぼ維持した状態で変化する。変化後は、前述した動作
により、安定状態に収束するか、または安定状態を維持
する。

【００２５】なお、第１の降圧回路１の降圧電圧Ｖｃ１
をＶＤＤ１−Ｖｃ１＞ＶＤＤ１−｜Ｖｔｐ｜となるよう
に設計すれば、第２の高電圧電源ＶＤＤ２を第１の高電
圧電源ＶＤＤ１と同じにしても同様の効果が得られる。

【００２６】また、本実施の形態では、第２の高電圧電
源ＶＤＤ２およびノードｂ間に第１の降圧回路１と制御
用ＭＯＳＴ３を接続したが、これら第１の降圧回路１と
制御用ＭＯＳＴ３の接続位置を入れ換えても、すなわち
ＶＤＤ２側に制御用ＭＯＳＴ３を接続し且つノードｂ側
に第１の降圧回路１を接続しても、同様の結果が得られ
ることは、言及するまでもない。

【００２７】さらに、本実施の形態では、第１および第
２の降圧回路１，２がダイオードＤ１，Ｄ２，Ｄ３を用
いた例を説明したが、これらのダイオードＤ１〜Ｄ３は
それぞれＮＭＯＳあるいはＰＭＯＳを用い、ゲートとド
レインあるいはソースを短絡して置き換えても、まった
く同様の結果が得られる。なお、その際は、ＭＯＳトラ
ンジスタのしきい値電圧とダイオードの順方向電圧とを
一致するように合わせるだけでよい。

【００２８】またさらに、本実施の形態では、第１およ
び第２の高電圧電源ＶＤＤ１，ＶＤＤ２に正電源を用い
たが、負電源を用いることも同様に可能である。かかる
負電源を用いる場合には、使用するＭＯＳトランジスタ
の導電型を入れ換えることにより容易に達成することが
できる。

【００２９】また、上述した実施の形態では、降圧回路
１としてダイオード１個、降圧回路２としてダイオード
２個接続しているが、その際使用されるダイオードの接
続数は入力電圧ＶＩと電源電圧ＶＳＳ，ＶＤＤ１，ＶＤ
Ｄ２とＭＯＳトランジスタのしきい値電圧又はダイオー
ドの順方向電圧によって設計されるものである。このた
め、降圧回路１として使用されるダイオードなどの接続
数ｎは、ＶＤＤ２−ｎ×Ｖｆ＞ＶＤＤ１−｜Ｖｔｐ｜、
降圧回路２として使用されるダイオードなどの接続数ｍ
は、Ｖｃｃ＋ｍ×Ｖｆ＋｜Ｖｔｐ｜＞ＶＤＤ１−｜Ｖｔ
ｐ｜、ｍ×Ｖｆ＋｜Ｖｔｐ｜＜ＶＤＤ１−｜Ｖｔｐ｜の
条件を満たすｎ，ｍであり、ｎ×Ｖｆ＜｜Ｖｔｐ｜であ
れば、第２の高電圧電源ＶＤＤ２に替えて、第１の高電
圧電源ＶＤＤ１を用いても同様の結果が得られる。

【００３０】図３は本発明の他の実施の形態を示すレベ
ルシフト回路図である。図３に示すように、本実施の形
態のレベルシフト回路も、低電圧系回路の出力電圧を入
力電圧ＶＩとして供給され、レベル調整を行って出力電
圧ＶＯを得ることにより、高電圧系回路を駆動するもの
である。そのために、このレベルシフト回路では、低電
圧電源ＶＳＳおよび第１の高電圧電源ＶＤＤ１間に直列
接続されたＮＭＯＳＴ１およびＰＭＯＳＴ２からなり、
その接続点（ノードｅ）より出力電圧ＶＯを取り出す出
力段トランジスタ回路３と、これらＭＯＳＴ１，Ｔ２の
ゲート（ノードａ，ｂ）間に接続されたコンデンサＣ
と、ドレインを第２の高電圧電源ＶＤＤ２に接続し且つ
ソースをＭＯＳＴ２のゲートに接続した制御用ＮＭＯＳ
トランジスタＴ３と、ノードｅおよびＮＭＯＳＴ３のゲ
ート間に接続し、出力電圧ＶＯを反転して供給するた反
転増幅回路（インバータ）ＩＮＶと、アノード側をＮＭ
ＯＳＴ３のソースに直列接続したダイオードＤ２，Ｄ３
からなる降圧回路２と、この降圧回路２を形成するダイ
オードＤ３のカソードおよび接地ＶＳＳにそれぞれソー
スおよびドレインを接続するとともに、入力電圧ＶＩが
供給される入力ノード（ａ）にゲートを接続した入力段
ＭＯＳトランジスタＴ４とを有する。この場合も、前述
した従来例同様、コンデンサＣの容量は、ＰＭＯＳＴ２
のゲート容量よりも充分大きくなるように設定される。

【００３１】まず、図３の回路において、ＮＭＯＳのし
きい値電圧をＶｔｎ、ＰＭＯＳのしきい値電圧をＶｔ
ｐ、ダイオードＤ１，Ｄ２からなる降圧回路２の降圧電
圧をＶｃ３、ノードｂの電圧をＶＢ、入力ノードａにお
ける入力電圧ＶＩが高レベルのときの電圧をＶｃｃ、出
力ノードｅの電圧をＶＯで表わす。また、降圧回路２は
その降圧電圧Ｖｃ３がＶｃ３＋｜Ｖｔｐ｜＜ＶＤＤ１−
｜Ｖｔｐ｜で且つＶｃ３＋Ｖｃｃ＋｜Ｖｔｐ｜＞ＶＤＤ
１−｜Ｖｔｐ｜となるように設計し、反転増幅回路ＩＮ
Ｖはその反転電位レベルがＭＯＳＴ１，Ｔ２ともオンと
なる出力電圧ＶＯよりも高くなるように設定しているも
のとする。

【００３２】ついで、入力電圧ＶＩがＶＩ＝０ＶでＭＯ
ＳＴ１がオフのとき、入力段ＭＯＳＴ４はオンし、その
ときのノードｂの電圧ＶＢは、制御用ＭＯＳＴ５がオフ
であれば、降圧回路２とＭＯＳＴ４を介して流れる電流
により、ＶＢ＜Ｖｃ３＋｜Ｖｔｐ｜＜ＶＤＤ１−｜Ｖｔ
ｐ｜であるので、出力段トランジスタ回路３のＭＯＳＴ
２はオンし、出力電圧ＶＯはＶＤＤ１となる。このと
き、逆に制御用ＭＯＳＴ５がオンであれば、ＭＯＳＴ
５，降圧回路２，ＭＯＳＴ４を介しＶＤＤ２とＶＳＳ間
に流れる貫通電流により生ずる分圧でもって中間電位、
すなわちＶＢ＜ＶＤＤ１−｜Ｖｔｐ｜となり、ＭＯＳＴ
２がオンするので、出力電圧ＶＯは、ＶＤＤ１となる。
したがって、反転増幅回路ＩＮＶの出力は０Ｖとなり、
ＭＯＳＴ５はオンからオフとなるので、最初流れていた
貫通電流も遮断される。

【００３３】一方、入力電圧ＶＩがＶｃｃでＭＯＳＴ１
がオンのとき、ノードｂの初期電圧ＶＢがＶＤＤ１−｜
Ｖｔｐ｜以下であれば、出力電圧ＶＯはＭＯＳＴ２がオ
ンで中間電圧となるが、その中間電圧は反転増幅回路Ｉ
ＮＶの反転電圧以下であるため、ＩＮＶの出力はＶＤＤ
１である。このため、ＭＯＳＴ５はオンし、ＶＢはＶＢ
≧ＶＤＤ２−Ｖｔｎとなる。したがって、あらかじめＶ
ＤＤ２−Ｖｔｎ＞ＶＤＤ１−｜Ｖｔｐ｜となるように設
計しておけば、ＭＯＳＴ２はオフすることができる。

【００３４】また、ノードｂの初期電圧ＶＢがＶＤＤ１
−｜Ｖｔｐ｜以上であれば、ＭＯＳＴ２がオフで出力電
圧ＶＯは０Ｖとなる。この結果、ＩＮＶの出力はＶＤＤ
１となり、ＭＯＳＴ５がオンするので、このＭＯＳＴ５
を介して流れ込む電流により、ノードｂの電圧ＶＢは、
ＶＢ≧ＶＤＤ２−Ｖｔｎとなる。したがって、あらかじ
めＶＤＤ２−Ｖｔｎ＞ＶＤＤ１−｜Ｖｔｐ｜となるよう
に設計しておけば、ＭＯＳＴ２はオフする。このとき、
ＶＢ＞Ｖｃ３＋Ｖｃｃ＋｜Ｖｔｐ｜であれば、降圧回路
２，ＭＯＳＴ４を通って電流が流れＶＢは低下するが、
前述したように、降圧回路２の降圧電圧Ｖｃ３の設計条
件より、このＶＢがＶＤＤ１−｜Ｖｔｐ｜以下に下がる
ことはないため、ＭＯＳＴ２はオフで安定する。

【００３５】要するに、入力電圧ＶＩが０Ｖときは、Ｍ
ＯＳＴ４がオンとなり、降圧回路２が活性化され、降圧
回路を兼ねたＭＯＳＴ５はオフし、ノードｂの電圧ＶＢ
はＭＯＳＴ２がオンするための電圧ＶＤＤ１−｜Ｖｔｐ
｜以下となり、また入力電圧ＶＩがＶｃｃのときは、Ｍ
ＯＳＴ４がオフとなり、降圧回路２が不活性化され、降
圧回路を兼ねたＭＯＳＴ５がオンし、ノードｂの電圧Ｖ
ＢはＭＯＳＴ２がオフするための電圧ＶＤＤ１−｜Ｖｔ
ｐ｜以上となる。

【００３６】上述した降圧回路２は、ノードｂの電圧Ｖ
Ｂが安定状態において極めて高いインピーダンス状態に
なり、入力電圧ＶＩが０ＶからＶＣＣ、またはＶＣＣか
ら０Ｖに変化する過渡状態においては、ノードｂの電圧
ＶＢがコンデンサＣによるカップリング効果によって動
作初期の入力ノードａおよびｂ間の電位差、すなわちＶ
Ｉ・ＶＢ電位差を維持した状態で変化する。この入力電
圧変化後は、前述した各入力電圧状態による出力安定化
と同じ動作により、安定状態に収束するか、または安定
状態を維持する。

【００３７】なお、Ｖｔｎ＜｜Ｖｔｐ｜となるように設
計すれば、第２の高電圧電源ＶＤＤ２を第１の高電圧電
源ＶＤＤ１と同じにしても同様の結果が得られる。

【００３８】さらに、本実施の形態では、降圧回路２の
ダイオードＤ２，Ｄ３をゲートとドレインもしくはソー
スを接続したＭＯＳトランジスタに置換えてもよく、前
述した一実施の形態同様に、各種の変形例を実現するこ
とができる。

【００３９】

【発明の効果】以上説明したように、本発明のレベルシ
フト回路は、出力段トランジスタ回路におけるＰＭＯＳ
Ｔ２のゲートと低電圧電源間、およびＰＭＯＳＴ２のゲ
ートと第２の高電圧電源間をそれぞれ降圧回路および入
出力電圧で制御されるＭＯＳトランジスタを介して接続
し、入力電圧のレベルによって前記降圧回路のどちらか
一方を活性化することにより、入力ノードにコンデンサ
を介して接続されたＰＭＯＳＴ２のゲートの電圧レベル
を決定することができ、出力ノードがＨｉＺ状態になっ
たり、あるいは貫通電流により中間電圧になるのを防止
できるので、電源投入後に入力電圧が一度も変化しなく
ても、正しい出力電圧を得ることができるという効果が
ある。

【００４０】また、本発明のレベルシフト回路は、降圧
回路および入出力電圧で制御されるＭＯＳトランジスタ
を設けることにより、出力段トランジスタ回路のＰＭＯ
ＳＴ２のゲートといずれかの電源間にリーク電流が流れ
ても、第１または第２の降圧回路の働きにより、リーク
による電位変化を無視することができるので、消費電流
を増やさずに済み、特に低周波動作等の低電位レベル入
力時においても正しい出力電位を保持できるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すレベルシフト回路
図である。

【図２】図１における回路動作を説明するための入力状
態による入力電圧およびゲート電圧特性図である。

【図３】本発明の他の実施の形態を示すレベルシフト回
路図である。

【図４】従来の一例を示すレベルシフト回路図である。

【図５】図４における回路動作を説明するための入力状
態による入力電圧およびゲート電圧特性図である。

【図６】従来の他の例を示すレベルシフト回路図であ
る。

【符号の説明】

１，２降圧回路Ｔ３，Ｔ５制御用トランジスタＴ４入力段トランジスタＤ１〜Ｄ３ダイオードＩＮＶインバータＣコンデンサＶＤＤ１，ＶＤＤ２高電圧電源ＶＳＳ低電圧電源ＶＩ入力電圧ＶＯ出力電圧

Claims

【特許請求の範囲】

【請求項１】接地および第１の電源間に直列接続し且
つ一方のゲートに入力電圧を供給するとともに、その接
続点より出力電圧を取り出す一導電型および逆導電型の
ＭＯＳトランジスタ対と、前記ＭＯＳトランジスタ対の
ゲート間に接続するコンデンサと、前記ＭＯＳトランジ
スタ対のうち前記第１の電源側に接続するＭＯＳトラン
ジスタのゲートおよび第２の電源間に直列接続した制御
用ＭＯＳトランジスタおよび第１の降圧回路と、前記Ｍ
ＯＳトランジスタ対のうち前記第１の電源側に接続する
ＭＯＳトランジスタのゲートおよび接地間に直列接続し
た第２の降圧回路および入力段ＭＯＳトランジスタとを
有し、前記入力段ＭＯＳトランジスタのゲートに前記入
力電圧を供給する一方、前記制御用ＭＯＳトランジスタ
のゲートに前記出力電圧を供給し、電源投入時の前記入
力電圧によって前記第１，第２の降圧回路のいずれか一
方を活性化することを特徴とするレベルシフト回路。
【請求項２】前記第１，第２の降圧回路は、それぞれ
１つもしくは複数個のダイオードを直列接続して形成し
た請求項１記載のレベルシフト回路。
【請求項３】前記第１，第２の降圧回路は、それぞれ
１つもしくは複数個のＭＯＳトランジスタを直列接続し
且つゲートとドレインあるいはソースを短絡接続した請
求項１記載のレベルシフト回路。
【請求項４】前記第１の降圧回路は、ダイオードを１
つあるいは複数個直列接続し、前記第２の降圧回路は、
複数個のＭＯＳトランジスタを直列接続し且つそれぞれ
のゲートとドレインもしくはソースを短絡接続した請求
項１記載のレベルシフト回路。
【請求項５】前記制御用ＭＯＳトランジスタおよび前
記入力段ＭＯＳトランジスタは、同じ導電型のＭＯＳト
ランジスタで形成した請求項１記載のレベルシフト回
路。
【請求項６】前記第２の電源を前記第１の電源で置き
換えた請求項１記載のレベルシフト回路。
【請求項７】前記コンデンサは、前記ＭＯＳトランジ
スタ対のうち前記第１の電源側に接続するＭＯＳトラン
ジスタのゲート容量よりも大きくした請求項１記載のレ
ベルシフト回路。
【請求項８】前記制御トランジスタおよび第１の降圧
回路は、接続順序を逆にし、前記第２の電源側に前記制
御トランジスタを接続し、前記ＭＯＳトランジスタ対の
うち前記第１の電源側に接続するＭＯＳトランジスタの
ゲート側に前記第１の降圧回路を接続した請求項１記載
のレベルシフト回路。
【請求項９】接地および第１の電源間に直列接続し且
つ一方のゲートに入力電圧を供給するとともに、その接
続点より出力電圧を取り出す一導電型および逆導電型の
ＭＯＳトランジスタ対と、前記ＭＯＳトランジスタ対の
ゲート間に接続するコンデンサと、前記ＭＯＳトランジ
スタ対のうち前記第１の電源側に接続するＭＯＳトラン
ジスタのゲートおよび第２の電源間に接続した制御トラ
ンジスタと、前記出力電圧を反転して供給するために前
記ＭＯＳトランジスタ対の接続点および前記制御トラン
ジスタのゲート間に接続したインバータと、前記ＭＯＳ
トランジスタ対のうち前記第１の電源側に接続するＭＯ
Ｓトランジスタのゲートおよび接地間に直列接続した降
圧回路および入力段トランジスタとを有し、前記入力段
トランジスタのゲートに前記入力電圧を供給し、電源投
入時の前記入力電圧によって前記降圧回路および前記制
御トランジスタのいずれか一方を活性化することを特徴
とするレベルシフト回路。
【請求項１０】前記降圧回路は、１つもしくは複数個
のダイオードを直列接続して形成した請求項９記載のレ
ベルシフト回路。
【請求項１１】前記降圧回路は、１つもしくは複数個
のＭＯＳトランジスタを直列接続し且つゲートとドレイ
ンあるいはソースを短絡接続した請求項９記載のレベル
シフト回路。
【請求項１２】前記制御用ＭＯＳトランジスタおよび
前記入力段ＭＯＳトランジスタは、互いに逆の導電型の
ＭＯＳトランジスタで形成した請求項９記載のレベルシ
フト回路。
【請求項１３】前記第２の電源を前記第１の電源で置
き換えた請求項９記載のレベルシフト回路。
【請求項１４】前記コンデンサは、前記ＭＯＳトラン
ジスタ対のうち前記第１の電源側に接続するＭＯＳトラ
ンジスタのゲート容量よりも大きくした請求項９記載の
レベルシフト回路。
【請求項１５】前記制御用ＭＯＳトランジスタは、Ｎ
チャネルＭＯＳトランジスタを用い且つ前記入力段ＭＯ
Ｓトランジスタは、ＰチャネルＭＯＳトランジスタを用
い、前記制御用ＭＯＳトランジスタに降圧機能を持たせ
た請求項９記載のレベルシフト回路。