JP2002314391A - バススイッチ - Google Patents

Abstract

(57)【要約】 【課題】 高速動作するシステムにおいて不可抗力的に
印加されるノイズ等に対して、不用意にオンすることが
ないバススイッチを提供すること。 【解決手段】 入力信号INが供給されるI/OピンＢと、
バスラインBUSに接続されるI/OピンＣと、I/OピンＢ、
Ｃ間に電流通路を接続したＮＭＯＳ TR1と、ＮＭＯＳ T
R1の電流通路両端の電圧を比較し、低いほうの電圧をＮ
ＭＯＳ TR1のバックゲートに与える電圧比較及びバイア
ス回路３と、ＮＭＯＳ TR1を制御信号SELに応じて駆動
するとともに、このＮＭＯＳ TR1をオフさせる際、低い
ほうの電圧をＮＭＯＳ TR1のゲートに与えるドライブ回
路２とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はバススイッチに関
する。

【０００２】

【従来の技術】図９は、従来のバススイッチを示す回路
図である。

【０００３】図９に示すように、バススイッチは、メイ
ンスイッチ回路１０１として、Ｎチャネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳ）TR101を含む。ＮＭＯＳ TR10
1の電流通路の一端はバスラインBUSに接続され、その他
端には、例えば入力信号INが入力される。入力信号IN
は、ＮＭＯＳ TR101を介して、バスラインBUSに入力さ
れる。

【０００４】メインスイッチドライブ回路１０２は選択
信号SELを受け、この選択信号SELに応じてＮＭＯＳ TR1
01を駆動する。

【０００５】なお、本明細書では省略しているが、実際
のバススイッチ製品ではＮＭＯＳ TR101が複数設けられ
る。これら複数のＮＭＯＳ TR101はそれぞれ、バスライ
ンBUSとバスラインBUSに電気的に接続される集積回路の
複数の入出力端子との間に接続される。そして、バスラ
インBUSとＩＣ製品の入出力端子とを、選択信号SELによ
り選択して電気的に接続するようになっている。

【０００６】

【発明が解決しようとする課題】近年、システムの高速
動作化に伴い、例えば入力信号INのノイズ、特に入力信
号INのレベルが“HIGH”レベルから“LOW”レベルに遷
移する際に生ずるアンダーシュートの問題が顕著になっ
てきた。

【０００７】通常、バススイッチ１０１では、図９に示
すように、ＮＭＯＳ TR1の電流通路の両端それぞれに、
入力保護ダイオード１０３-1、１０３-2が接続されてい
る。

【０００８】例えば入力信号INがアンダーシュートし、
入力ライン中のＡ点の電位が、図１０（Ａ）に示すよう
に瞬間的に−２Ｖ近辺まで低下したとする。このとき、
入力保護ダイオード１０３-1が働き、入力ライン中のＢ
点の電圧は、図１０（Ｂ）に示すように、入力保護ダイ
オード１０３-1の順方向降下電圧ＶF以下がカットさ
れ、−０．７Ｖ程度に抑えることができる。

【０００９】しかし、ＮＭＯＳ TR1のしきい値電圧Ｖth
は、０．７Ｖ近辺である。このため、ＮＭＯＳ TR101が
オフしているとき、図１０（Ａ）、（Ｂ）に示すような
アンダーシュートが生じると、ＮＭＯＳ TR101のゲート
−ソース間電圧ＶGSが、ＮＭＯＳ TR101のしきい値電圧
Ｖthを超え、ＮＭＯＳ TR101が瞬間的にオンしてしま
う。このとき、バスラインBUSの電位が、例えば“HIG
H”レベルであると、ＮＭＯＳ TR101を介して“LOW”レ
ベルである入力ライン側に向かって電流が流れ、バスラ
インBUSの電位が低下してしまう。

【００１０】このようなバススイッチ１０１の不用意な
オンに伴うバスラインBUSの電位の低下は、瞬間的なも
のである。しかし、システムの高速動作化を考えると、
瞬間的な電位の低下であったとしても、バスラインBUS
に接続されている他の回路に対して、誤動作等の悪影響
を及ぼす一因になり得る。

【００１１】この発明は、上記の事情に鑑み為されたも
ので、その目的は、高速動作するシステムにおいて不可
抗力的に印加されるノイズ等に対して、不用意にオンす
ることがないバススイッチを提供することにある。

【００１２】なお、同様の事情を解消するバススイッチ
の、本願発明者による先願例として、特願２０００−８
５１１５号（平成１２年３月２４日出願）がある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係るバススイッチは、少なく
ともいずれか一方をバスラインとする第１、第２配線
と、前記第１の配線と前記第２の配線との間に電流通路
を接続したスイッチングトランジスタと、前記スイッチ
ングトランジスタの電流通路両端の電圧を比較し、低い
ほうの電圧を前記スイッチングトランジスタのバックゲ
ートに与える電圧比較及びバイアス回路と、前記スイッ
チングトランジスタを制御信号に応じて駆動するととも
に、このスイッチングトランジスタをオフさせる際、前
記低いほうの電圧を前記スイッチングトランジスタのゲ
ートに与えるドライブ回路とを具備することを特徴とし
ている。

【００１４】また、その第２態様に係るバススイッチ
は、少なくともいずれか一方をバスラインとする第１、
第２配線と、前記第１の配線と前記第２の配線との間に
電流通路を接続したスイッチングトランジスタと、前記
スイッチングトランジスタの電流通路両端の電圧を比較
し、前記第１、第２配線の少なくともいずれかにアンダ
ーシュートが生じた際、このアンダーシュートした電圧
を前記スイッチングトランジスタのバックゲートに与え
る電圧比較及びバイアス回路と、前記スイッチングトラ
ンジスタを制御信号に応じて駆動するとともに、このス
イッチングトランジスタをオフさせる際、かつ前記アン
ダーシュートが生じた際、前記アンダーシュートした電
圧を前記スイッチングトランジスタのゲートに与えるド
ライブ回路とを具備することを特徴としている。

【００１５】

【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００１６】（第１実施形態）図１はこの発明の第１実
施形態に係るバススイッチのブロック図、図２はその一
回路例を示す回路図である。

【００１７】図１に示すように、バススイッチは、メイ
ンスイッチ回路１として、Ｎチャネル型ＭＯＳトランジ
スタ（以下ＮＭＯＳ）TR1を含む。ＮＭＯＳ TR1の電流
通路の一端はバスラインBUSに接続され、その他端に
は、例えば入力信号INが入力される。入力信号INは、Ｎ
ＭＯＳ TR1を介して、バスラインBUSに入力される。

【００１８】メインスイッチドライブ回路（以下ドライ
ブ回路）２は制御信号、本例では選択信号SELを受け、
この選択信号SELに応じてＮＭＯＳ TR1を駆動する。

【００１９】さらに本実施形態では、電圧比較及びＰウ
ェルバイアス回路３、及びイネーブル状態用Ｐウェルバ
イアス回路４をそれぞれ具備する。

【００２０】電圧比較及びＰウェルバイアス回路３は、
ＮＭＯＳ TR1の電流通路の両端Ｂ、Ｃの電圧を比較し、
ＮＭＯＳ TR1がディセーブル状態（TR1がオフ）である
とき、低いほうの電圧を、ＮＭＯＳ TR1のバックゲート
に与える。

【００２１】また、イネーブル状態用Ｐウェルバイアス
回路４は、ＮＭＯＳ TR1がイネーブル状態（TR1がオ
ン）であるとき、低電位電源ＶＳＳ、例えば接地電位Ｇ
ＮＤを、ＮＭＯＳ TR1のバックゲートに与える。

【００２２】なお、ＮＭＯＳ TR1のバックゲートとは、
このＮＭＯＳ TR1のＮ型ソース領域、Ｎ型ドレイン領
域、及びＰ型チャネルが形成される、例えばＰ型ウェル
領域のことである。

【００２３】次に、図２を参照してその一回路例の構成
を、その動作とともに説明する。

【００２４】＜動作例１（イネーブル状態）： ＶＤＤ
＝５Ｖ、Ｇ＝０Ｖ＞ＮＭＯＳ TR1がイネーブル状態のと
き、ノードＧ（選択信号SEL）の電位は０Ｖである。こ
のため、ドライブ回路２のＰＭＯＳ TR3はオン、ＮＭＯ
Ｓ TR4、TR6はオフする。

【００２５】この結果、ドライブ回路２の出力ノードN-
GATEは、ＰＭＯＳ TR3を介して５Ｖに充電され、ＮＭＯ
Ｓ TR1のゲートに５Ｖが与えられる。これとともにイネ
ーブル状態用Ｐウェルバイアス回路４のＮＭＯＳ TR7の
ゲートにも５Ｖが与えられ、ＮＭＯＳ TR7がオンする。
これにより、ノードP-WELLは０Ｖ（例えば接地電位ＧＮ
Ｄ）となり、メインスイッチ回路１のＮＭＯＳ TR1のバ
ックゲートに０Ｖ（接地電位ＧＮＤ）が与えられる。

【００２６】よって、ＮＭＯＳ TR1はオン、即ちイネー
ブル状態となって、その電流通路の両端（本一回路例で
はI/OピンＢ、Ｃ）間が互いに電気的に接続される。

【００２７】なお、本イネーブル状態では、電圧比較及
びＰウェルバイアス回路３のＰＭＯＳ TR8、TR9がオ
ン、ＮＭＯＳ TR10、TR11がオフするので、ノードN1は
５Ｖとなり、ノードN1の電位をゲートに受けるメインス
イッチドライブ回路２のＮＭＯＳTR5はオフしている。

【００２８】＜動作例２（ディセーブル状態）： ＶＤ
Ｄ＝５Ｖ、Ｇ＝５Ｖ＞ＮＭＯＳ TR1がディセーブル状態
のとき、ノードＧ（選択信号SEL）の電位は０Ｖから５
Ｖに遷移する。これにより、イネーブル状態とは反対
に、ドライブ回路２のＰＭＯＳ TR3はオフ、ＮＭＯＳ T
R4、TR6はオンする。

【００２９】この結果、ドライブ回路２の出力ノードN-
GATEは、ＮＭＯＳ TR6を介してノードP-WELLと電気的に
接続され、ノードP-WELLとほぼ同電位、例えばほぼ０Ｖ
となる。

【００３０】よって、ＮＭＯＳ TR1はオフ、即ちディセ
ーブル状態となり、その電流通路の両端（本一回路例で
はI/OピンＢ、Ｃ）間が互いに電気的に遮断される。

【００３１】なお、本ディセーブル状態では、電圧比較
及びＰウェルバイアス回路３のＰＭＯＳ TR8、TR9はオ
フし、そのＮＭＯＳ TR10、TR11がオンするので、ノー
ドN1の電位はノードN2、N3のうち、低い方の電位とな
る。このため、メインスイッチドライブ回路２のＮＭＯ
Ｓ TR5のゲートには、この低いほうの電位が与えられて
いる。

【００３２】＜動作例３（ディセーブル状態でI/Oピン
Ｂがアンダーシュート）： ＶＤＤ＝５Ｖ、Ｇ＝５Ｖ、
Ｂ＝−５Ｖ、Ｃ＝０Ｖ＞I/OピンＣが０Ｖの状態で、I/O
ピンＢがアンダーシュートし、ピンＢが−５Ｖになった
とする。このとき、電圧比較及びＰウェルバイアス回路
３のＮＭＯＳ TR14がオフ、ＮＭＯＳ TR15がオンする。

【００３３】この結果、ノードN2の電位はほぼ−５Ｖと
なり、電圧比較及びＰウェルバイアス回路３のＮＭＯＳ
TR13がオンし、ノードP-WELLは、I/OピンＢとほぼ同電
位、例えばほぼ−５Ｖとなる。

【００３４】また、ディセーブル状態では、上記動作例
２で説明したように、メインスイッチドライブ回路２の
TR6がオンしているので、メインスイッチドライブ回路
２の出力ノードN-GATEは、ＮＭＯＳ TR6を介してノード
P-WELLと電気的に接続され、ノードP-WELLとほぼ同電
位、例えばほぼ−５Ｖとなる。

【００３５】このようにディセーブル状態でI/OピンＢ
がアンダーシュートした場合、ＮＭＯＳ TR1のゲートの
電位及びそのバックゲートの電位は互いに同電位、例え
ばアンダーシュートした電位とほぼ同電位にできる。こ
のため、ＮＭＯＳ TR1は、ディセーブル状態を維持する
ことができる。

【００３６】また、本第１実施形態では、ディセーブル
状態でI/OピンＢがアンダーシュートした場合でも、電
圧比較及びＰウェルバイアス回路３のTR10、TR11がオン
しているので、ノードN1の電位はノードN2、N3のうち低
い方の電位、本動作例３では、ノードN2の電位（ほぼ−
５Ｖ）となる。

【００３７】つまり、ドライブ回路２のＮＭＯＳ TR5の
ゲートの電位はほぼ−５Ｖとなり、そのバックゲートの
電位、即ちノードP-WELLの電位とほぼ同電位となる。こ
のため、ＮＭＯＳ TR5は、ドライブ回路２の出力ノード
N-GATEが低下、例えばほぼ−５Ｖに低下しても、オフ状
態を維持する。

【００３８】このようにドライブ回路２がＮＭＯＳ TR5
を有することにより、ドライブ回路２の出力ノードN-GA
TEが低下、例えばほぼ−５Ｖに低下しても、高電位電源
ＶＤＤから低電位電源ＶＳＳ（例えばＧＮＤ）に貫通電
流が流れる事情、及び−５Ｖに低下された出力ノードN-
GATEが低電位電源ＶＳＳから充電されてしまう事情をそ
れぞれ抑制することができる。

【００３９】＜動作例４（ディセーブル状態でI/Oピン
Ｃがアンダーシュート）： ＶＤＤ＝５Ｖ、Ｇ＝５Ｖ、
Ｂ＝０Ｖ、Ｃ＝−５Ｖ＞この場合、I/OピンＢが０Ｖ、I
/OピンＣが−５Ｖになるので、上記動作例３とは反対
に、電圧比較及びＰウェルバイアス回路３のＮＭＯＳ T
R14がオン、ＮＭＯＳ TR15がオフする。

【００４０】この結果、今度はノードN3がほぼ−５Ｖと
なり、電圧比較及びＰウェルバイアス回路３のＮＭＯＳ
TR12がオンし、ノードP-WELLは、上記動作例３と同様
に、I/OピンＣの電位とほぼ同じ電位、例えばほぼ−５
Ｖとなる。

【００４１】さらにドライブ回路２のTR6がオンしてい
るので、ドライブ回路２の出力ノードN-GATEは、ＮＭＯ
Ｓ TR6を介してノードP-WELLと電気的に接続されてノー
ドP-WELLとほぼ同電位、例えばほぼ−５Ｖとなる。

【００４２】このようにディセーブル状態でI/OピンＣ
がアンダーシュートした場合でも、ＮＭＯＳ TR1のゲー
トの電位及びそのバックゲートの電位は互いに同電位、
例えばアンダーシュートした電位とほぼ同電位にでき
る。このため、ＮＭＯＳ TR1は、ディセーブル状態を維
持することができる。

【００４３】また、ノードN1の電位はノードN2、N3のう
ち低い方の電位、本動作例４では、ノードN3の電位（ほ
ぼ−５Ｖ）となり、上記動作例３と同様に、ドライブ回
路２のＮＭＯＳ TR5のゲートの電位、及びそのバックゲ
ートの電位はそれぞれ、同電位となる。よって、ドライ
ブ回路２の出力ノードN-GATEがほぼ−５Ｖに低下して
も、高電位電源ＶＤＤから低電位電源ＶＳＳ（例えばＧ
ＮＤ）に貫通電流が流れる事情、及び出力ノードN-GATE
が低電位電源ＶＳＳから充電されてしまう事情がそれぞ
れ抑制される。

【００４４】このように第１実施形態に係るバススイッ
チでは、ディセーブル状態で、I/OピンＢ、Ｃのいずれ
かがアンダーシュートした場合でも、ＮＭＯＳ TR1のゲ
ートの電位、及びそのバックゲート電位をそれぞれ、ア
ンダーシュートした電位とほぼ同電位にでき、ディセー
ブル状態を維持することができる。

【００４５】従って、高速動作するシステムにおいて不
可抗力的に印加されるノイズ等に対して、不用意にオン
することがないバススイッチを得ることができる。

【００４６】（第２実施形態）図３はこの発明の第２実
施形態に係るバススイッチのブロック図、図４はその一
回路例を示す回路図である。

【００４７】図３に示すように、本第２実施形態に係る
バススイッチが、上記第１実施形態に係るバススイッチ
と異なるところは、イネーブル状態用Ｐウェルバイアス
回路４を取り除いたこと、及びドライブ回路２からＮＭ
ＯＳ TR5を取り除いたことにある。

【００４８】次に、図４を参照してその一回路例の構成
を、その動作とともに説明する。

【００４９】＜動作例１（イネーブル状態）： ＶＤＤ
＝５Ｖ、Ｇ＝０Ｖ＞ＮＭＯＳ TR1がイネーブル状態のと
き、ノードＧ（選択信号SEL）の電位は０Ｖである。こ
のため、ドライブ回路２のＰＭＯＳ TR3はオン、ＮＭＯ
Ｓ TR6はオフする。

【００５０】この結果、ドライブ回路２の出力ノードN-
GATEは、ＰＭＯＳ TR3を介して５Ｖに充電される。これ
により、メインスイッチ回路１のＮＭＯＳ TR1のゲート
に５Ｖが与えられる。

【００５１】また、電圧比較及びＰウェルバイアス回路
３のＮＭＯＳ TR14、TR15は、I/OピンＢ、Ｃの電位応じ
て、そのいずれかがオンする。例えばI/OピンＢの電位
がI/OピンＣの電位よりも低い場合には、ピンＣにゲー
トを接続したＮＭＯＳ TR15がオンし、ノードP-WELLの
電位がピンＢとほぼ同じ電位、例えばほぼ０Ｖ（接地電
位ＧＮＤ）となる。反対に、I/OピンＣの電位がI/Oピン
Ｂの電位よりも低い場合には、ピンＢにゲートを接続し
たＮＭＯＳ TR14がオンし、ノードP-WELLの電位がピン
Ｃとほぼ同じ電位となる。これらの電位の一例は、I/O
ピンＢ、Ｃに入力される信号論理レベルのうちの低いレ
ベル、例えば０Ｖである。

【００５２】この結果、ノードP-WELL、即ちＮＭＯＳ T
R1のバックゲートには、I/OピンＢ、Ｃのうちの低い方
の電位、例えばほぼ０Ｖが与えられる。そして、ＮＭＯ
Ｓ TR1のゲートには５Ｖが与えられていることから、Ｎ
ＭＯＳ TR1はオン、即ちイネーブル状態となって、その
電流通路の両端（本一回路例ではI/OピンＢ、Ｃ）間が
互いに電気的に接続される。

【００５３】＜動作例２（ディセーブル状態）： ＶＤ
Ｄ＝５Ｖ、Ｇ＝５Ｖ＞このとき、ノードＧの電位、即ち
選択信号SELは０Ｖから５Ｖに遷移する。これにより、
イネーブル状態とは反対に、ドライブ回路２のＰＭＯＳ
TR3はオフ、ＮＭＯＳ TR6はオンする。

【００５４】また、このディセーブル状態のときにも、
イネーブル状態と同様に、電圧比較及びＰウェルバイア
ス回路３のＮＭＯＳ TR14、TR15のいずれかが、I/Oピン
Ｂ、Ｃの電位応じてオンする。従って、ノードP-WELLに
は、I/OピンＢ、Ｃに入力される信号論理レベルのうち
の低いレベル、例えば０Ｖが与えられる。

【００５５】従って、ノードP-WELL、即ちＮＭＯＳ TR1
のバックゲートには、I/OピンＢ、Ｃのうちの低い方の
電位、例えばほぼ０Ｖが与えられる。また、そのゲート
はＮＭＯＳ TR6を介してノードP-WELLとほぼ同電位とな
る。

【００５６】よって、ＮＭＯＳ TR1はオフ、即ちディセ
ーブル状態となり、その電流通路の両端（本一回路例で
はI/OピンＢ、Ｃ）間が互いに電気的に遮断される。

【００５７】＜動作例３（ディセーブル状態でI/Oピン
Ｂがアンダーシュート）： ＶＤＤ＝５Ｖ、Ｇ＝５Ｖ、
Ｂ＝−５Ｖ、Ｃ＝０Ｖ＞I/OピンＣが０Ｖの状態で、I/O
ピンＢがアンダーシュートし、ピンＢが−５Ｖになった
とする。このとき、電圧比較及びＰウェルバイアス回路
３のＮＭＯＳ TR14がオフ、ＮＭＯＳ TR15がオンする。

【００５８】この結果、ノードP-WELLの電位は、ＮＭＯ
Ｓ TR15を介して、ほぼ−５Ｖとなる。

【００５９】また、ディセーブル状態では、上記動作例
２で説明したように、メインスイッチドライブ回路２の
TR6がオンしているので、メインスイッチドライブ回路
２の出力ノードN-GATEは、ＮＭＯＳ TR6を介してノード
P-WELLと電気的に接続され、ノードP-WELLとほぼ同電
位、例えばほぼ−５Ｖとなる。

【００６０】従って、本第２実施形態においても、第１
実施形態と同様に、ディセーブル状態でI/OピンＢがア
ンダーシュートした場合、ＮＭＯＳ TR1のゲートの電位
及びそのバックゲートの電位は互いに同電位、例えばア
ンダーシュートした電位とほぼ同電位にできる。このた
め、ＮＭＯＳ TR1は、ディセーブル状態を維持すること
ができる。

【００６１】＜動作例４（ディセーブル状態でI/Oピン
Ｃがアンダーシュート）： ＶＤＤ＝５Ｖ、Ｇ＝５Ｖ、
Ｂ＝０Ｖ、Ｃ＝−５Ｖ＞この場合、I/OピンＢが０Ｖ、I
/OピンＣが−５Ｖになるので、上記動作例３とは反対
に、電圧比較及びＰウェルバイアス回路３のＮＭＯＳ T
R14がオン、ＮＭＯＳ TR15がオフする。

【００６２】この結果、ノードP-WELLの電位は、ＮＭＯ
Ｓ TR14を介して、ほぼ−５Ｖとなる。そして、上記動
作例３と同様、メインスイッチドライブ回路２のTR6が
オンしているので、メインスイッチドライブ回路２の出
力ノードN-GATEは、ＮＭＯＳTR6を介してノードP-WELL
と電気的に接続され、ノードP-WELLとほぼ同電位、例え
ばほぼ−５Ｖとなる。

【００６３】このように第２実施形態に係るバススイッ
チにおいても、第１実施形態と同様に、ディセーブル状
態で、I/OピンＢ、Ｃのいずれかがアンダーシュートし
た場合でも、ＮＭＯＳ TR1のゲートの電位、及びそのバ
ックゲート電位をそれぞれ、アンダーシュートした電位
とほぼ同電位にでき、ディセーブル状態を維持すること
ができる。

【００６４】従って、高速動作するシステムにおいて不
可抗力的に印加されるノイズ等に対して、不用意にオン
することがないバススイッチを得ることができる。

【００６５】また、第２実施形態に係るバススイッチ
が、第１実施形態に係るバススイッチに比べて有利なと
ころは、高電位電源ＶＤＤから低電位電源ＶＳＳに流れ
るリーク電流を抑制でき、消費電力の増大を抑制できる
ことにある。つまり、第２実施形態に係るバススイッチ
では、イネーブル状態用Ｐウェルバイアス回路４、及び
ドライブ回路２からＮＭＯＳ TR5が取り除かれている。
このため、高電位電源ＶＤＤと低電位電源ＶＳＳとを接
続するような回路パスが無く、例えば第１実施形態に比
較して、ＮＭＯＳ TR5、TR7を介して流れるようなリー
ク電流が抑制されるからである。

【００６６】（第３実施形態）ところで、第１、第２実
施形態のような回路では、出力ノードP-WELL、N-WELLの
電位が安定しない時期が、瞬間的ではあるが存在する。
その時期とは、メインスイッチ回路１であるＮＭＯＳ T
R1がオンからオフに遷移させる時である。

【００６７】ＮＭＯＳ TR1がオンしており、I/OピンＢ
からI/OピンＣへ、あるいは反対にI/OピンＣからI/Oピ
ンＢへ充分にデータが伝達された状態では、I/OピンＢ
の電位とI/OピンＣの電位とはほぼ同電位になる。この
ため、例えばI/OピンＢの電位、I/OピンＣの電位の双方
ともが、電圧比較及びＰウェルバイアス回路３を構成す
るＮＭＯＳ TR14、TR15のしきい値に達せず、ＮＭＯＳ
TR14、TR15がともにオフとなることがある。ＮＭＯＳ T
R14、TR15がともにオフしている状態では、出力ノードP
-WELLの電位は安定しない。

【００６８】この状態で、ＮＭＯＳ TR1をオンからオフ
に遷移させるために、ノードＧの電位、即ち選択信号SE
Lを、例えば５Ｖに切り換えたとしても、ドライブ回路
２は、例えば出力ノードP-WELLの電位が安定するまで動
作しない。このため、ドライブ回路２の出力ノードN-GA
TEの電位もまた安定しない。出力ノードP-WELLの電位が
安定しだすのは、I/OピンＢの電位、及びI/OピンＣの電
位のいずれかがＮＭＯＳ TR14、TR15のしきい値に達
し、ＮＭＯＳ TR14、TR15のいずれかがオンした後であ
る。

【００６９】このような事情から、選択信号SELを５Ｖ
とし、ＮＭＯＳ TR1をオフさせるようにドライブ回路２
を制御しても、ＮＭＯＳ TR1は即時にオフせず、ＮＭＯ
Ｓ TR1の制御に若干のタイムラグが発生する場合があ
る。

【００７０】このようなタイムラグを極力抑制しよう、
とするのが、本第３実施形態である。

【００７１】そのために、本第３実施形態に係るバスス
イッチでは、出力ノードP-WELLの電位及び出力ノードN-
GATEの電位の安定に寄与する電位安定化回路を、さらに
設けるようにした。

【００７２】図５は、この発明の第３実施形態に係るバ
ススイッチの一回路例を示す回路図である。

【００７３】図５に示すように、電位安定化回路５は、
メインスイッチ回路１を構成するＮＭＯＳ TR1の電流通
路両端それぞれと、電圧比較及びＰウェルバイアス回路
３の出力P-WELLとを電気的に結合させる。これにより、
出力ノードP-WELLの電位は、電位安定化回路５が無い場
合に比べて、安定し易くなる。

【００７４】このような結合を実現する一例は、I/Oピ
ンＣと出力ノードP-WELLとをノーマリオフ型のＮＭＯＳ
TR16で接続し、同じくI/OピンＢと出力ノードP-WELLと
をノーマリオフ型のＮＭＯＳ TR17で接続することであ
る。本例では、ＮＭＯＳ TR16のゲート及びバックゲー
トをそれぞれ、そのソース（ここでは出力ノードP-WEL
L）に接続し、そのゲートとソースとを常に同電位とす
ることで“ノーマリオフ”とした。ＮＭＯＳ TR17につ
いても同様である。

【００７５】なお、第３実施形態に係るバススイッチの
動作は、例えば第２実施形態に係るバススイッチの動作
と同様であるので省略する。

【００７６】このように本第３実施形態では、I/Oピン
Ｂ、Ｃと出力ノードP-WELLとを、例えばノーマリオフ型
のＮＭＯＳ TR16、TR17を用いて電気的に接続し、電圧
比較、及びＰウェルバイアス回路３以外にも、I/Oピン
Ｂ、Ｃと出力ノードP-WELLとの電気的な結合をさらに確
保する。

【００７７】このような電気的な結合をさらに確保する
ことで、出力ノードP-WELLの電位は、I/OピンＢ、Ｃと
出力ノードP-WELLとの電気的な結合が電圧比較及びＰウ
ェルバイアス回路３のみしか無い場合に比べて、安定し
易くなる。そして、出力ノードP-WELLの電位の安定し易
くなる結果、ドライブ回路２の動作しだすまでの時間は
短縮され、ドライブ回路２の出力ノードN-GATEの電位が
安定するまでの時間もまた短縮される。

【００７８】よって、本第３実施形態によれば、選択信
号SELを、例えば５Ｖとし、ＮＭＯＳ TR1をオンからオ
フに遷移させるようにドライブ回路２を制御した際に発
生するタイムラグを抑制することができる。

【００７９】また、本第３実施形態に係るバススイッチ
は、上記タイムラグを抑制することができるため、より
高速に動作するシステムにも有効である。

【００８０】（第４実施形態）図６は、この発明の第４
実施形態に係るバススイッチの一回路例を示す回路図で
ある。

【００８１】図６に示すように、本第４実施形態が、図
５に示した第３実施形態と異なるところは、ＮＭＯＳ T
R16、TR17のゲートをそれぞれ、ドライブ回路２の出力
ノードN-GATEに接続したことである。

【００８２】本発明では、メインスイッチ回路１である
ＮＭＯＳ TR1がオフ、即ちディセーブル状態では、その
ゲートとバックゲートとはほぼ同電位である。このた
め、ＮＭＯＳ TR16、TR17のゲートをそれぞれ出力ノー
ドN-GATEに接続するようにしても、ＮＭＯＳ TR16、TR1
7はオフする。従って、本第４実施形態のＮＭＯＳ TR1
6、TR17もまた、上記第３実施形態のＮＭＯＳ TR16、TR
17と同様、出力ノードP-WELLの電位を安定させ易くする
ことができる、という効果が得られる。

【００８３】よって、本第４実施形態において、第３実
施形態と同様に、選択信号SELを、例えば５Ｖとし、Ｎ
ＭＯＳ TR1をオンからオフに遷移させるようにドライブ
回路２を制御した際に発生するタイムラグを抑制するこ
とができる。

【００８４】以上、この発明を第１〜第４実施形態によ
り説明したが、この発明は、これら実施形態に限定され
るものではなく、その実施に際しては、発明の要旨を逸
脱しない範囲で種々に変形することが可能である。

【００８５】例えば上記実施形態では、選択信号SEL
を、ドライブ回路２に直接入力するようにしたが、例え
ば図７に示すように、選択信号SELを、ＰＭＯＳ TR16、
及びＮＭＯＳ TR17からなるインバータ回路、即ちバッ
ファ回路を介してからドライブ回路２に入力するように
しても良い。

【００８６】また、本発明は、単独で実施することもで
きるが、例えば図８に示すように、本願発明者による先
願例である特願２０００−８５１１５号と組み合わせ、
I/OピンＢ、Ｃそれぞれに、保護ダイオード回路６を接
続するようにしても良い。

【００８７】この保護ダイオード回路６は、ゲートを低
電位電源ＶＳＳに接続したノーマリオフ型のＮＭＯＳ T
R18、TR19により構成され、かつＮＭＯＳ TR1のしきい
値電圧は、ＮＭＯＳ TR18、TR19の順方向降下電圧より
も高くされる。

【００８８】図８に示す変形例の場合には、ＮＭＯＳ T
R1のしきい値電圧を、ＮＭＯＳ TR18、TR19の順方向降
下電圧よりも高くすること、並びにこの発明によるＮＭ
ＯＳTR1の電流通路の両端の電位のうち、低いほうの電
位を、ＮＭＯＳ TR1のゲート及びバックゲートそれぞれ
に与えることの双方が作用するようになる。このため、
不可抗力的に印加されるノイズ等に起因したＮＭＯＳ T
R1の不用意なオンを、より良く防止することができる。

【００８９】さらに、上記各実施形態には、種々の段階
の発明が含まれており、各実施形態において開示した複
数の構成要件の適宜な組み合わせにより、種々の段階の
発明を抽出することも可能である。

【００９０】

【発明の効果】以上説明したように、この発明によれ
ば、高速動作するシステムにおいて不可抗力的に印加さ
れるノイズ等に対して、不用意にオンすることがないバ
ススイッチを提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１実施形態に係るバススイ
ッチを示すブロック図。

【図２】図２はこの発明の第１実施形態に係るバススイ
ッチの一回路例を示す回路図。

【図３】図３はこの発明の第２実施形態に係るバススイ
ッチを示すブロック図。

【図４】図４はこの発明の第２実施形態に係るバススイ
ッチの一回路例を示す回路図。

【図５】図５はこの発明の第３実施形態に係るバススイ
ッチの一回路例を示す回路図。

【図６】図６はこの発明の第４実施形態に係るバススイ
ッチの一回路例を示す回路図。

【図７】図７はこの発明の変形に係るバススイッチを示
すブロック図。

【図８】図８はこの発明の変形に係るバススイッチを示
すブロック図。

【図９】図９は従来のバススイッチを示す回路図。

【図１０】図１０（Ａ）および図１０（Ｂ）はアンダー
シュートを説明するための図。

【符号の説明】

１…メインスイッチ回路、 ２…メインスイッチドライブ回路、 ３…電圧比較及びＰウェルバイアス回路、 ４…イネーブル状態用Ｐウェルバイアス回路、 ５…電位安定化回路、 ６…保護ダイオード回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇野 仁 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5J055 AX02 AX23 AX52 AX61 AX63 BX06 BX17 CX26 DX22 DX43 DX61 DX83 EX01 EX07 EX11 EY23 EZ10 FX05 FX13 FX19 FX38 GX01 GX02 GX04

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくともいずれか一方をバスラインと
   する第１、第２配線と、 前記第１の配線と前記第２の配線との間に電流通路を接
   続したスイッチングトランジスタと、 前記スイッチングトランジスタの電流通路両端の電圧を
   比較し、低いほうの電圧を前記スイッチングトランジス
   タのバックゲートに与える電圧比較及びバイアス回路
   と、 前記スイッチングトランジスタを制御信号に応じて駆動
   するとともに、このスイッチングトランジスタをオフさ
   せる際、前記低いほうの電圧を前記スイッチングトラン
   ジスタのゲートに与えるドライブ回路とを具備すること
   を特徴とするバススイッチ。
2. 【請求項２】 前記スイッチングトランジスタをオンさ
   せる際、 前記スイッチングトランジスタのゲートに、
   前記ドライブ回路から前記低いほうの電圧とは異なる電
   圧を与えるとともに、 前記スイッチングトランジスタのバックゲートに、前記
   電圧比較及びバイアス回路から前記低いほうの電圧を、
   前記スイッチングトランジスタの電流通路の両端の電圧
   のうち、高いほうの電圧が前記電圧比較及びバイアス回
   路のしきい値よりも低くなるまで与えることを特徴とす
   る請求項１に記載のバススイッチ。
3. 【請求項３】 少なくともいずれか一方をバスラインと
   する第１、第２配線と、 前記第１の配線と前記第２の配線との間に電流通路を接
   続したスイッチングトランジスタと、 前記スイッチングトランジスタの電流通路両端の電圧を
   比較し、前記第１、第２配線の少なくともいずれかにア
   ンダーシュートが生じた際、このアンダーシュートした
   電圧を前記スイッチングトランジスタのバックゲートに
   与える電圧比較及びバイアス回路と、 前記スイッチングトランジスタを制御信号に応じて駆動
   するとともに、このスイッチングトランジスタをオフさ
   せる際、かつ前記アンダーシュートが生じた際、前記ア
   ンダーシュートした電圧を前記スイッチングトランジス
   タのゲートに与えるドライブ回路とを具備することを特
   徴とするバススイッチ。
4. 【請求項４】 前記スイッチングトランジスタの電流通
   路両端それぞれと前記電圧比較及びバイアス回路の出力
   とを電気的に結合させる電位安定化回路を、さらに具備
   することを特徴とする請求項１乃至請求項３いずれか一
   項に記載のバススイッチ。