JP2014064434A

JP2014064434A - サンプルホールド回路およびスイッチング電源回路

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Publication number: JP2014064434A
Application number: JP2012209483A
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Inventors: Ryota Takahashi; 良太高橋
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Priority date: 2012-09-24
Filing date: 2012-09-24
Publication date: 2014-04-10
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Abstract

【課題】消費電力や回路規模を低減させながらも、サンプルホールドが正しく行われるようにすることが容易となるサンプルホールド回路を提供する。
【解決手段】Ｎ型MOSトランジスタである第１から第４の各素子を備え、第１素子は、ゲートに制御信号が入力され、ドレインがＰ型MOSトランジスタのドレインと第２素子のゲートと第３素子のドレインに接続され、ソースが入力端と第２素子のソースと自身のバックゲートに接続され、Ｐ型MOSトランジスタは、ゲートに制御信号が入力され、ソースが自身のバックゲートに接続され、第２素子は、ドレインが出力端に接続されるとともにコンデンサを介して接地され、バックゲートが第３素子のソースとバックゲートに接続されるとともに抵抗を介して第４素子に接続され、第３素子は、ゲートに制御信号が入力され、第４素子は、ソースとバックゲートが接地されたサンプルホールド回路とする。
【選択図】図２

Description

本発明は、サンプルホールド回路およびこれを用いたスイッチング電源回路に関する。

従来、所定の直流電圧を出力する電源回路の一つとして、スイッチング素子（スイッチングトランジスタ）のオン／オフ制御により、入力される電圧を所定の電圧値に変換して出力するスイッチング電源回路が利用されている。

このようなスイッチング電源回路において、スイッチング素子の電流を検出するためにサンプルホールド回路が使用されている。図７は、従来技術のスイッチング電源回路の構成例として、特許文献１に開示されているものを示す。図７には、当該スイッチング電源回路におけるサンプルホールド回路２１の回路構成が示されている。

図７に示すスイッチング電源回路は、入力された電圧VINを、スイッチング素子Ｓ１のオン／オフ制御により所定の電圧VOUTに変換する。スイッチング素子Ｓ１がONのとき、インダクタＬ１の端子と抵抗Ｒ１がショートされ、インダクタＬ１の電流が増加してインダクタＬ１にエネルギーが蓄えられる。

スイッチング素子Ｓ１がOFFのとき、スイッチング素子Ｓ１のソース-ドレイン間が遮断され、インダクタＬ１の電流はダイオードＤ１を介して電圧VOUTの出力部に供給される。スイッチング制御信号生成回路３は、電圧VOUTの抵抗分割による電圧VFB、及びサンプルホールド回路２１でサンプルホールドされたスイッチング素子Ｓ１のソース電圧をモニターしながら、電圧VOUTが所定の電圧になるように制御信号Vqを生成する。

スイッチング素子Ｓ１のソース電圧は、電流検出回路５の中のアンプを介して電圧V1となり、サンプルホールド回路２１に入力される。電圧V1はサンプルホールド用スイッチングトランジスタＳ２とコンデンサＣ２によってサンプルホールドされ、サンプルホールドされた電圧Vsはスイッチング制御信号生成回路３へ送られる。

図８は、図７に示されたスイッチング電源回路における、スイッチング素子Ｓ１用の制御信号Vq、スイッチング素子Ｓ１のON/OFF、スイッチング素子Ｓ１のソース電圧、電流検出回路５の中のアンプ出力V1、スイッチングトランジスタＳ２用の制御信号Vg、スイッチングトランジスタＳ２のON/OFF、およびサンプルホールド電圧Vsの時間変化を表している。

各スイッチングトランジスタ（Ｓ１、Ｓ２）としては、一般的にＮ型MOSトランジスタが使用される。そのため各制御信号（Vq、Vg）の電圧は、スイッチングトランジスタをONするときには高レベル（HI）、スイッチングトランジスタをOFFするときには低レベル（LO）としている。

図８に示すように、スイッチングトランジスタＳ２がONの時、アンプ出力とコンデンサＣ２がショートされ、コンデンサＣ２に電圧V1による充電がなされる。また、スイッチングトランジスタＳ２がOFFの時、コンデンサＣ２の電圧は保持される。

図８に示すように、サンプルホールド回路２１は、制御信号VqがHIからLOに変化する直前のスイッチング素子Ｓ１のソース電圧を、サンプルホールドしている。このようにして、スイッチング素子Ｓ１がOFFする直前のインダクタＬ１の電流値がモニターされる。

特開２００８−３５６０９号公報

上記回路構成における課題として、電流検出回路内のアンプの消費電流と回路規模が大きくなる問題がある。図８に示す状況で正しくサンプルホールドするために、アンプ出力V1は、スイッチング素子Ｓ１のソース電圧の三角波に追従しなければいけない。一般的に三角波の周波数は数十kHz〜数MHzのため、高い周波数ではアンプを高速化する必要があり、アンプの消費電流と回路規模を増加する必要がある。

なお図９に示すように、サンプルホールド用のスイッチングトランジスタＳ２を、アンプを介さずに（アンプを省略して）直接スイッチング素子Ｓ１のソースに接続すれば、消費電流と回路規模を低減させることが可能であるように思われる。しかしこの場合は以下に示すように、正しく信号がホールドされなくなるという問題が生じる。

図８に示すスイッチング素子Ｓ１のソース電圧は、実際には図１０に示すように、三角波の立下りでマイナスの電圧VNになっている。マイナスの電圧となる原因は、スイッチング素子Ｓ１がOFFする瞬間に、制御信号VqがHIからLOにスイッチングし、スイッチング素子Ｓ１のゲート-ソース間寄生容量を介してソース電圧がマイナス電圧に引っ張られることにある。

マイナス電圧の発生により、サンプルホールド用スイッチングトランジスタＳ２のゲート電圧Vgよりもソース電圧が低くなり、トランジスタＳ２がONしてしまう。そのため、コンデンサＣ２に保持されていた電荷が放電され、正しくサンプルホールドできないという問題がある。

また、三角波の立下り波形は一般的に数十ns〜数百nsと急峻なため、サンプルホールド用スイッチングトランジスタＳ２のソース-ドレイン間寄生容量を介してコンデンサＣ２の電圧が変動してしまい、正しくサンプルホールドできないという問題がある。

急峻な立下り波形以外にもホールド期間中にノイズが入った場合、同様の理由でコンデンサＣ２の電圧が変動してしまい、正しくサンプルホールドできないという問題がある。以上に説明した理由もあり、スイッチング素子Ｓ１はアンプを介してサンプルホールド回路２１に接続された形態となっている。

本発明は上述した問題に鑑み、消費電力や回路規模を低減させながらも、サンプルホールドが正しく行われるようにすることが容易となるサンプルホールド回路、およびこれを備えたスイッチング電源回路の提供を目的とする。

本発明に係るサンプルホールド回路は、電圧信号が入力される入力端、出力端、コンデンサ、Ｎ型MOSトランジスタである第１から第４の各トランジスタ、および、Ｐ型MOSトランジスタを備え、サンプル期間とホールド期間を示す制御信号に応じて、前記コンデンサを用いた前記電圧信号のサンプルホールドを行い、前記出力端から該サンプルホールドの結果を出力するサンプルホールド回路であって、第１のトランジスタは、ゲートに前記制御信号が入力され、ドレインが前記Ｐ型MOSトランジスタのドレインと第２のトランジスタのゲートと第３のトランジスタのドレインに接続され、ソースが前記入力端と第２のトランジスタのソースと自身のバックゲートに接続されており、前記Ｐ型MOSトランジスタは、ゲートに前記制御信号が入力され、ソースが自身のバックゲートに接続されるとともに前記電圧信号より高い所定電圧に維持され、第２のトランジスタは、ドレインが前記出力端に接続されるとともに前記コンデンサを介して接地され、バックゲートが第３のトランジスタのソースとバックゲートに接続されるとともに抵抗を介して第４のトランジスタのドレインに接続され、第３のトランジスタは、ゲートに前記制御信号が入力され、第４のトランジスタは、ソースとバックゲートが接地されている構成とする。

本構成によれば、消費電力や回路規模を低減させながらも、サンプルホールドが正しく行われるようにすることが容易となる。

また上記構成としてより具体的には、前記制御信号は、前記サンプル期間には接地電圧となり前記ホールド期間には前記所定電圧となる、２値の信号であり、前記第４のトランジスタのゲートには、前記制御信号とは逆相の信号が入力される構成としてもよい。

また上記構成としてより具体的には、第２のトランジスタと前記コンデンサの間に、Ｎ型MOSトランジスタである第５のトランジスタを更に備え、第５のトランジスタは、ソースが第２のトランジスタのドレインに接続され、ドレインが前記出力端に接続されるとともに前記コンデンサを介して接地され、バックゲートが接地されている構成としてもよい。

また上記構成としてより具体的には、第５のトランジスタのゲートには、前記制御信号とは逆相の信号を所定の微小時間だけ早める方向にシフトさせた状態の信号が、入力される構成としてもよい。

また本発明に係るスイッチング電源回路は、上記構成のサンプルホールド回路を備え、スイッチング素子をオン／オフ制御することにより、所定の直流電圧を出力するスイッチング電源回路であって、前記スイッチング素子を流れる電流に応じた電圧が、前記電圧信号として前記入力端に入力され、前記サンプルホールドの結果に基づいて、前記スイッチング素子を制御する構成とする。

本発明に係るサンプルホールド回路によれば、消費電力や回路規模を低減させながらも、サンプルホールドが正しく行われるようにすることが容易となる。また本発明に係るスイッチング電源回路によれば、本発明に係るサンプルホールド回路の利点を享受することが可能である。

本発明の実施形態に係るスイッチング電源回路の構成図である。第１実施形態に係るサンプルホールド回路の構成図である。第１実施形態に係る各種信号等のタイミングチャートである。第２実施形態に係るサンプルホールド回路の構成図である。第２実施形態に係る各種信号等のタイミングチャートである。第２実施形態に係る各種信号等のより詳細なタイミングチャートである。従来例に係るスイッチング電源回路の構成図である。従来例に係る各種信号等のタイミングチャートである。アンプを省略した場合のスイッチング電源回路に関する説明図である。アンプを省略した場合のスイッチング電源回路に関する説明図である。

本発明の実施形態について、第１実施形態および第２実施形態を例に挙げて、以下に説明する。

１．第１実施形態
［スイッチング電源回路の全体構成等］
まず第１実施形態について説明する。図１は、本実施形態に係るスイッチング電源回路１の構成図（回路ブロック図）である。本図に示すようにスイッチング電源回路１は、基準パルス発生回路２、スイッチング制御信号生成回路３、ＤＣ−ＤＣコンバータ４、サンプルホールド回路ＳＨ、抵抗Ｒ１、および否定回路７を備えている。

基準パルス発生回路２は、所定の周期の基準パルス信号を発生する回路であり、生成した基準パルス信号Vpをスイッチング制御信号生成回路３に与える。

スイッチング制御信号生成回路３は、タイミング信号生成回路６、論理回路１４、三角波発生回路１５、差動増幅回路１６、比較回路１７、加算回路１８、および直流電圧VREFを出力する電圧源を備えている。またタイミング信号生成回路６は、否定回路１１、遅延回路１２、及び論理積回路１３を備えている。

否定回路１１は、基準パルス信号Vpが入力されると、当該基準パルス信号Vpの否定信号Vbを遅延回路１２に入力する。遅延回路１２は、入力された信号Vbに対して所定の遅延を生じさせた後、遅延後に係る信号Vcを論理積回路１３に入力する。

論理積回路１３は、遅延回路１２から出力される信号Vc及び基準パルス信号Vpが入力され、これらの論理積に係る出力信号VG1を出力する。当該信号VG1は、タイミング信号VG1として論理回路１４に入力されるとともに、サンプルホールド回路ＳＨの動作を制御するための制御信号VG1として、サンプルホールド回路ＳＨに入力される。制御信号VG1が低レベルである期間は、サンプルホールドのサンプル期間に相当し、制御信号VG1が高レベルである期間は、ホールド期間に相当する。また信号VG1は、否定回路７にも入力される。

信号VG1の高レベル状態の電圧は、サンプルホールド回路ＳＨにおいて用いられる電源VCCの電圧（VCC電圧）と等しくなるように設定されている。また信号VG1の低レベル状態の電圧は、スイッチング電源回路１における接地点の電圧（GND電圧）と等しくなるように設定されている。

論理回路１４は、入力端子としてセット端子Ｓ、及びリセット端子Ｒの２端子を有しており、入力信号のレベルに応じて以下に示す論理内容に応じた出力信号（スイッチング制御信号Vq）を出力する。

すなわち論理回路１４は、リセット端子Ｒに入力される信号（リセット信号）が高レベル状態（ハイ状態）にある場合には前記セット端子に入力される信号（セット信号）の信号レベルに拘らず出力信号を低レベル状態（ロウ状態）とし、リセット信号がロウ状態の下でセット信号がハイ状態にある場合には出力信号をハイ状態とする論理内容で構成される。かかる論理回路１４は、例えばリセット信号優先型のＲＳフリップフロップ回路で構成することができる。

このように構成されるとき、リセット端子Ｒに入力される比較回路１７の出力信号Vaがロウ状態の下で、セット端子Ｓに入力される信号VG1がハイ状態に立ち上がると、この立ち上がりに応答してスイッチング制御信号Vqはハイ状態に立ち上がり、その後出力信号Vaが立ち上がると、この立ち上がりに応答してスイッチング制御信号Vqはロウ状態に立ち下がる。即ち、信号V2の値が信号V0の値を上回った時点で信号Vaが立ち上がり、これに起因してスイッチング制御信号Vqが立ち下がることとなるため、信号V2と信号V0の比較結果によってスイッチング制御信号Vqのデューティ比を制御することができる。

スイッチング素子Ｓ１（ＮチャネルＭＯＳＦＥＴ）は、スイッチング制御信号Vqがハイ状態である時点でオン状態を示し、スイッチング制御信号Vqがロウ状態である時点でオフ状態を示す。換言すれば、信号V2と信号V0の比較結果に応じて、スイッチング素子Ｓ１のオン／オフ制御が行われることとなる。特に、信号V2の大きさはスイッチング素子Ｓ１を流れる検出電流IS1に依存する値であるため、検出電流IS1の値に基づいてスイッチング素子Ｓ１のオン／オフ制御が可能であるといえる。

三角波発生回路１５は、基準パルス発生回路２から出力される基準パルス信号Vpに基づいて、当該基準パルス信号に同期した三角波又は鋸波を生成して加算回路１８に出力する（以下では鋸波を含めて「三角波」と総称する）。加算回路１８は、サンプルホールド回路ＳＨから出力される電圧信号Vsと三角波発生回路１５から出力される三角波出力信号Vdとを加算し、加算された出力電圧V2を比較回路１７に与える。

差動増幅回路１６は、所定の基準電圧値に設定された直流電圧VREFと帰還入力電圧VFBとが夫々入力され、これらの電圧差を増幅した信号V0を比較回路１７に与える。

比較回路１７は、加算回路１８の出力信号V2と差動増幅回路１６の出力信号V0との比較を行い、当該比較結果を２値レベルで表す信号Vaを論理回路１４の一の入力端子であるリセット端子Ｒに入力する。

加算回路１８は、サンプルホールド回路ＳＨから与えられる信号Vsと三角波発生回路１５から出力される信号Vdを加算して、その結果を表す出力信号V2を、比較回路１７に与える。

否定回路７は、制御信号VG1の極性を逆にし、サンプルホールド回路ＳＨの制御に用いられる制御信号VG1_INVとして出力する。つまり制御信号VG1と制御信号VG1_INVは、互いに逆相の関係となっている。制御信号VG1_INVは、サンプルホールド回路ＳＨに入力される。

ＤＣ−ＤＣコンバータ４は、電圧VINを出力する直流電圧源Ｅ１、インダクタＬ１、ダイオードＤ１、スイッチング素子Ｓ１、キャパシタＣ１を含む各回路素子で構成されている。なお本実施形態でのスイッチング素子Ｓ１は、一例として、ＮチャネルＭＯＳＦＥＴで構成されているとする。スイッチング素子Ｓ１は、ドレイン電極ｐｄ、ソース電極ｐｓ、及びゲート電極ｐｇの各々を備える。

図１に示されるように、直流電圧源Ｅ１の正電圧側にインダクタＬ１の一方の端子ｐ１が接続され、他方の端子ｐ２が、ダイオードＤ１のアノード電極ｐａ、およびスイッチング素子Ｓ１のドレイン電極ｐｄに接続される。

また、ダイオードＤ１のカソード電極ｐｋとキャパシタＣ１の一方の電極ｐ３とを接続し、キャパシタＣ１の他方の電極ｐ４が直流電圧源Ｅ１の負電圧側と接続される。そして、このキャパシタＣ１の両端電圧が出力電圧VOUTとして後段の回路等に利用される。

スイッチング素子Ｓ１は、ゲート電極ｐｇにスイッチング制御信号生成回路３よりスイッチング制御信号Vqが与えられることで、オン／オフ制御（ソース‐ドレイン間の導通／遮断の制御）がなされる。スイッチング素子Ｓ１がオン状態にあるときは、スイッチング素子Ｓ１を介して電流IS1が流れることになる。

スイッチング素子Ｓ１のソース電極ｐｓは、サンプルホールド回路ＳＨおよび抵抗Ｒ１の一端に接続されている。また抵抗Ｒ１の他端は接地されている。これにより電流IS1が抵抗Ｒ１を介して接地点へ流れると、電流IS1の大きさに応じた電圧（電流IS1の大きさの検出結果に相当する）が、電圧信号IN1としてサンプルホールド回路ＳＨに入力される。

サンプルホールド回路ＳＨは、電圧信号IN1が入力される端子Ｔin、制御信号VG1が入力される端子Ｔcon1、制御信号VG1_INVが入力される端子Ｔcon2、および信号Vsを出力する端子Ｔoutの各端子を有している。サンプルホールド回路ＳＨは、電圧信号IN1のサンプルホールドを行い、該サンプルホールドの結果を、端子Ｔoutから信号Vsとして出力する。

［サンプルホールド回路の構成等］
次に、サンプルホールド回路ＳＨの構成について詳細に説明する。図２は、サンプルホールド回路ＳＨの構成図である。本図に示すようにサンプルホールド回路ＳＨは、各端子（Ｔin、Ｔcon1、Ｔcon2、Ｔout）の他、４個のＮ型MOSトランジスタ（TrN1〜TrN4）、Ｐ型MOSトランジスタTrP1、サンプルホールド用コンデンサＣ２、および抵抗Ｒ２を備えている。

Ｎ型MOSトランジスタTrN1のゲートGN1は、端子Ｔcon1に接続されており、制御信号VG1が入力される。またＮ型MOSトランジスタTrN1のドレインDN1は、Ｐ型MOSトランジスタTrP1のドレインDP1とＮ型MOSトランジスタTrN2のゲートGN2とＮ型MOSトランジスタTrN3のドレインDN3に接続されている。またＮ型MOSトランジスタTrN1のソースSN1は、端子ＴinとＮ型MOSトランジスタTrN2のソースSN2と自身のバックゲートBN1に接続されている。

Ｐ型MOSトランジスタTrP1のゲートGP1は、端子Ｔcon1に接続されており、制御信号VG1が入力される。Ｐ型MOSトランジスタTrP1のソースSP1は、電源VCCと自身のバックゲートBP1に接続されている。

Ｎ型MOSトランジスタTrN2のドレインDN2は、サンプルホールド用コンデンサＣ２の片側の端子N1に接続されているとともに、端子Ｔoutに接続されている。Ｎ型MOSトランジスタTrN2のバックゲートBN2は、Ｎ型MOSトランジスタTrN3のソースSN3とＮ型MOSトランジスタTrN3のバックゲートBN3と抵抗Ｒ１の片側の端子N2に接続されている。

Ｎ型MOSトランジスタTrN3のゲートGN3は、端子Ｔcon1に接続されており、制御信号VG1が入力される。またＮ型MOSトランジスタTrN4のゲートGN4は、端子Ｔcon2に接続されており、制御信号VG1_INVが入力される。Ｎ型MOSトランジスタTrN4のソースSN4は、接地点（GND）に接続されている。Ｎ型MOSトランジスタTrN4のドレインDN4は、抵抗Ｒ１の片側の端子N3に接続されている。Ｎ型MOSトランジスタTrN4のバックゲートBN4は、接地点（GND）に接続されている。

サンプルホールド用コンデンサＣ２の片側の端子N4は、接地点（GND）に接続されている。なお電源VCCの電圧であるVCC電圧は、端子Ｔinに入力される電圧信号VIN1よりも高い所定電圧に維持されるように、適切に設定されている。例えばVCC電圧の値は、電圧信号VIN1が取り得る電圧の上限値よりも、高い値に設定されている。

また制御信号VG1はGND電圧とVCC電圧との２値をとり、サンプルホールドのサンプル時にはGND電圧となり、ホールド時にはVCC電圧になる。また制御信号VG1と制御信号VG1_INVは、互いに逆相の関係になっている。つまり制御信号VG1_INVは、GND電圧とVCC電圧との２値をとり、サンプルホールドのサンプル時にはVCC電圧となり、ホールド時にはGND電圧になる。端子Ｔinには、アンプ回路等を介さずに直接、スイッチング素子Ｓ１のソース電圧が入力される。

図３は、入力電圧VIN1、制御信号VG1、制御信号VG1_INVの電圧、各トランジスタのON/OFF、Ｎ型MOSトランジスタTrN2のゲート電圧VGN2、バックゲート電圧VBN2、Ｎ型MOSトランジスタTrN2のON/OFF、およびサンプルホールド電圧Vs(コンデンサＣ２のN1端子電圧)、の各々についての時間変化を表すタイミングチャートである。

ホールド時では、Ｎ型MOSトランジスタTrN1およびTrN3がONしているため、Ｎ型MOSトランジスタTrN2は、ソース、ゲート、およびバックゲートの電圧が同じ電圧になりOFFする。電圧信号IN1の電圧がマイナス電圧になった場合でも、Ｎ型MOSトランジスタTrN2においては、ソース、ゲート、およびバックゲートの何れの電圧もマイナス電圧となる。そのため、Ｎ型MOSトランジスタTrN2はONすることなく、コンデンサＣ２はホールド電圧を保持することができる。

サンプル時では、Ｐ型MOSトランジスタTrP1およびＮ型MOSトランジスタTrN4がONするため、Ｎ型MOSトランジスタTrN2のゲート電圧はVCC電圧となり、バックゲートの電圧はGND電圧となる。これによりＮ型MOSトランジスタTrN2のソース-ドレイン間はショートし、コンデンサＣ２が充電される。

また、Ｎ型MOSトランジスタTrN1およびTrN3のバックゲート-ドレイン間の寄生ダイオードは、これらのトランジスタがOFFの期間中においてドレイン電圧が一番高いVCC電圧になっているため、電流が流れることはなく、異常動作や異常電流は発生しない。なお抵抗Ｒ２は、ホールド時にマイナス電圧となった場合のＮ型MOSトランジスタTrN4の電流を制限するために入れられている。

また図２に示す構成のサンプルホールド回路ＳＨについては、更にトランジスタを追加して、ノイズの影響を低減させた構成とすることが可能である。以下、このような構成としたサンプルホールド回路ＳＨについて、第２実施形態として説明する。

２．第２実施形態
次に第２実施形態について説明する。なお第２実施形態は、サンプルホールド回路ＳＨにＮ型MOSトランジスタTrN5を追加した点、および、サンプルホールド回路ＳＨの制御に用いられる制御信号VG0_INVが入力されるようにした点に関連する部分を除き、基本的には第１実施形態と同等である。以下の説明では、第１実施形態と異なる点の説明に重点をおき、共通する点については説明を省略することがある。

図４は、第２実施形態に係るサンプルホールド回路ＳＨの構成図である。図４に示すサンプルホールド回路ＳＨは、第１実施形態の場合に比べ、Ｎ型MOSトランジスタTrN2のドレインDN2とサンプルホールド用コンデンサＣ２の片側の端子N1の間に、Ｎ型MOSトランジスタTrN5が追加された構成となっている。

また図４に示すサンプルホールド回路ＳＨは、制御信号VG0_INVが入力される端子Ｔcon3を備えている。制御信号VG0_INVは、スイッチング電源回路１内において生成され、端子Ｔcon3へ入力されるようになっている。

Ｎ型MOSトランジスタTrN5のゲートGN5は、端子Ｔcon3に接続されており、制御信号VG0_INVが入力される。Ｎ型MOSトランジスタTrN5のドレインDN5は、サンプルホールド用コンデンサＣ２の片側の端子N1に接続されている。Ｎ型MOSトランジスタTrN5のソースSN5は、Ｎ型MOSトランジスタTrN2のドレインDN2に接続されている。Ｎ型MOSトランジスタTrN5のバックゲートBN5は、接地点（GND）に接続されている。

また制御信号VG0_INVは、GND電圧とVCC電圧との２値をとる信号であり、制御信号VG1_INVと同等の信号、或いは、制御信号VG1_INVを所定の微小時間Δt1だけ早める方向にシフトさせた状態の信号である（このようにシフトさせる目的等については、後述する説明により明らかとなる）。つまり制御信号VG0_INVは概ね、サンプルホールドのサンプル時にはVCC電圧となり、ホールド時にはGND電圧になる。

図４に示すサンプルホールド回路ＳＨでは、サンプルホールドのサンプル時には、Ｎ型MOSトランジスタTrN2およびTrN5の両方がONとなり、電圧信号IN1の電圧によりコンデンサＣ２が充電される。ホールド時には、Ｎ型MOSトランジスタTrN2およびTrN5の両方がOFFとなり、コンデンサＣ２の電圧は保持される。

なお第１実施形態（図２を参照）では、Ｎ型MOSトランジスタTrN2のドレインDN2が直接コンデンサＣ２に接続されている。そのため端子ＴinとコンデンサＣ２の間においては、Ｎ型MOSトランジスタTrN2のソース-ドレイン間寄生容量とバックゲート-ドレイン間寄生容量が、並列に接続された状態となっている。これによりホールド時において、電圧信号IN1は、これらの寄生容量を介して、コンデンサＣ２に比較的大きな影響を与える要因となってしまう。

しかし第２実施形態（図４を参照）では、端子ＴinとコンデンサＣ２の間においては、Ｎ型MOSトランジスタTrN2のソース-ドレイン間寄生容量とバックゲート-ドレイン間寄生容量の並列部分に対し、Ｎ型MOSトランジスタTrN5のソース-ドレイン間寄生容量が直列に接続された状態となっている。これにより合成容量が小さくなるため、ホールド時において電圧信号IN1の電圧に急峻な波形やノイズがのっても、寄生容量を介したコンデンサＣ２への影響を小さくすることができる。

なお、Ｎ型MOSトランジスタのソース-ドレイン間の寄生容量の大きさがサンプルホールド用コンデンサＣ２の容量の大きさと比較して小さくなるように、当該Ｎ型MOSトランジスタのサイズを小さくすれば、その分、寄生容量を介したコンデンサＣ２への影響を小さくすることができる。

端子Ｔinとサンプルホールド用のコンデンサＣ２の間にサンプルホールド用スイッチングトランジスタを２個直列接続し、コンデンサＣ２に近い側のスイッチングトランジスタTrN5のバックゲートをGND接続し、かつ、そのサイズ（スイッチングトランジスタTrN5等のサイズ）を小さくすることにより、ソース-ドレイン間容量を介した入力ノイズのコンデンサＣ２への影響は低減される。

また制御信号VG0_INVを、制御信号VG1_INV（制御信号VG1とは逆相の信号）を所定の微小時間Δt1だけ早める方向にシフトさせた状態の信号とすることにより、更にスイッチングノイズの影響を回避できるといった効果を得ることが可能である。この点について、図５および図６を参照しながら以下に説明する。

図５は、第２実施形態における各種信号などの時間変化を表すタイミングチャートである。なお図５では図３に比べて、制御信号VG0_INVの時間変化、およびＮ型MOSトランジスタTrN5のON/OFFの時間変化のチャートが追加されている。また図６は、図５の一部を拡大してより詳細に表したものである。

制御信号VG0_INVはGND電圧とVCC電圧の２値をとる信号であり、先述した通り、制御信号VG1_INV（制御信号VG1とは逆相の信号）を微小時間Δt1だけ早める方向にシフトさせた状態の信号となっている。逆に言えば、制御信号VG1_INV（制御信号VG1とは逆相の信号）は、制御信号VG0_INVに微小時間Δt1の遅延をもたせた状態の信号となっている。

このような制御信号VG0_INVが入力されることにより、Ｎ型MOSトランジスタTrN5は、Ｎ型MOSトランジスタTrN2よりも先にOFFする。そのため、ホールドする直前まで電圧信号IN1をコンデンサＣ２に与えることができ、かつ、Ｎ型MOSトランジスタTrN2のスイッチングノイズの影響を回避することができる。これによりサンプルホールド回路ＳＨは、正確な電圧をサンプルホールドすることが可能となっている。

３．その他
以上に説明したように各実施形態のサンプルホールド回路ＳＨは、電圧信号IN1が入力される端子Ｔin（入力端）、端子Ｔout（出力端）、コンデンサＣ２、４個のＮ型MOSトランジスタ（TrN1〜TrN4）、Ｐ型MOSトランジスタTrP1を備えている。またサンプルホールド回路ＳＨは、サンプル期間とホールド期間を示す制御信号VG1に応じて、コンデンサＣ２を用いた電圧信号IN1のサンプルホールドを行い、端子Ｔoutから該サンプルホールドの結果を出力するように構成されている。

そしてＮ型MOSトランジスタTrN1は、ゲートに制御信号VG1が入力され、ドレインがＰ型MOSトランジスタTrP1のドレインとＮ型MOSトランジスタTrN2のゲートとＮ型MOSトランジスタTrN3のドレインに接続され、ソースが端子ＴinとＮ型MOSトランジスタTrN2のソースと自身のバックゲートに接続されている。

またＰ型MOSトランジスタTrP1は、ゲートに制御信号VG1が入力され、ソースが自身のバックゲートに接続されるとともに電圧信号IN1より高い所定のVCC電圧に維持される。

またＮ型MOSトランジスタTrN2は、ドレインが端子Ｔoutに接続されるとともにコンデンサＣ２を介して接地され、バックゲートがＮ型MOSトランジスタTrN3のソースとバックゲートに接続されるとともに抵抗Ｒ２を介してＮ型MOSトランジスタTrN4のドレインに接続されている。

またＮ型MOSトランジスタTrN3は、ゲートに制御信号VG1が入力される。またＮ型MOSトランジスタTrN4は、ソースとバックゲートが接地されている。そして制御信号VG1は、サンプル期間にはGND電圧となりホールド期間にはVCCとなる２値の信号であり、Ｎ型MOSトランジスタTrN4のゲートには、制御信号VG1とは逆相の信号が入力されるようになっている。

そのためサンプルホールド回路ＳＨによれば、スイッチング素子Ｓ１との間にアンプ等を設けることを要せず、消費電力や回路規模を低減させながらも、サンプルホールドが正しく行われるようにすることが可能となっている。

また第２実施形態のサンプルホールド回路ＳＨは、Ｎ型MOSトランジスタTrN2とコンデンサＣ２の間にＮ型MOSトランジスタTrN5を更に備えている。そしてＮ型MOSトランジスタTrN5は、ソースがＮ型MOSトランジスタTrN2のドレインに接続され、ドレインが端子Ｔoutに接続されるとともにコンデンサＣ２を介して接地され、バックゲートが接地されている。そのため第２実施形態のサンプルホールド回路ＳＨによれば、更にノイズの影響を低減させることが可能となっている。

また各実施形態のスイッチング電源回路１は、サンプルホールド回路ＳＨを備えており、スイッチング素子Ｓ１をオン／オフ制御することにより、所定の直流電圧VOUTを出力する。スイッチング電源回路１においては、スイッチング素子Ｓ１を流れる電流に応じた電圧が、電圧信号IN1として端子Ｔinに入力される。またサンプルホールドの結果に基づいて、スイッチング制御信号生成回路３がスイッチング制御信号Vqを生成して出力し、スイッチング素子Ｓ１が制御される。

また本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、スイッチング電源回路等に利用することができる。

１スイッチング電源回路
２基準パルス発生回路
３スイッチング制御信号生成回路
４ＤＣ−ＤＣコンバータ
６タイミング信号生成回路
７否定回路
１１否定回路
１２遅延回路
１３論理積回路
１４論理回路
１５三角波発生回路
１６差動増幅回路
１７比較回路
１８加算回路
ＳＨサンプルホールド回路
Ｃ２サンプルホールド用コンデンサ
Ｒ１，Ｒ２抵抗
Ｔin 端子（入力端）
Ｔcon1 端子
Ｔcon2 端子
Ｔcon3 端子
Ｔout 端子（出力端）
TrN1 Ｎ型MOSトランジスタ（第１のトランジスタ）
TrN2 Ｎ型MOSトランジスタ（第２のトランジスタ）
TrN3 Ｎ型MOSトランジスタ（第３のトランジスタ）
TrN4 Ｎ型MOSトランジスタ（第４のトランジスタ）
TrN5 Ｎ型MOSトランジスタ（第５のトランジスタ）
TrP1 Ｐ型MOSトランジスタ

Claims

電圧信号が入力される入力端、出力端、コンデンサ、Ｎ型MOSトランジスタである第１から第４の各トランジスタ、および、Ｐ型MOSトランジスタを備え、
サンプル期間とホールド期間を示す制御信号に応じて、前記コンデンサを用いた前記電圧信号のサンプルホールドを行い、前記出力端から該サンプルホールドの結果を出力するサンプルホールド回路であって、
第１のトランジスタは、
ゲートに前記制御信号が入力され、ドレインが前記Ｐ型MOSトランジスタのドレインと第２のトランジスタのゲートと第３のトランジスタのドレインに接続され、ソースが前記入力端と第２のトランジスタのソースと自身のバックゲートに接続されており、
前記Ｐ型MOSトランジスタは、
ゲートに前記制御信号が入力され、ソースが自身のバックゲートに接続されるとともに前記電圧信号より高い所定電圧に維持され、
第２のトランジスタは、
ドレインが前記出力端に接続されるとともに前記コンデンサを介して接地され、バックゲートが第３のトランジスタのソースとバックゲートに接続されるとともに抵抗を介して第４のトランジスタのドレインに接続され、
第３のトランジスタは、
ゲートに前記制御信号が入力され、
第４のトランジスタは、
ソースとバックゲートが接地されていることを特徴とするサンプルホールド回路。
前記制御信号は、前記サンプル期間には接地電圧となり前記ホールド期間には前記所定電圧となる、２値の信号であり、
前記第４のトランジスタのゲートには、前記制御信号とは逆相の信号が入力されることを特徴とする請求項１に記載のサンプルホールド回路。
第２のトランジスタと前記コンデンサの間に、Ｎ型MOSトランジスタである第５のトランジスタを更に備え、
第５のトランジスタは、
ソースが第２のトランジスタのドレインに接続され、ドレインが前記出力端に接続されるとともに前記コンデンサを介して接地され、バックゲートが接地されていることを特徴とする請求項１または請求項２に記載のサンプルホールド回路。
第５のトランジスタのゲートには、
前記制御信号とは逆相の信号を所定の微小時間だけ早める方向にシフトさせた状態の信号が、入力されることを特徴とする請求項３に記載のサンプルホールド回路。
請求項１から請求項４の何れかに記載のサンプルホールド回路を備え、
スイッチング素子をオン／オフ制御することにより、所定の直流電圧を出力するスイッチング電源回路であって、
前記スイッチング素子を流れる電流に応じた電圧が、前記電圧信号として前記入力端に入力され、
前記サンプルホールドの結果に基づいて、前記スイッチング素子を制御することを特徴とするスイッチング電源回路。