JP5094431B2 - 電力増幅回路 - Google Patents

Description

本発明は、電力増幅回路に関し、特にオーディオ信号を増幅する電力増幅回路に関するものである。

従来より、オーディオ信号を増幅する電力増幅回路においてＤＣ出力を検知し保護をかけることによって、スピーカの破損や焼損を防止する技術が種々提案されている（例えば、特許文献１乃至特許文献３や非特許文献１参照）。

特開２００３−２５８５７５号公報 特開２０００−１５２３６７号公報 特開２０００−１５１２９７号公報 "ヤマハデジタルアンプＩＣ"、[online]、平成１９年４月１０日、ヤマハ株式会社、[平成１９年１１月１日検索]、インターネット＜ＵＲＬ：http://www. yamaha.co.jp/news/2007/07041001.html＞

特許文献１では、オフセットの発生の有無を検出及び判断することによってスピーカ等の負荷を損傷等しないようにするＢＴＬ増幅装置が提案されている。しかしながら、特許文献１で提案されているＢＴＬ増幅装置はオフセットの発生の有無を検出及び判断することによってＤＣ出力を検知し保護をかけているので、Ｄ級アンプに適用することができないという問題がある。

特許文献２では、出力電圧波形のクリップを検出することによってスピーカを保護するＢＴＬ電力増幅器が提案されている。しかしながら、特許文献２で提案されているＢＴＬ電力増幅器は出力電圧波形のクリップを検出することによってＤＣ出力を検知し保護をかけているので、Ｄ級アンプに適用することができないという問題がある。

特許文献３では、それぞれ別個のスピーカを駆動する２個のＢＴＬ増幅回路の各出力段トランジスタの出力電流差を検出することによってスピーカを保護する異常検出回路が提案されている。しかしながら、特許文献３で提案されている異常検出回路では、それぞれ別個のスピーカを駆動するＢＴＬ増幅回路が２個必要であり、１個のスピーカを駆動するＢＴＬ増幅回路単独での保護がかけられないという問題がある。

非特許文献１では、図４に示すようなブロック図が開示されており、ＤＣ出力検知機能を有するＤ級アンプが開示されている。しかしながら、ＤＣ出力検知の具体的な回路構成は一切開示も示唆もされていないので、どのような回路構成によりＤＣ出力検知を実現しているのか不明である。

ところで、Ｄ級アンプにおけるＤＣ出力は、ＢＴＬ出力形式であればＤ級アンプの入力端子等の天絡または地絡により発生するが、ドライバー段で生じた異常により発生する場合もあるので、ドライバー段で生じた異常によるＤＣ出力も検出可能であることが望ましい。また、接続されるスピーカの性能に応じてＤＣ出力の検出時間が変更可能であることが望ましい。しかしながら、上述した従来技術では、このような要求を満たすことができなかった。

本発明は、上記の状況に鑑み、ドライバー段で生じた異常によるＤＣ出力も検出可能である電力増幅回路を提供することを目的とする。

上記目的を達成するために、本発明に係る電力増幅回路は、入力信号に応じた信号をパルス信号に変換する変調回路と、前記変調回路の出力信号に応じてスイッチング電力増幅を行うドライバー部と、前記ドライバー部の出力電圧に同期する電圧を生成する同期電圧生成部と、前記ドライバー部の出力電圧が所定のデューティ以上になったときに、前記ドライバー部の出力電圧に同期する電圧を所定の時定数に従って降下させる電圧降下部と、前記変調回路の出力信号がハイレベルであるときに、前記電圧降下部によって降下した電圧が所定値以下であればＤＣ出力であると判断するＤＣ出力検出部とを備えるようにしている。

このような構成によると、ドライバー部の後段に、同期電圧生成部、電圧降下部、及びＤＣ出力検出部が設けられているので、ドライバー段で生じた異常によるＤＣ出力も検出可能である。

また、上記構成の電力増幅回路において、半導体集積回路装置と前記半導体集積回路装置に外付けされる回路素子とによって構成される電力増幅回路とし、前記半導体集積回路装置に外付けされる回路素子が、前記所定の時定数に影響を及ぼす回路素子を少なくとも含んでいるようにしてもよい。

このような構成によると、半導体集積回路装置に外付けされる回路素子に、ドライバー部の出力電圧に同期する電圧の降下特性を決定する所定の時定数に影響を及ぼす回路素子が含まれているので、ＤＣ出力の検出時間を容易に変更することができる。

また、上記各構成の電力増幅回路において、前記変調回路をＰＷＭ（Pulse Width Modulation）回路にしてもよく、さらに、前記変調回路と、前記ドライバー部と、前記同期電圧生成部と、前記電圧降下部と、前記ＤＣ出力検出部とによって構成される回路部を二つ有し、一方の前記変調回路に入力される信号と他方の前記変調回路に入力される信号とが相補的であるようにしてもよい。これにより、ＢＴＬ出力形式の電力増幅回路を実現することができる。

また、半導体集積回路装置と前記半導体集積回路装置に外付けされる回路素子とによって構成される電力増幅回路とし、前記半導体集積回路装置に外付けされる回路素子が、前記所定の時定数に影響を及ぼす回路素子を少なくとも含んでいる上記各構成の電力増幅回路において、前記ドライバー部が、第１の電位と前記第１の電位よりも低い第２の電位との間に設けられる直列接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴを有し、前記同期電圧生成部が、前記ドライバー部の出力電圧より高いブートストラップ電圧を生成し、前記半導体集積回路装置に外付けされる回路素子であって、前記所定の時定数に影響を及ぼす回路素子がブートストラップ用コンデンサであるようにしてもよい。

このような構成によると、前記ドライバー部が、第１の電位と前記第１の電位よりも低い第２の電位との間に設けられる直列接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴを有する構成であるときに必要となるブートストラップ用コンデンサを利用して、電圧降下部を構成することができるので、部品点数の増加を抑えることができる。

本発明に係る電力増幅回路によると、ドライバー部の後段に、同期電圧生成部、電圧降下部、及びＤＣ出力検出部が設けられているので、ドライバー段で生じた異常によるＤＣ出力も検出可能である。

本発明の実施形態について図面を参照して以下に説明する。本発明に係る電力増幅回路の一構成例を図１に示す。

図１に示す本発明に係る電力増幅回路は、デジタルアンプＩＣ１と、デジタルアンプＩＣ１に外付けされるコンデンサ２及び３とによって構成されているＢＴＬ出力形式のＤ級アンプである。図１に示す本発明に係る電力増幅回路の正極側出力端子１５から出力されるＰＷＭ出力電圧は、ＬＰＦ回路４によってアナログ信号に変換された後、スピーカ６の正極側に供給される。また、図１に示す本発明に係る電力増幅回路の負極側出力端子１６から出力されるＰＷＭ出力電圧は、ＬＰＦ回路５によってアナログ信号に変換された後、スピーカ６の負極側に供給される。

デジタルアンプＩＣ１は、アナログのオーディオ信号を入力する入力端子７と、入力端子７から供給されたアナログのオーディオ信号を増幅するアンプ８と、バイアス電圧を入力してアンプ８に供給するバイアス端子９と、アンプ８の出力信号をパルス幅変調するＰＷＭ回路１０と、アンプ８の出力信号を反転する反転回路１１と、反転回路１１の出力信号をパルス幅変調するＰＷＭ回路１２と、ＰＷＭ回路１０の出力信号に応じて駆動する正極側ドライバー部１３と、ＰＷＭ回路１２の出力信号に応じて駆動する負極側ドライバー部１４と、正極側ＰＷＭ出力端子１５と、負極側ＰＷＭ出力端子１６と、正極側ＢＳＰ端子１７と、負極側ＢＳＰ端子１８と、抵抗Ｒ１〜Ｒ４と、コンパレータ１９及び２０と、ＤＣ出力保護回路２１及び２２とを備えている。

正極側ドライバー部１３は、ＰＷＭ回路１０の出力信号に応じてＮチャネル型ＭＯＳＦＥＴ１３Ｄのゲート電圧をパルス駆動するドライバー１３Ａと、ＰＷＭ回路１０の出力信号を反転する反転回路１３Ｂと、反転回路１３Ｂの出力信号に応じてＮチャネル型ＭＯＳＦＥＴ１３Ｅのゲート電圧をパルス駆動するドライバー１３Ｃと、ドレインに定電圧Ｖ_CCが印加されソースに正極側ＰＷＭ出力端子１５及びドライバー１３Ａの負電源端が接続されるＮチャネル型ＭＯＳＦＥＴ１３Ｄと、ドレインに正極側ＰＷＭ出力端子１５及びドライバー１３Ａの負電源端が接続されソースに接地電圧が印加されるＮチャネル型ＭＯＳＦＥＴ１３Ｅと、アノードにＶ_CCが印加されカソードにＢＳＰ端子１７及びドライバー１３Ａの正電源端が接続されるダイオード１３Ｆとによって構成される。そして、正極側ＰＷＭ出力端子１５とＢＳＰ端子１７とがコンデンサ２を介して接続されることにより、ドライバー１３Ａの正電源に定電圧Ｖ_CCよりも高いブートストラップ電圧を供給することができる。なお、ドライバー１３Ｃの正電源端には定電圧Ｖ_CCが印加され、ドライバー１３Ｃの負電源端には接地電圧が印加される。

負極側ドライバー部１４は、正極側ドライバー部１３と同様の構成であるので、詳細な説明を省略する。

次に、通常時の正極側ドライバー部１３及び負極側ドライバー部１４の動作について説明する。なお、本明細書中で用いているＮチャネル型ＭＯＳＦＥＴ１３Ｄ及び１３Ｅにおける「相補的」という文言は、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄ及び１３Ｅのオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点から、両ＭＯＳＦＥＴ１３Ｄ、１３Ｅが同時にオン状態とならないように、互いのオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。また、Ｎチャネル型ＭＯＳＦＥＴ１４Ｄ及び１４Ｅについても、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄ及び１３Ｅと同様である。

まず、ドライバー１３Ｃによって、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅのゲート電圧がハイレベルとされ、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅがオン状態にされると、正極側ＰＷＭ出力端子１５の電圧はほぼ接地電圧Ｖ_GNDとなる。また、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅがオン状態にされると、ダイオード１３Ｆ及びコンデンサ２にも、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅを介してグランドに向けた電流が流れる。その結果、コンデンサ２には電荷が蓄積され、その両端間には、定電圧Ｖ_CCからダイオード１３Ｆの順方向降下電圧Ｖ_Fを差し引いた電位差が生じることになり、ＢＳＰ端子１７の電圧（ブートストラップ電圧）はＶ_CC−Ｖ_Fとなる。また、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅのオン期間中、ドライバー１３Ａによって、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄのゲート電圧はローレベルとされ、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄは、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅのオン状態に対して相補的にオフ状態とされる。

その後、ドライバー１３Ｃによって、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅのゲート電圧がローレベルに遷移され、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅがオフ状態にされた後、所定の両オフ期間が経過すると、ドライバー１３Ａによって、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄのゲート電圧がハイレベルに遷移され、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄがオン状態になる。これにより、正極側ＰＷＭ出力端子１５の電圧は、ほぼ定電圧Ｖ_CCとなる。このとき、コンデンサ２の両端間には、先の充電によって生じた電位差が保持されているので、ＢＳＰ端子１７の電圧（ブートストラップ電圧）は、正極側ＰＷＭ出力端子１５の電圧（Ｖ_CC）をコンデンサ２の充電電圧分（Ｖ_CC−Ｖ_F）だけ高めた電圧値（２Ｖ_CC−Ｖ_F）となる。

通常時の負極側ドライバー部１４の動作は、通常時の正極側ドライバー部１３の動作と同様であるので、ここでは詳細な説明を省略する。

通常時の正極側ドライバー部１３及び負極側ドライバー部１４は、上述したような動作を行うため、正極側ＰＷＭ出力端子１５、負極側ＰＷＭ出力端子１６、正極側ＢＳＰ端子１７、及び負極側ＢＳＰ端子１８の各電圧波形は図２に示すようになる。

次に、入力端子７が天絡した場合の正極側ドライバー部１３及び負極側ドライバー部１４の動作について説明する。入力端子７が天絡した場合、ＰＷＭ回路１０からはオンデューティ１００％付近（１００％自体も含む）のＰＷＭ信号が出力され、ＰＷＭ回路１２からはオンデューティ０％付近（０％自体も含む）のＰＷＭ信号が出力されることになる。

ＰＷＭ回路１０からオンデューティ１００％付近のＰＷＭ信号が出力されると、Ｎチャネル型ＭＯＳＦＥＴ１３Ｄはほとんど常時或いは常時オン状態となり、Ｎチャネル型ＭＯＳＦＥＴ１３Ｅはほとんど常時或いは常時オフ状態となるので、正極側ＰＷＭ出力端子１５の電圧はほとんど常時或いは常時ほぼ定電圧Ｖ_CCとなる。そして、正極側ＰＷＭ出力端子１５の電圧（Ｖ_CC）をコンデンサ２の充電電圧分（Ｖ_CC−Ｖ_F）だけ高めた電圧値（２Ｖ_CC−Ｖ_F）であったＢＳＰ端子１７の電圧（ブートストラップ電圧）は、放電抵抗である抵抗Ｒ１及びＲ２により時定数τ＝Ｃ×Ｒ（ただし、Ｃはコンデンサ２の静電容量、Ｒは抵抗Ｒ１及びＲ２の合成抵抗値）に従って、電圧降下する。

コンパレータ１９の非反転入力端子にはＢＳＰ端子１７の電圧の分圧が入力され、コンパレータ１９の反転入力端子には所定の電圧が入力される。コンパレータ１９は、ＢＳＰ端子１７の電圧が閾値Ｖ_TH以下であれば、ローレベルの信号を出力する。ＤＣ出力保護回路２１は、ＰＷＭ回路の出力信号がハイレベルであって、且つ、ＢＳＰ端子１７の電圧が閾値Ｖ_TH以下であるときに、ＤＣ出力状態であると判断して、保護機能（例えばアンプ８の動作停止）を動作させる。

一方、ＰＷＭ回路１２からオンデューティ０％付近のＰＷＭ信号が出力されると、Ｎチャネル型ＭＯＳＦＥＴ１４Ｄはほとんど常時或いは常時オフ状態となり、Ｎチャネル型ＭＯＳＦＥＴ１４Ｅはほとんど常時或いは常時オン状態となるので、負極側ＰＷＭ出力端子１６の電圧はほとんど常時或いは常時ほぼ接地電圧Ｖ_GNDとなる。

入力端子７が天絡した場合の正極側ドライバー部１３及び負極側ドライバー部１４は、上述したような動作を行うため、正極側ＰＷＭ出力端子１５、負極側ＰＷＭ出力端子１６、正極側ＢＳＰ端子１７、及び負極側ＢＳＰ端子１８の各電圧波形は図３に示すようになる。

なお、入力端子７が地絡した場合は、ＰＷＭ回路１０からオンデューティ０％付近のＰＷＭ信号が出力され、ＰＷＭ回路１２からオンデューティ１００％付近のＰＷＭ信号が出力されるので、ＤＣ出力保護回路２２がＤＣ出力状態であることを検出して、保護機能を動作させる。

図１に示す本発明に係る電力増幅回路は、ドライバー段の後段にＤＣ出力検出部（抵抗Ｒ１〜Ｒ４、コンパレータ１９及び２０、ＤＣ出力保護回路２１及び２２）を設けているので、入力端子７の天絡・地絡によって生じるＤＣ出力のみならず、バイアス端子９の天絡・地絡や、アンプ８、ＰＷＭ回路１０、ＰＷＭ回路１２、正極側ドライバー部１３、負極側ドライバー部１４のいずれかの異常によって生じるＤＣ出力も検出することができる。

また、図１に示す本発明に係る電力増幅回路は、コンデンサ２及び３が外付けのコンデンサであり、コンデンサ２及び３の静電容量を変えることにより、ＤＣ出力の検出時間を変えることができるので、ＤＣ出力の検出時間が容易に変更可能である。

また、上述した実施形態では、ＢＴＬ出力形式のＤ級アンプについて説明したが、本発明に係る電力増幅回路は、ＢＴＬ出力形式のＤ級アンプに限定されない。例えば、図１に示す本発明に係る電力増幅回路から反転回路１１、ＰＷＭ回路１２、負極側ドライバー部１４、負極側ＰＷＭ出力端子１６、ＢＳＰ端子１８、抵抗Ｒ３及びＲ４、コンパレータ２０、並びにＤＣ出力保護回路２２を取り除き、ＬＰＦ回路５も用いず、スピーカ６の負極側を接地するようにしてもよい。

また、上述した実施形態では、デジタルアンプＩＣ１と、デジタルアンプＩＣ１に外付けされるコンデンサ２及び３とによって構成されているＤ級アンプについて説明したが、本発明に係る電力増幅回路は、この構成に限定されることはなく、全てＩＣによって構成されていて外付け部品を有していない電力増幅回路であってもよい。

は、本発明に係る電力増幅回路の一構成例を示す図である。 は、通常時の各部電圧波形を示す図である。 は、入力端子が天絡した場合の各部電圧波形を示す図である。 は、非特許文献１で開示されているＤ級アンプのブロック図である。

符号の説明

１ デジタルアンプＩＣ
２、３ コンデンサ
４、５ ＬＰＦ回路
６ スピーカ
７ 入力端子
８ アンプ
９ バイアス端子
１０、１２ ＰＷＭ回路
１１ 反転回路
１３ 正極側ドライバー部
１３Ａ、１３Ｃ ドライバー
１３Ｂ 反転回路
１３Ｄ、１３Ｅ Ｎチャネル型ＭＯＳＦＥＴ
１３Ｆ ダイオード
１４ 負極側ドライバー部
１４Ａ、１４Ｃ ドライバー
１４Ｂ 反転回路
１４Ｄ、１４Ｅ Ｎチャネル型ＭＯＳＦＥＴ
１４Ｆ ダイオード
１５ 正極側ＰＷＭ出力端子
１６ 負極側ＰＷＭ出力端子
１７ 正極側ＢＳＰ端子
１８ 負極側ＢＳＰ端子
１９、２０ コンパレータ
２１、２２ ＤＣ出力保護回路
Ｒ１〜Ｒ４ 抵抗

Claims (4)

1. 入力信号に応じた信号をパルス信号に変換する第１変調回路および第２変調回路と、
   前記第１変調回路の出力信号に応じてスイッチング電力増幅を行う第１ドライバー部および前記第２変調回路の出力信号に応じてスイッチング電力増幅を行う第２ドライバー部と、
   前記第１ドライバー部の出力電圧に同期する電圧を生成する第１同期電圧生成部および前記第２ドライバー部の出力電圧に同期する電圧を生成する第２同期電圧生成部と、
   前記第１ドライバー部の出力電圧が所定のデューティ以上になったときに、前記第１ドライバー部の出力電圧に同期する電圧を所定の時定数に従って降下させる第１電圧降下部および前記第２ドライバー部の出力電圧が所定のデューティ以上になったときに、前記第２ドライバー部の出力電圧に同期する電圧を所定の時定数に従って降下させる第２電圧降下部と、
   前記第１変調回路の出力信号がハイレベルであるときに、前記第１電圧降下部によって降下した電圧が所定値以下であればＤＣ出力であると判断する第１ＤＣ出力検出部および前記第２変調回路の出力信号がハイレベルであるときに、前記第２電圧降下部によって降下した電圧が所定値以下であればＤＣ出力であると判断する第２ＤＣ出力検出部とを備え、
   前記第１変調回路に入力される信号と前記第２変調回路に入力される信号は相補的であり、前記第１ＤＣ出力検出部または前記第２ＤＣ出力検出部のいずれかがＤＣ出力であると判断したときに保護機能を動作させることを特徴とする電力増幅回路。
2. 半導体集積回路装置と前記半導体集積回路装置に外付けされる回路素子とによって構成される電力増幅回路であって、
   前記半導体集積回路装置に外付けされる回路素子が、前記所定の時定数に影響を及ぼす回路素子を少なくとも含んでいる請求項１に記載の電力増幅回路。
3. 前記第１変調回路および前記第２変調回路それぞれがＰＷＭ回路である請求項１又は請求項２に記載の電力増幅回路。
4. 前記第１ドライバー部および前記第２ドライバー部それぞれが、第１の電位と前記第１の電位よりも低い第２の電位との間に設けられる直列接続された第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴを有し、
   前記第１同期電圧生成部が、前記第１ドライバー部の出力電圧より高いブートストラップ電圧を生成し、
   前記第２同期電圧生成部が、前記第２ドライバー部の出力電圧より高いブートストラップ電圧を生成し、
   前記半導体集積回路装置に外付けされる回路素子であって、前記所定の時定数に影響を及ぼす回路素子がブートストラップ用コンデンサである請求項１〜３のいずれか１項に記載の電力増幅回路。