JP5484940B2 - デジタルアンプ - Google Patents
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Description
この構成により、ブートストラップコンデンサの充電を簡単な制御で確実に行うことができる。
本実施形態のデジタルアンプの起動時、ローサイド側のFET131aからオン駆動した場合、増幅回路103の出力電圧Voは−Vbとなる。このとき、ハイサイド側のFET131bはオフ状態であるため、ブートストラップコンデンサCbは、ブート電圧Vbootがしきい値「Vz−2Vbe−Vf」に到達するまで充電される(このときは、正電源(+Vcc)が十分に高い電圧になっていないため、正電源(+Vcc)からブートストラップコンデンサCbは充電されない。)。なお、Vzは、ツェナーダイオードDzのカソード側の電圧であって、正電源電圧(+Vb)から抵抗R1によって電圧降下した電圧である。Vbeは、トランジスタTr1,Tr2のベース・エミッタ間電圧である。Vfは、ダイオードD1の順方向電圧である。また、ブートストラップコンデンサCbの充電電流は、抵抗R2の抵抗値に依存する。
103 増幅回路
105 ブートストラップ制御回路
107 復調回路
131a,131b FET
133a,133b 駆動回路
Cb ブートストラップコンデンサ
R1,R2 抵抗
Dz ツェナーダイオード
Tr1,Tr2 トランジスタ
D1 ダイオード
Claims (1)
- アナログ信号をデジタルパルス信号に変換するデジタルパルス信号変換部と、
ソースが負の電源電圧に接続された第1のFETとドレインが正の電源電圧に接続された第2のFETとが直列接続されたFETスイッチング部、前記第1のFETのゲート−ソース間に第1の所定電圧を供給する第1の駆動部、および前記第2のFETのゲート−ソース間に前記第1の所定電圧を供給する第2の駆動部を有し、前記FETスイッチング部の前記第1のFETと前記第2のFETを交互にオンオフすることによって前記デジタルパルス信号を増幅する増幅部と、
前記第2の駆動部に供給する電源をブートストラップするブートストラップコンデンサと、
前記ブートストラップコンデンサの充電を制御するために、一端が前記正の電源電圧に接続され他端が前記ブートストラップコンデンサの一端に接続されたブートストラップ制御部と、
前記増幅部によって増幅されたデジタルパルス信号をアナログ信号に変換するアナログ信号変換部とを備え、
前記ブートストラップ制御部は、抵抗、ツェナーダイオード、トランジスタ、およびダイオードを備え、前記抵抗と前記ツェナーダイオードは前記正の電源電圧と前記増幅部との間に直列接続され、前記トランジスタと前記ダイオードは、前記抵抗と前記ツェナーダイオードとの間の経路と前記ブートストラップコンデンサとの間に直列接続され、
前記ブートストラップコンデンサに充電されたブート電圧が第2の所定電圧値未満の場合に前記ブートストラップコンデンサの充電を行い、前記第2の所定電圧値以上の場合に前記ブートストラップコンデンサへの電流経路を遮断することを特徴とするデジタルアンプ。
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