JPH0263213A - パワースイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パワー出力回路に関し、例えばソースフォ
ロワ形態の出力ＭＯＳＦＥＴを用いて誘導性負荷を駆動
する出力回路に利用して有効な技術に関するものである
。

〔従来の技術〕

誘導性負荷を駆動するパワー出力回路の例として、例え
ば雑誌「電子技術Ｊ　１９８７年１１月号、頁２２〜頁
２５がある。このパワーＭＯＳ　Ｆ　ＥＴは、ソースを
接地し、ドレインに誘導性負荷であるモータ等を接続す
るものである。

〔発明が解決しようとする課題〕

電子燃料噴射用のソレノイド等のように自動車搭載用の
パワースイッチ回路は、パワー出力素子を電源電圧側と
し、負荷を回路の接地電位側にするハイサイド駆動回路
（ソースフォロワ回路）とすることが望ましい。なぜな
ら、負荷を電′ａ電圧側に接続した場合においては、衝
突事故等により負荷が接地されると、そこに過電流が流
れて火災を引き起こす虞れがあるからである。

上記ソースフォロワ出力回路においては、出力ＭＯＳ　
Ｆ　ＥＴのゲートをハイレベルから回路の接地電位のよ
うなロウレベルに切り換えて、出力ＭＯＳＦＥＴをオン
状態からオフ状態に切り換えるとき誘導性負荷に逆起電
圧が発生する。これにより、出力ＭＯＳ　Ｆ　ＥＴのソ
ース電位が負電位になり、それが出力ＭＯＳ　Ｆ　ＥＴ
の実質的なしきい値電圧ｖｔｈに達すると出力ＭＯＳ　
Ｆ　ＥＴが再びオン状態になり出力端子（ソース）の電
位をクランプさせる。上記しきい値電圧ｖｔｈは、絶対
値的に比較的小さな電圧であるため、上記誘導性負荷に
蓄えられたエネルギーを放出させるのに比較的長い時間
がかかり、出力ＭＯＳ　Ｆ　ＥＴを実質的にオフ状態と
するのが遅くなる。このことは、上記誘導性負荷をパル
ス幅変調信号により駆動する場合、上記逆起電圧期間、
言い換えるならば、上記出力ＭＯＳ　Ｆ　ＥＴの実質的
なオフ状態への切り換え時間が長くなると、その分スイ
ツチ制御信号であるパルス幅変調信号のパルス幅デユー
ティが制約を受けて制御範囲が狭くなる。

また、上記のようなソースフォロワ出力回路においては
、ゲートに供給される駆動電圧に対して出力レベルがそ
のゲート、ソース間電圧（しきい値電圧）だけ低下して
しまう。そこで、ゲートに供給される駆動電圧は、昇圧
回路を用いて出力ＭＯＳＦＥＴのドレインに供給される
電源電圧以上の高い電圧にされる。この場合、昇圧回路
はキャパシタを利用したチャージポンプ回路を用いてい
るので、出力ＭＯＳＦＥＴをオフ状態からオン状態に切
り換えるときのゲート電圧の立ち上がりが比較的遅いと
いう問題を有する。

さらに、上記のような誘導性負荷を駆動するパワースイ
ッチ回路においては、上記のような出力ＭＯＳ　Ｆ　Ｅ
Ｔのスイッチング動作に伴う誘導性負荷に蓄えられたエ
ネルギー（逆起電圧）の放出の他に、誘導性負荷を駆動
中に電源スィッチを誤ってオフ状態にした場合のように
電源が開放状態にされたとき、誘導性負荷に蓄えられた
エネルギーによって素子が破壊されてしまうことを防ぐ
必要がある。

この発明の目的は、簡単な構成でソースフォロワ形態の
出力ＭＯＳＦＥＴの実質的なオフ状態への切り換えを高
速にしたパワースイッチ回路を提供することにある。

この発明の他の目的は、簡単な構成でソースフォロワ形
態の出力ＭＯＳ　Ｆ　ＥＴのオン状態への切り換えを高
速にしたパワースイッチ回路を提供することにある。

この発明の更に他の目的は、簡単な構成で電源開放時に
素子破壊防止機能を備えたパワースイッチ回路を提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、誘導性負荷を駆動するソースフォロワ形態の
パワーＭＯＳ　Ｆ　ＥＴのゲートとソースとの間に第１
のスイッチトランジスタを設け、そのベースと回路の接
地電位点との間に定電圧素子及びダイオード形態のトラ
ンジスタ及びこのダイオード形態のトランジスタと電流
ミラー形態にされたトランジスタとを設け、この電流ミ
ラートランジスタからベース電流が供給された第２のト
ランジスタを第１のトランジスタのベース、エミッタ間
に設ける。また、昇圧回路の出力端子にドレインが結合
された第１の駆動ＭＯＳＦＥＴと、上記第１の駆動ＭＯ
Ｓ　Ｆ　ＥＴと相補的に動作し、そのドレイン電流を電
流ミラー回路を介して昇圧回路の出力端子に伝える第２
の駆動ＭＯＳ　Ｆ　ＥＴとによりパワーＭＯ５ＦＥＴの
スイッチ制御を行う。さらに、パワーＭＯＳ　Ｆ　ＥＴ
のソースに結合された誘導性負荷により発生する逆起電
圧を検出してそのエネルギーを回路の接地電位に放出さ
せる回路を設ける。

〔作　用〕

上記した手段によれば、逆起電圧が第１のスイッチトラ
ンジスタと電流ミラートランジスタのベース、エミッタ
間電圧及び定電圧素子の定電圧の和に達すると出力ＭＯ
ＳＦＥＴが再びオン状態になって高速にその放出を行わ
せることができる。

また、入力信号により出力ＭＯＳＦＥＴをオン状態にす
るとき、電流ミラー回路を介して昇圧回路の出力電圧を
高速に立ち上がらさせることができる。さらに、電源開
放時にも誘導性負荷に発生する逆起電圧を回路の接地電
位に放出させることができる。

〔実施例１〕 第１図には、この発明に係るパワースイッチ回路をモー
タやソレノイド等のような誘導性の負荷りを駆動するハ
イサイド駆動回路（ソースフォロワ回路）に適用した場
合の一実施例の回路図が示されている。

この実施例のパワースイッチ回路は、同図に破線で示し
たように１つの集積回路ＩＣとして形成され、特に制限
されないが、パワー出力ＭＯＳＦＥＴＱ１は、そのドレ
イン領域として基板が用いられ、基板の裏面側にドレイ
ン電極が設けられる構造とされる。すなわち、パワー出
力ＭＯＳＦＥＴは、後述するように縦方向の構造とされ
る。

パワーＭＯＳ　Ｆ　ＥＴＱ　１のドレインは、電源電圧
ｖａＤに結合される。上記ＭＯＳ　Ｆ　ＥＴＱ　１のソ
ースは、外部端子に結合され、そこに上記モータやソレ
ノイド等といったような誘導性の負荷りが設けられる。

それ故、パワー出力ＭＯＳＦＥＴＱ１は、ソースフォロ
ワ出力ＭＯ５ＦＥＴとして動作する。

上記パワーＭＯＳ　Ｆ　ＥＴＱ　１のゲートと回路の接
地電位点との間には、駆動ＭＯＳＦＥＴＱ２と、ダイオ
ードＤ１が設けられる。ダイオードＤＩは負荷りに発生
する逆起電圧による逆流防止のためのものである。駆動
回路の動作電圧は、昇圧回路ＢＳＴにより上記電源電圧
Ｖｌｌ＋１を昇圧した昇圧電圧■。。＋Ｖが用いられる
。昇圧回路ＢＳＴは、チャージポンプ回路からなり、ク
ロックパルスＣＫに従い電源電圧Ｖ、を受けて昇圧電圧
ｖＤｂ＋■を形成すものである。上記駆動ＭＯＳＦＥＴ
Ｑ２のゲートには、特に制限されないが、インバータ回
路ＩＶを通して制御信号ＩＮが供給される。特に制限さ
れないが、インバータ回路■■は、ソノ動作電圧が上記
電源電圧Ｖ。Ｄに比べて比較的低い５Ｖ系の電圧とされ
る。これに応じて、上記制御信号ＩＮはハイレベルを５
■として、ロウレベルの回路の接地電位のような比較的
低い論理レベルとされる。したがって、駆動ＭＯＳＦＥ
ＴＱ２と一種のレベル変換動作を行うものである。

この実施例では、上記出力ＭＯＳ　Ｆ　ＥＴＱ　１のオ
ン状態からオフ状態への実質的なスイッチング速度を速
くするために次の回路が付加される。

すなわち、上記出力ＭＯＳＦＥＴＱＩのゲートとソース
との間には、ＮＰＮ型の第１のスイッチトランジスタＴ
３が設けられる。この第１のトランジスタＴ３のベース
と回路の接地電位が与えられるＰ型分離領域Ｐ−ＩＳＯ
との間には、抵抗Ｒ工とＲ２が設けられる。上記抵抗Ｒ
１とＲ２の接続点と接地電位点Ｐ−ＩＳＯとの間には、
ツエナ−ダイオードＺＤとダイオード形態のＰＮＰトラ
ンジスタＴＩが設けられる。上記トランジスタＴ１に対
してＰＮＰ　）ランジスタＴ２が電流ミラー形態にされ
、そのコレクタ電流がＮＰＮ型の第２のスイッチトラン
ジスタＴ４のベースに供給される。このトランジスタＴ
４のコレクタとエミッタは、トランジスタＴ３のベース
とエミッタにそれぞれ接続される。

例えば、制御信号ＩＮがハイレベルのときインバータ回
路ＩＶの出力信号が回路の接地電位のようなロウレベル
になる。これに応じて駆動ＭＯＳＦＥＴＱ２がオフ状態
にされと、パワーＭＯＳＦＥＴＱ１のゲートには、昇圧
回路ＢＳＴで形成される電圧ＶＤＤ＋Ｖが供給される。

上記昇圧回路ＢＳＴは、電源電圧Ｖ。に対してＭＯＳＦ
ＥＴＱＩの実質的なしきい値電圧より高い昇圧電圧■。

＋■を形成する。したがって、第２図の波形図に示すよ
うに、ＭＯＳ　Ｆ　ＥＴＱ　１がオン状態のとき、その
ソースからは電源電圧ＶＤ＋１がそのまま出力されるの
で電圧損失の無い高い出力電圧Ｖｏｕｔを得ることかで
きる。

制御信号ＩＮがハイレベルからロウレベルに切り変わる
と、インバータ回路ＩＶの出力信号がハイレベルになっ
て駆動ＭＯＳＦＥＴＱ２をオン状態にする。これにより
、パワー出力ＭＯＳＦＥＴＱｌのゲートに回路の接地電
位が与えられるから、パワーＭＯＳＦＥＴＱＩはいった
んオン状態からオフ状態に切り換えられる。このとき、
負荷りには、第２図に示すように逆起電圧が発生しパワ
ーＭＯＳＦＥＴＱＩのソースが結合された出力端子を負
電位に低下させる。

この実施例では、上記負荷りに発生した負電圧に応じて
トランジスタＴ３がオン状態になる。すなわち、出力電
圧Ｖｏｕｔの電位がトランジスタＴ３のベース、エミッ
タ間電圧ＶＩＩＥだけ低下すると、トランジスタＴ３に
は抵抗Ｒ１、Ｒ２を通してベース電流が供給されるため
オン状態になる。したがって、パワー出力ＭＯＳＦＥＴ
ＱＩのゲートとソース間を短絡するため、パワー出力Ｍ
ＯＳＦＥＴＱ１がオフ状態を維持するものとなる。

したがって、負荷りに発生した負電圧がトランジスタＴ
３のベース、エミッタ間電圧■８゜Ｔ、）　（！：、ツ
ェナーダイオードＺＤのツェナー電圧Ｖ２Ｄ及びＰＮＰ
　）ランジスタＴ１のベース、エミッタ間電圧ＶＢ□Ｔ
＋１に達すると、トランジスタＴ１がオン状態になり、
それに対応した電流がＮＰＮ　ｌ−ランジスタＴ４のベ
ースに流れる。これによってトランジスタＴ４がオン状
態になってトランジスタＴ３をオフ状態にするため、パ
ワー出力ＭＯＳＦＥＴＱＩがオン状態となり、上記のよ
うな比較的高い電圧−（ＶＩＩＥ（Ｔｌｌ　＋ＶＺＤ＋
　Ｖｉｔｎｎ）のもとで誘導性の負荷りに蓄えられてエ
ネルギーを短時間で放出させることができる。

このことは、同図で点線で示すようにＭＯＳＦＥＴＱ１
のしきい値電圧ｖｔｈで負荷りに蓄えられたエネルギー
を放出させる場合に比べて、極めて短時間で出力ＭＯ５
ＦＥＴＱ１をオフ状態にさせることができるものである
。

なお、駆動ＭＯＳＦＥＴＱ２のドレインに設けられたダ
イオードＤ１は、上記のような出力Ｍ０ＳＦＥＴＱＩの
ゲートにおける負電圧により逆流電流が流れるのを防止
するためのものである。

この実施例では、逆起電圧のパワーを出力ＭＯＳＦＥＴ
ＱＩで消費させるものであるため、内蔵のトランジスタ
Ｔ１ないしＴ４及びツェナーダイオードＺＤは、小信号
用のものでよい。したがって、この実施例の回路では、
上記出力ＭＯＳＦＥＴをオフ状態に維持させておいて、
外部回路で構成された電圧クランプ回路によって上記負
荷りの逆起電圧を放出させる場合に比べて大信号用のダ
イオードやツェナーダイオードが不用となるものである
。

〔実施例２〕 第３図には、この発明に係るパワースイッチ回路の他の
一実施例の回路図が示されている。

この第１図の実施例のようなハイサイド駆動回路では、
出力ＭＯＳＦＥＴのしきい４Ｍ電圧による電圧損失を防
ぐために、必然的に昇圧回路ＢＳＴが設けられる。この
昇圧回路ＢＳＴは、チャージポンプ回路を用いて構成さ
れる。それ故、前記のような駆動ＭＯＳＦＥＴＱ２をオ
フ状態にしても、出力ＭＯＳＦＥＴＱＩのゲート電圧は
、昇圧回路ＢＳＴの昇圧動作に依存して立ち上がるため
、その立ち上がりが遅くなる。そこで、この実施例では
パワー出力ＭＯＳＦＥＴＱＩのオフ状態からオン状態へ
の切り換えを高速に行うため、次のような駆動回路が用
いられる。

前記同様なダイオードＤ１と駆動ＭＯＳＦＥＴＱ２及び
インバータ回路ＩＶからなる駆動回路に対して次の回路
が付加される。特に制限されないが、インバータ回路Ｉ
Ｖの出力信号を受けるインバータ回路ＩＶ’　が設けら
れる。このインバータ回路ｒｖ’　の出力信号は、駆動
ＭＯＳＦＥＴＱ３のゲートに供給される。これによって
、駆動ＭＯＳＦＥＴＱ２とＱ３は相補的にスイッチ動作
を行うものとなる。上記駆動ＭＯＳＦＥＴＱ３のドレイ
ン出力電流は、ＰＮＰトランジスタＴ５及びＴ６からな
る電流ミラー回路及び上記トランジスタＴ６のコレクタ
出力に接続されたＮＰＮ　トランジスタＴ７のベース、
エミッタを介して昇圧回路ＢＳＴの出力端子、言い換え
るならば、パワー出力ＭＯＳ　Ｆ　ＥＴＱ　１のゲート
に伝えられる。

なお、上記電流ミラー回路は、電源電圧ｖｏｏ側に設け
られ、出力側のトランジスタＴ７のコレクタと電源電圧
■、との間にはダイオードＤ２が挿入される。このダイ
オードＤ２は、出力側トランジスタＴ７のエミッタが、
上記昇圧回路ＢＳＴの出力端子側に接続されており、そ
の電位ＶＣが上記昇圧回路ＢＳＴの動作により電源電圧
ｖＤＤ以上の高い電圧ｖｔｌＩ、＋ｖになったとき、上
記トランジスタＴ７を通して電源電圧■。。側に逆流電
流が生じるのを防ぐためのものである。

この実施例回路の動作は、下記の通りである。

入力信号ＩＮがロウレベルのとき、インバータ回路Ｉ■
の出力信号がハイレベルになって駆動、ＭＯＳＦＥＴＱ
２をオン状態にするので、前記のように出力ＭＯＳＦＥ
ＴＱＩはオフ状態になる。このとき、インバータ回路Ｉ
Ｖの出力信号のハイレベルに応じてインバータ回路ＩＶ
”の出力信号がロウレベルになり、駆動ＭＯＳＦＥＴＱ
３はオフ状態である。それ故、電流ミラー回路を構成す
るトランジスタＴ５及びＴ６と出力側トランジスタＴ７
はオフ状態となり、ＭＯＳＦＥＴＱＩのゲート電圧ＶＧ
は、上記のような駆動ＭＯＳ　Ｆ　ＥＴＱ２のオン状態
によって回路の接地電位点にされている。

入力信号ＩＮがロウレベルからハイレベルに変化すると
、インバータ回路ＩＶの出力信号がロウレベルになって
駆動ＭＯＳＦＥＴＱ２がオフ状態になる。また、上記イ
ンバータ回路ＩＶの出力信号のロウレベルへの変化に応
じてインバータ回路ＩＶ”の出力信号がハイレベルに変
化する。これにより、駆動ＭＯＳＦＥＴＱ３がオン状態
になり、そのドレイン電流は電流ミラー回路を構成する
トランジスタＴ５とＴ６及び出力側トランジスタＴ７を
介して昇圧回路ＢＳＴ、言い換えるならば、出力ＭＯＳ
ＦＥＴＱＩのゲートに伝えられる。すなわち、上記昇圧
回路ＢＳＴの出力電圧（出力ＭＯＳＦＥＴＱＩのゲート
電圧）は、そのチャージポンプ回路の動作により立ち上
がるに加えて、トランジスタＴ７がオン状態になるため
、高速に■。Ｄ　　ｖｓｔ　　ＶＣｔ（□。まで立ち上
げられる。ここで、■１は、ダイオードＤ２の順方向電
圧であり、ＶＣ！（ｉｓ。はトランジスタＴ７のコレク
タ、エミッタ間飽和電圧である。したがって、出力ＭＯ
ＳＦＥＴＱ１が直ちにオン状態になり、そのソースから
得られる出力電圧Ｖｏｕｔをｖｏｏ　　ＶＩＩＥ　　ｖ
ｃｉ（ｉｍＬＩ　　　Ｖ　ｔｈまで立ち上げる。以後、
昇圧回路ＢＳＴの昇圧動作に応じて、出力電圧Ｖｏｕｔ
は電源電圧■。、まで上昇することになる。

この構成では、上記のような電流ミラー回路によって、
出力ＭＯＳ　Ｆ　ＥＴのゲート電圧ＶＣを、は−°電源
電圧ＶＤＤまで一瞬に立ち上げることができるから、出
力ＭＯＳＦＥＴＱＩの高速なオン状態へのスイッチング
動作を行わせることができるものである。

したがって、前記第１図に示したようなトランジスタＴ
１〜Ｔ４、ツェナーダイオードＺＤ及び抵抗Ｒ１，Ｒ２
からなるような電圧クランプ回路と併用することによっ
て、出力ＭＯＳＦＥＴＱＩのオン／オフ状態の切り換え
を高速に行うことができるものとなる。

〔実施例３〕 第４図には、この発明に係るパワースイッチ回路の他の
一実施例の回路図が示されている。

前記のようなパワー出力ＭＯＳＦＥＴＱＩにより誘導性
負荷りを駆動する場合、負荷りを駆動中に電源が開放さ
れると、出力ＭＯＳＦＥＴＱＩをオフ状態にした場合と
同様に逆起電圧が発生する。

この場合、上記出力ＭＯＳＦＥＴＱＩをオフ状態にした
場合と根本的な相違は、電源電圧ＶＤＤが供給されない
から前記のようなりランプ回路を利用してエネルギーを
放出させることができない。したがって、逆起電圧は、
回路の接地電位点との間における寄生素子を介して上記
エネルギーの放出が行われる結果になるため、素子を破
壊させてしまう虞れがある。

このような電源開放時の素子破壊に対する保護を行うた
め、次の回路が付加される。

前記同様な出力ＭＯＳＦＥＴＱＩのソースは、抵抗素子
Ｒ３を介してＰＮＰ）ランジスタＴ８のベースに結合さ
れる。このトランジスタＴ８のエミッタは、前記のよう
な回路の接地電位点Ｐ−ＩＳＯに接続され、そのコレク
タは上記ＭＯＳＦＥＴＱＩのソースに結合される。

なお、特に制限されないが、この出力ＭＯＳＦＥＴＱ１
は、前記同様な昇圧回路ＢＳＴとＭＯＳＦＥＴＱ２．Ｑ
３、インバータ回路ＩＶ、ＩＶ”及び電流ミラー回路Ｔ
５とＴ６及び出力トランジスタＴ７からなるような駆動
回路によりスイッチ制御が行われる。

この実施例回路では、出力ＭＯＳＦＥＴＱＩをオン状態
にして負荷りを駆動中に電源スィッチＳＷがオフ状態に
される等のように電源開放が生じると、出力電圧Ｖｏｕ
ｔが負の電圧になる。この負電圧により、トランジスタ
Ｔ８がオン状態になって、回路の接地電位ｐ−ｒ　ｓｏ
からトランジスタＴ８を通して負荷りに蓄積されたエネ
ルギーの放出が行われる。

なお、電源電圧■、。を供給した状態での出力ＭＯＳＦ
ＥＴＱＩのオフ状態へのスイッチング速度を速くするた
めに、前記第１図の実施例のような電圧クランプ回路を
設けた場合、電源供給中での出力ＭＯＳＦＥＴＱＩのオ
フ状態による逆起電圧発生時に上記トランジスタＴ８が
オン状態にならないように、抵抗Ｒ３の抵抗値は比較的
大きな抵抗値にされる。また、トランジスタＴ８は、負
荷りに蓄積された比較的大きなエネルギーを放出させる
ために、比較的大きな電流供給能力を持つことが必要で
ある。

そこで２、トランジスタＴ８は、第５図の素子断面図に
示すように、出力ＭＯＳＦＥＴＱＩのドレイン領域とチ
ャンネル領域を利用した寄生トランジスタを用いる。

第４図には、上記パワースイッチ回路のＭＯＳＦＥＴＱ
１及びダイオードＤ４等の一実施例の構造断面図が示さ
れている。

パワーＭＯＳ　Ｆ　ＥＴＱ　１は、そのドレイン領域が
Ｎ型基板とされる。それ故、ドレイン電極りは基板の裏
面側に設けられる。上記ドレイン電極りには電源スィッ
チＳＷを介して電源電圧ＶＤＤが与えられる。パワーＭ
Ｏ，５ＦＥＴＱ１を構成するＰ型のチャンネル領域は、
基板の表面にリング状に形成される。このＰ型のチャン
ネル領域の表面に同様にリング状のＮ型のソース領域が
形成される。

上記ソース領域とドレイン領域としての基板との間に挾
まれたチャンネル領域の表面には、ゲート絶縁膜を介し
てゲート電極Ｇが形成される。上記ソース領域とチャン
ネル領域とは共通接続されてソース電極Ｓとされる。こ
れにより、ＭＯＳＦＥＴＱＩの駆動電流は、基板の縦方
向に流れるものとなる。

このようなパワーＭＯＳＦＥＴＱＩと、前記駆動回路や
昇圧回路及び保護回路等の各回路素子は同じ基板上に形
成される。それ故、トランジスタＴ５、Ｔ６及びＴ７や
抵抗Ｒ３は、上記Ｎ型基板に形成されたＰ型の分離領域
Ｐ−Ｉ　ＳＯ内に形成される。例えば、抵抗Ｒ３は、分
離領域ｐ−ｒｓＯ中に形成されたＮＰＮ　トランジスタ
のコレクタ領域と同時に形成されるＮ型領域中に形成さ
れ、ＮＰＮ）ランジスタのベース領域と同時に形成され
るＰ型拡散領域が利用される。なお、ＮＰＮ　トランジ
スタを構成する場合、上記抵抗Ｒ３と隣接して配置さこ
れる素子のように、上記同様なＰ型頭域中にＮ型領域を
拡散形成し、これをエミッタとするものである。

上記Ｐ型分離領域Ｐ−ＩＳＯには、回路の接地電位が与
えられる。抵抗Ｒ３を構成するＰ型領域の一端は、上記
出力ＭＯＳ　Ｆ　ＥＴＱ　１のソースＳと接続され、他
端はそれが形成されるＮ型領域及び抵抗Ｒ３と出力ＭＯ
Ｓ　Ｆ　ＥＴＱ　１の間の基板表面と接続される。これ
によって、同図に示すように基板表面部をベースとし、
出力ＭＯＳ　Ｆ　ＥＴＱｌのＰ型チャンネル領域をコレ
クタとし、Ｐ振分Ｈ９７１域Ｐ−Ｉ　ＳＯをエミッタと
するラテラルＰＮＰの寄生トランジスタＴ８が構成され
る。上記寄生トランジスタＴ８のエミッタを構成する分
離領域ｐ−ｒｓｏには、回路の接地電位が与えられるも
のであり、上記出力ＭＯＳＦＥＴＱＩのソースは、チャ
ンネルと結合されるから、上記トランジスタＴ８と抵抗
Ｒ３は、上記第４図の回路と等価になる。この実施例で
は、寄生トランジスタＴ８は、大きなサイズの出力ＭＯ
ＳＦＥＴのチャンネル領域をコレクタとし、基板をベー
スとし、分離領域Ｐ−Ｉ　ＳＯをエミッタとして利用す
るものであるから、電源開放時の負荷りに蓄積されたエ
ネルギーを放出させるに十分な大電流を流すことができ
るものである。この構成では、保護用の大きなサイズの
トランジスタを形成する必要がないから高集積化を図る
ことができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）誘導性負荷を駆動するソースフォロワ形態のパワ
ーＭＯＳＦＥＴのゲートとソースとの間に第１のスイッ
チトランジスタを設け、そのベースと回路の接地電位点
との定電圧素子及びダイオード形態のトランジスタ及び
このダイオード形態のトランジスタと電流ミラー形態に
されたトランジスタとを設け、この電流ミラートランジ
スタからベース電流が供給された第２のトランジスタを
第１のトランジスタのベース、エミッタ間に設ける。こ
の構成では、パワーＭＯＳ　Ｆ　ＥＴのソース電位が第
１のトランジスタ、電流ミラー回路を構成するトランジ
スタのベース、エミッタ間電圧及び定電圧素子で決まる
負電圧に達するまでの間、第１のトランジスタがオン状
態になってパワーＭＯＳＦＥＴをオフ状態にし、上記負
電圧に達すると第２のトランジスタがオン状態になって
第１のトランジスタをオフ状態にするため、パワーＭＯ
ＳＦＥＴが再びオン状態になって誘導性負荷に蓄えられ
たエネルギーを高速に放出させることができるという効
果が得られる。

（２）上記（１１により、パワーＭＯＳＦＥＴの実質的
なオフ状態からオン状態への切り換えを高速に行うこと
ができ、パワーＭＯＳＦＥＴをパルス幅変調信号により
スイッチ制御するとき、その制御範囲を広く設定できる
という効果かえられる。

（３）電圧クランプ回路をパワーＭＯＳ　Ｆ　ＥＴが形
成される半導体集積回路に内蔵させ、パワー出力ＭＯＳ
ＦＥＴをそれによって再度オン状態にして誘導性負荷で
発生する逆起電圧をクランプさせるものであるため、大
電流を流す外部部品を不要にできるという効果が得られ
る。

（４）昇圧回路の出力端子にドレインが結合された第１
の駆動ＭＯＳ　Ｆ　ＥＴと、゛上記第１の駆動ＭＯＳＦ
ＥＴと相補的に動作し、そのドレイン電流を電流ミラー
回路を介して昇圧回路の出力端子に伝える第２の駆動Ｍ
ＯＳＦＥＴとによりパワーＭＯＳＦＥＴのスイッチ制御
を行うことによって、パワーＭＯＳＦＥＴをオン状態に
するとき、上記第２の駆動ＭＯＳＦＥＴと電流ミラー回
路によって、昇圧回路の出力端子（パワーＭＯＳ　Ｆ　
ＥＴのゲート電圧）を高速に動作電源電圧まで立ち上が
らせることができる。これによって、パワーＭＯＳＦＥ
Ｔのオン状態へのスイッチング速度を高速にできるとい
う効果が得られる。

（５）上記＋１）の効果と相俟って高速にオン／オフの
切り換えスイッチ制御が可能なパワースイッチ回路を得
ることができるという効果が得られる。

（６）パワーＭＯＳ　Ｆ　ＥＴのソースに結合された誘
導性負荷により発生する逆起電圧を検出してそのエネル
ギーを回路の接地電位に放出させる回路を設けることに
より、電源開放時における誘導性負荷で発生する逆起電
圧で素子が破壊するのを防止することができるという効
果が得られる。

（７）上記電源開放時の誘導性負荷で発生するエネルギ
ーの放出を行わせるトランジスタとして、パワ・−ＭＯ
ＳＦＥＴのチャンネル領域、基板及びＰ型の分離領域を
利用した寄生トランジスタを用いることによって、大電
流を流す格別大きなトランジスタを形成することなく、
上記素子保護を行うことができるという効果が得られる
。

（８）上記＋１１ないしく７）により、自動車搭載用に
適したパワースイッチ回路を得ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、パワーＭＯＳＦＥＴは、１つの半
導体基板上に複数個設ける構成としてもよい。この場合
、基板をドレインとするパワーＭＯＳ　Ｆ　ＥＴにおい
ては、必然的にドレインを共通化したハイサイド駆動回
路（ソースフォロワ回路）として用いられるものである
。上記パワーＭＯＳ　Ｆ　ＥＴは、モータやソレノイド
といったようなインダクタンス負荷を駆動するものの他
、自動車ヘッドランプ等のランプ類を駆動する駆動回路
等従来の機械的なスイッチ素子に置き換えられる電子式
のパワースイッチ回路に適したものとなる。

上記第３図及び第４図の実施例回路においては、入力信
号ＩＮによりパワー出力ＭＯＳ　Ｆ　ＥＴのゲートとソ
ースを短絡してそれをオフ状態にするものとし、外部に
誘導性負荷で発生する逆起電圧を放出させる電圧クラン
プ回路を設ける構成としてもよい。

この発明は、ソースフォロワ構成の出力ＭＯＳＦＥＴを
用いたパワースイッチ回路として広く利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、誘導性負荷を駆動するソースフォロワ形態
のパワーＭＯＳ　Ｆ　ＥＴのゲートとソースとの間に第
１のスイッチトランジスタを設け、そのベースと回路の
接地電位点との定電圧素子及びダイオード形態のトラン
ジスタ及びこのダイオード形態のトランジス゛りと電流
ミラー形態にされたトランジスタとを設け、この電流ミ
ラートランジスタからベース電流が供給された第２のト
ランジスタを第１のトランジスタのベース。

エミッタ間に設ける。この構成では、パワーＭＯＳＦＥ
Ｔのソース電位が第１のトランジスタ、電流ミラー回路
を構成するトランジスタのベース。

エミッタ間電圧及び定電圧素子で決まる負電圧に達する
までの間、第１のトランジスタがオン状態になってパワ
ーＭＯＳ　Ｆ　ＥＴをオフ状態にし、上記負電圧に達す
ると第２のトランジスタがオン状態になって第１のトラ
ンジスタをオフ状態にするためパワーＭＯＳ　Ｆ　ＥＴ
が再びオン状態になって誘導性負荷に蓄えられたエネル
ギーを高速に放出させることができる。また、昇圧回路
の出力端子にドレインが結合された第１の駆動ＭＯＳＦ
ＥＴと、上記第１の駆動ＭＯＳ　Ｆ　ＥＴと相補的に動
作し、そのドレイン電流を電流ミラー回路を介して昇圧
回路の出力端子に伝える第２の駆動ＭＯＳＦＥＴとによ
りパワーＭＯＳ　Ｆ　ＥＴのスイッチ制御を行うことに
よって、パワーＭＯＳ　Ｆ　ＥＴをオン状態にするとき
、上記第２の駆動Ｍ　ＯＳ　Ｆ　Ｅ　Ｔと電流ミラー回
路によって、昇圧回路の出力端子（パワーＭＯＳ　Ｆ　
ＥＴのゲート電圧）を高速に動作電源電圧まで立ち上が
らせることができる。さらに、上記電源開放時の誘導性
負荷で発生するエネルギーの放出を行わせるトランジス
タとして、パワーＭＯＳ　Ｆ　ＥＴのチャンネル領域、
基板及びＰ型の分離領域を利用した寄生トランジスタを
用いることによって保護回路を構成できる。

【図面の簡単な説明】

第１図は、この発明に係るパワースイッチ回路の一実施
例を示す回路図、 第２図は、その動作の一例を説明するための波形図、 第３図は、この発明に係るパワースイッチ回路の他の一
実施例を示す回路図、 第４図は、この発明に係るパワースイッチ回路の更に他
の一実施例を示す回路図、 第５図は、上記出力ＭＯＳ　Ｆ　ＥＴとその保護回路を
樽成する素子の一実施例を示す素子構造断面図である。 ＩＣ・・半導体集積回路、Ｌ・・負荷（誘導性）、ＢＳ
Ｔ・・昇圧回路、ＩＶ、ＩＶ”　・・インバータ回路、
ＳＷ・・電源スイッチ

Claims (1)

1. 【特許請求の範囲】 １、誘導性負荷を駆動するソースフォロワ形態のパワー
   ＭＯＳＦＥＴと、このパワーＭＯＳＦＥＴのゲートとソ
   ースとの間に設けられた第１のスイッチトランジスタと
   、この第１のスイッチトランジスタのベースと回路の接
   地電位点との間に設けられた定電圧素子及びダイオード
   形態のトランジスタと、このダイオード形態のトランジ
   スタと電流ミラー形態にされたトランジスタからベース
   電流が供給され、上記第１のトランジスタのベースとエ
   ミッタ間に設けられた第２のスイッチトランジスタとを
   含むことを特徴とするパワースイッチ回路。 ２、ソースフォロワ形態のパワーＭＯＳＦＥＴと、上記
   パワーＭＯＳＦＥＴのドレイン電圧より絶対値的に大き
   な電圧を形成する昇圧回路と、上記パワーＭＯＳＦＥＴ
   をスイッチ制御する入力信号を受け、そのドレインが上
   記パワーＭＯＳＦＥＴのゲートと昇圧回路の出力端子に
   結合された第１の駆動ＭＯＳＦＥＴと、上記入力信号の
   反転信号を受ける第２の駆動ＭＯＳＦＥＴと、この第２
   の駆動ＭＯＳＦＥＴのドレイン電流を受け、その出力電
   流を昇圧回路の出力端子に伝える電流ミラー回路とを含
   むことを特徴とするパワースイッチ回路。 ３、誘導性負荷を駆動するソースフォロワ形態のパワー
   ＭＯＳＦＥＴと、このパワーＭＯＳＦＥＴのソースと回
   路の接地電位点との間に設けられ、誘導性負荷により発
   生する逆起電圧を検出してそのエネルギーを放出させる
   回路とを含むことを特徴とするパワースイッチ回路。 ４、上記逆起電圧の検出とそのエネルギーの放出は、パ
   ワーＭＯＳＦＥＴが形成される半導体基板をベースとし
   、パワースイッチＭＯＳＦＥＴのソースと接続されたチ
   ャンネル領域をコレクタとし、他の回路素子を形成する
   分離領域をエミッタとする寄生トランジスタを利用する
   ものであることを特徴とする特許請求の範囲第３項記載
   のパワースイッチ回路。