JP2650109B2 - 昇圧回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、昇圧回路に関し、例えば車両搭載用のパ
ワー出力回路に内蔵される昇圧回路に利用して有効な技
術に関するものである。

〔従来の技術〕

パワーMOSFETを用いた出力回路の例として、例えば雑
誌『電子技術』1987年11月号、頁22〜頁25がある。この
パワーMOSFETは、ソースを接地し、ドレインにモータ等
の負荷を接続するものである。

〔発明が解決しようとする課題〕

電子熱料噴射用のソレノイド等のように自動車搭載用
のパワー出力回路は、パワー出力素子を電源電圧側と
し、負荷を回路の接地電位側にするハイサイド駆動回路
（ソースフォロワ回路）とすることが望ましい。なぜな
ら、負荷を電源電圧側に接続すると、衝突事故等により
負荷が接地されると、そこに過電流が流れて火災を引き
起こす虞れがあるからである。

ところが、ソースフォロワ出力回路においては、電源
電圧に対して出力MOSFETの実効的なしきい値電圧分だけ
レベル損失が生じる。このようなレベル損失を防止する
ためには、昇圧回路を設けてゲートに供給される駆動電
圧を上記実効的なしきい値電圧以上に高くすることが行
われる。

しかしながら、従来の昇圧回路は、昇圧比が固定であ
るため、例えば電源電圧が高くなると、それに従い昇圧
電圧も高くなって素子の耐圧を越えてしまうという問題
がある。例えば、自動車用電源としては、12Vと24Vとの
２種類があり、12V用として設計した昇圧回路を持つIC
を24V電源の自動車に搭載すると、出力電圧が高くなり
すぎて素子の耐圧破壊を生じはじめる。

この発明の目的は、昇圧電圧の昇圧比の切り換えを可
能にした昇圧回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔解題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
パルス信号を受ける第１の駆動回路の出力信号が一方の
電極に供給され、他方の電極が第１の回路接続点に結合
された第１のキャパシタと、上記パルス信号と逆相のパ
ルス信号を受ける第２の駆動回路の出力信号を上記第１
の回路接続点に伝える第１の一方向性素子と、上記第２
の駆動回路の出力信号が一方の電極に供給され、他方の
電極が第２の回路接続点に結合された第２のキャパシタ
と上記第１の回路接続点の電圧を第２の回路接続点に伝
える第２の一方向性素子と、上記第２の回路接続点の電
位を出力用キャパシタに伝える第３の一方構成素子とか
らなり、上記第２の駆動回路の出力信号を選択的に電源
電圧側のレベルに固定させる機能を付加する。

〔作 用〕

上記した手段によれば、上記第２の駆動回路の制御に
よって、昇圧出力電圧を電源電圧の約３倍電圧と約２倍
のような電圧とに切り換えて使用できる。

〔実施例〕

第１図には、この発明に係るレベル変換回路を用いた
昇圧回路の一実施例の回路図が示されている。この実施
例の昇圧回路は、特に制限されないが、後述するように
パワー出力回路を構成する半導体集積回路に構成され
る。それ故、同図の各回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され
る。

パルス信号CLKは、例えば5Vのような比較的低い信号
レベルとされる。このパルス信号CLKは、上記5Vのよう
な電源電圧で動作するインバータ回路に入力される。こ
れにより、互いに逆相のパルス信号が形成される。

上記インバータ回路N1の出力パルスは、Ｎチャンネル
型の駆動MOSFETQ1のゲートに供給される。この駆動MOSF
ETQ1のソースは、回路の接地電位に結合され、そのドレ
インと例えば12Vのような比較的高い電源電圧Vccとの間
には、そのゲートとドレインとが交差接続されることに
よってラッチ形態にされたＰチャンネルMOSFETQ5,Q6が
設けられる。

この実施例のレベル変換回路の動作は、以下の通りで
ある。例えば、駆動MOSFETQ1がオフ状態で、駆動MOSFET
Q2がオン状態のとき、MOSFETQ2のドレイン出力のロウレ
ベルによってＰチャンネルMOSFETQ5がオン状態になり、
そのドレイン出力ａを電源電圧Vccのようなハイレベル
にするとともに、ＰチャンネルMOSFETQ6をオフ状態にす
る。これにより、5V系の入力信号を上記Vccのような高
いレベルに変換することができる。駆動MOSFETQ1がオン
状態で、駆動MOSFETQ2がオフ状態なら、逆にチャンネル
MOSFETQ6がオン状態になり上記出力信号ｂを電源電圧Vc
cのようなハイレベルにするとともに、ＰチャンネルMOS
FETQ5をオフ状態にする。

上記１つのレベル変換回路の出力信号ａは、キャパシ
タC1の一方の電極に印加される。このキャパシタC1の他
方の電極は、第１の回路接続点であるダイオードD3のカ
ソード及びダイオードD4のアノードに接続される。他の
１つのレベル変換回路の出力信号ｂは、キャパシタC2の
一方の電極と、上記ダイオードD3のアノードに接続され
る。上記キャパシタC2の他方の電極は、第２の回路接続
点である上記ダイオードD4のカソードとダイオードD5の
アノードに接続される。ダイオードD5のカソードから昇
圧出力電圧VOが得られる。なお、ダイオードD5のカソー
ド側と接続電位点との間には、出力用のキャパシタC3が
設けられているものである。

この実施例では、出力電圧の昇圧倍率を電源電圧Vcc
の昇圧に対応して自動的に切り換えるようにするため、
次の回路が設けられる。

電源電圧Vccと回路の接地電位点との間には、電圧検
出手段としてツェナーダイオードZD1と、抵抗素子とし
てのMOSFETQ8からなる直列回路が設けられる。上記MOSF
ETQ8は、特に制限されないが、ポリシリコン層にドレイ
ンとソースを形成したものであり、高抵抗のスイッチ素
子として作用する。上記抵抗素子としてのMOSFETQ8にお
ける電圧降下は、MOSFETQ7のゲートに供給される。この
MOSFEIQ7のゲートには定電流源I₀が設けられ、インバー
タ回路として動作する。このインバータ回路の出力はア
ンドゲート回路Ｇの一方の入力に供給される。アンドゲ
ート回路Ｇの他方の入力には、上記パルス記号CLKが供
給される。このアンドゲート回路Ｇは、上記駆動MOSFET
Q2のゲートに供給されるパルス信号を形成する。

上記電圧検出手段としてのツェナーダイオードZD1
は、電源電圧Vccがのツェナー電圧以上になるとオン状
態になり、上記抵抗素子Q8に電流を流す。抵抗素子Q8に
おける電圧降下がMOSFETQ7のしきい値電圧に達すると、
MOSFETQ7がオン状態になり、ゲート回路Ｇの入力信号を
ロウレベル（論理“0"）するので、その出力信号をロウ
レベルに固定される。したがって、レベル変換回路の出
力信号ｂは、電源電圧Vccのようなハイレベルに固定さ
れる。

この実施例の昇圧回路の動作は、下記の通りである。

パルス信号CLKがロウレベルのとき、駆動MOSFETQ1が
オン状態に、駆動MOSFETQ2がオフ状態になる。それ故、
レベル変換出力ａはロウレベル（0V）に、レベル変換出
力ｂは電圧V1のようなハイレベルになる。この電圧V1
は、上記のようにVccである。したがて、キャパシタC1
には、上記ダイオードD3を介してチャージアップがなさ
れる。これにより、信号ｃのロウレベルV1′は、上記電
圧V1からダイオードD3の順方向電圧V_Fだけ低いV1−V_Fに
なるものである。また、キャパシタC2の一方の電極が上
記のようなハイレベルにされる結果、他方の電極側の電
位ｄは、後述するようにハイレベルV3になる。

パルス信号CLKがハイレベルに変化すると、駆動MOSFE
TQ1がオフ状態に、駆動MOSFETQ2がオン状態に切り換え
られる。レベル変換出力ａはV1のようにハイレベルに、
レベル変換出力ｂは0Vのようなロウレベルに変化する。
したがって、キャパシタC1の他方の電極の信号ｃの電位
のハイレベルV2は、V1＋V1′のように約２倍に昇圧され
たハイレベルになり、ダイオードD4を通してキャパシタ
C2にチャージアップを行う。これにより、信号ｄのロウ
レベルV2′は、上記電圧V2からダイオードD4の順方向電
圧V_Fだけ低いV2−V_Fになるものである。

パルス信号CLKが再びロウレベルになると、駆動MOSFE
TQ1がオフ状態に、駆動MOSFETQ2がオン状態になる。そ
れ故、レベル変換出力ａはハイレベルV1に、レベル変換
出力ｂは電圧0Vようなロウレベルになる。したがって、
キャパシタC1には、上記ダイオードＤい３を介して再び
チャージアップがなされる。キャパシタC2の他方の電極
の信号ｄは、ハイレベルV3になる。この電圧V3は、電圧
V2′＋V1、言い換えるならば、V1＋V1′＋V1のような約
３倍の昇圧された電圧である。この約３倍の昇圧電圧V3
によりダイオードD5を通してキャパシタC3が間欠的にチ
ャージアップされるから、出力電圧VOは、約電源電圧Vc
cの約３倍のような昇圧電圧を得ることができる。

以上の動作は、上記電源電圧Vccが比較的低いときの
動作である。これに対して、電源電圧Vccが上記ツェナ
ーダイオードZD1がオン状態になり、MOSFETQ7をオン状
態にさせるような高い電圧になると、上記のように信号
ｂはハイレベルに固定される。それ故、信号ｂ′は電圧
V1のようなハイレベルに固定される。したがって、上記
第１の回路接続点の信号ｃ′は、前記同様にV2とV1′の
ような信号になるが、第２の回路接続点の信号ｄ′は、
上記出力電圧ｄ′が一定であるから電圧V2′の一定にな
る。すなわち、出力電圧VOは、電源電圧Vccの約２倍の
電圧になる。これにより、例えば電源電圧Vccとして24V
にすると、上記電圧検出回路がそれぞれを検出して昇圧
倍率を３倍から２倍に切り換えるので、素子の耐圧破壊
を防止することができる。

第３図には、昇圧回路の他の一実施例の回路図が示さ
れている。

第１図の実施例回路では、例えば駆動MOSFETQ1のオン
状態により、ＰチャンネルMOSFETQ6をオン状態にして、
上記駆動MOSFETQ1に対応したＰチャンネルMOSFETQ5をオ
フ状態にする。これにより、MOSFETQ1とQ5とを通して比
較的大きな貫通電流が流れて消費電力を大きくする。そ
こで、この実施例では、上記ラッチ形態のＰチャンネル
MOSFETQ5,Q6に代えて、次の回路が用いられる。NPN型の
トランジスタT1のコレクタは、電源電圧Vccに接続され
る。このトランジスタT1のエミッタは、レベルシフト用
のダイオードD1を介して上記駆動MOSFETQ1のドレインに
結合される。上記トランジスタT1のベースは、一方にお
いて抵抗R1を介して電源電圧Vccに接続され、他方にお
いて上記駆動MOSFETQ1のドレインに接続される。上記抵
抗R1は、消費電流を少なくするために比較的大きな抵抗
値を持つようにされる。以上構成の回路により、インバ
ータ回路N1により形成された5V系の比較的低いレベルの
信号を受けて、約12V系の高い信号レベルに変換してト
ランジスタT1のエミッタから出力する。

この実施例のレベル変換回路の動作は、以下の通りで
ある。例えば、インバータ回路N1の出力信号がロウレベ
ルのとき、駆動MOSFETQ1はオフ状態になる。それ故、ト
ランジスタT1のエミッタ出力ａは、電源電圧Vccに従っ
たハイレベルの信号となる。すなわち、トランジスタT1
は、抵抗R1を通して流れるベース電流を、その電流増幅
率した出力電流を形成する。言い換えるならば、トラン
ジスタT1は抵抗R1の高インピーダンスを低インピーダン
スに変化する作用を行う。これにより、出力信号のロウ
レベルからハイレベルへの立ち上りは、上記のような大
きな抵抗値を持つ負荷抵抗Ｒを用いたにも係わらず高速
に行われる。ただし、出力信号ａのハイレベル上記のよ
うなエミッタフォロワ形態のトランジスタT1により形成
するものであるから、Vcc−V_BE（V_BEはトランジスタT1
のベース，エミッタ間電圧）になる。

上記インバータ回路N1の出力信号がロウレベルからハ
イレベルに変化すると、駆動MOSFETQ1はオン状態にな
る。この駆動MOSFETQ1のドレイン電流による抵抗R1の電
圧降下により、出力トランジスタT1はオフ状態になり、
出力信号ａは高速にハイレベルからロウレベルに変化す
る。このときの出力電流は、ダイオードD1を通して駆動
MOSFETQ1に流れるものとなる。上記駆動MOSFETQ1がオン
状態に維持している間、負荷抵抗R1の抵抗値が比較的大
きな抵抗値にされているため、それに消費される電流を
少なくすることができる。このとき、出力信号ａのロウ
レベルは、接地電位0Vのようなロウレベルではなく、厳
密には上記0VがダイオードD1の順方向電圧V_Fによってレ
ベルシフトされたものとなる。

第４図には、上記昇圧回路が用いられるパワー出力回
路の一実施例の回路図が示されている。

パワーMOSFETQ3のドレインは、電源電圧Vccに結合さ
れる。上記MOSFETQ3のソースは、外部端子OUTに結合さ
れ、特に制限されないが、前記モータやソレノイド等の
ように誘導性の負荷Ｌが設けられる。それ故、パワー出
力MOSFETQ3は、ソースフォロワ出力MOSFETとして動作す
る。

上記パワーMOSFETQ3のゲートには駆動MOSFETQ4と負荷
抵抗RLからなる駆動回路が設けられる。駆動回路の動作
電圧は、上記第１図又は第３図に示したような昇圧回路
BSTにより上記電源電圧Vccを昇圧した電圧Vcc＋Ｖが用
いられる。上記駆動MOSFETQ4のゲートには、特に制限さ
れないが、インバータ回路N2を通して制御信号inが供給
される。特に制限されないが、インバータ回路N2は、そ
の動作電圧が上記電源電圧Vccに比べて比較的低い5V系
の電圧とされる。これに応じて、上記制御信号inはハイ
レベルを5Vとして、ロウレベルの回路の接地電位のよう
な比較的低い論理レベルとされる。したがって、上記イ
ンバータ回路N2とMOSFETQ4と抵抗RLからなる駆動回路は
一種のレベル変換動作を行うものである。それ故、上記
抵抗RLに代えて、前記第３図に示したように、トランジ
スタT1と、ダイオードD1及び抵抗R1からなるような回路
に置き換えるものであってもよい。この構成を採ること
により、前記同様に低消費化を図りつつ、出力MOSFETQ3
の比較的大きなゲート容量を高速にチャージアップさせ
ることができる。

この実施例では、上記出力MOSFETQ3のオフ状態への実
質的なスイッチング速度を速くするために次の構成にさ
れる。すなわち、上記駆動MOSFETQ4のソースは、回路の
接地電位点に結合されるのではなく、上記パワー出力MO
SFETQ3のソースに結合される。言い換えるならば、駆動
MOSFETQ4は、上記パワー出力MOSFETQ3のゲートとソース
間に設けられる。

例えば、第５図の動作波形図に示すように、制御信号
inがハイレベルＨのときインバータ回路N1の出力信号が
回路の接地電位のようなロウレベルＬになる。この出力
信号のロウレベルに応じて駆動MOSFETQ4がオフ状態にさ
れ、パワーMOSFETQ3のゲートには、抵抗RLを通して昇圧
された動作電圧Vcc＋Ｖが供給される。上記昇圧回路BST
により形成される昇圧電圧＋ＶをMOSFETQ1の実質的なし
いき値電圧以上に設定される。MOSFETQ3がオン状態のと
き、そのソースからは電源電圧Vccがそのまま出力され
るので電圧損失の無い高い出力電圧を得ることができ
る。このように出力MOSFETQ3をオン状態にすると、出力
端子OUTの電圧は電源電圧Vccのような高い電圧になり、
それに応じて駆動MOSFETQ4のソース電圧も高い電圧にな
る。したがって、上記のようなインバータ回路N2の出力
信号のロウレベルにより駆動MOSFETQ4をオン状態に維持
することができる。

次に、制御信号inがハイレベルからロウレベルに切り
変わると、インバータ回路N2の出力信号がハイレベルに
なって駆動MOSFETQ4をオン状態にする。これにより、パ
ワーMOSFETQ3のゲートとソースが短絡されるから、パワ
ーMOSFETQ3がオン状態からオフ状態に切り換えられる。
このとき、負荷Ｌには、逆起電圧が発生しパワーMOSFET
Q3のソースが結合された出力端子OUTを負電位に低下さ
せる。

この実施例では、上記負荷Ｌに対してダイオードD6と
ツェナーダイオードZD2からなる電圧クランプ回路が設
けられている。このため、上記第５図の波形図に示すよ
うに、上記出力MOSFETQ3がオフ状態に切り換えられると
き出力端子OUTの電位は、−（VD6＋DZD2）な負極性の大
きな電圧になる。ここで、VD6は、ダイオードD6の順方
向電圧であり、VZD2はツェナーダイオードZD2のツェナ
ー電圧である。上記クランプ電圧を絶対値的に高く設定
することにより、誘導性の負荷Ｌに蓄えられてエネルギ
ーを短時間で放出させることができる。

上記のように出力端子OUTが負極性の大きな電圧にさ
れても、パワー出力MOSFETQ3のゲートとソースは駆動MO
SFETQ4によって短絡されているオフ状態を維持すること
ができる。このとき、駆動MOSFETQ4のゲートには、イン
バータ回路N2で形成された＋5Vのようなハイレベルが供
給されるものであり、上記負荷Ｌにより生じた逆起電圧
は負極性であることから、そのゲートとソース間に加わ
る電圧は大きくなり、上記オン状態を維持するものであ
る。

上記第４図に示したパワーMOSFETQ3は、特に制限され
ないが、そのドレイン領域がＮ型基板とされる。それ
故、ドレイン電極は基板の裏面側に設けられる。パワー
MOSFETQ3を構成するＰチャンネル領域は、基板の表面に
リング状に形成される。このＰチャンネル領域の表面に
同様にリング状のＮ型のソース領域が形成される。上記
ソース領域とドレイン領域としての基板との間に挟まれ
たチャンネル領域の表面には、ゲート絶縁膜（図示せ
ず）を介してゲート電極が形成される。上記ソース領域
とチャンネル領域とは共通接続されてソース電極とされ
る。

上記パワーMOSFETQ3の駆動回路としてMOSFETQ4や、昇
圧回路BSTの各回路素子は、上記基板の表面側に形成さ
れたＰ型の分離領域内に形成される。すなわち、上記Ｐ
型分離領域内にＮ型のコレクタ領域を、そのコレクタ領
域内にＰ型のベース領域を、そのベース領域内にＮ型の
エミッタ領域を形成することによりトランジスタ（ダイ
オード）を得るものである。また、ＮチャンネルMOSFET
は、上記Ｐ型分離領域に形成すればよい。

このようなパワー出力回路は、上記のように昇圧回路
に倍率切り換え機能が付加されているから、12V系の電
源電圧を持つものと24V系の電源電圧を持つものの双方
に利用できる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）パルス信号を受ける第１の駆動回路の出力信号が
一方の電極に供給され、他方の電極が第１の回路接続点
に結合された第１のキャパシタと、上記パルス信号と逆
相のパルス信号を受ける第２の駆動回路の出力信号を上
記第１の回路接続点に伝える第１の一方方向性素子と、
上記第２の駆動回路の出力信号が一方の電極に供給さ
れ、他方の電極が第２の回路接続点に結合された第２の
キャパシタと、上記第１の回路接続点の電圧を第２の回
路接続点に伝える第２の一方向性素子と、上記第２の回
路接続点の電位を出力用キャパシタに伝える第３の一方
構成素子とからなり、上記第２の駆動回路の出力信号を
選択的に電源電圧側のレベルに固定させる機能を付加す
ることにより、昇圧倍率を約３倍電圧から約２倍に切り
換えて使用することができるという効果が得られる。

（２）電源電圧検出回路を設けて、上記第２の駆動回路
を制御することにより、上記昇圧倍率の自動切り換えが
可能になるという効果が得られる。

（３）昇圧倍率切り換え機能を持つ昇圧回路を自動車用
パワー出力回路に用いることにより、12V系と24V系の双
方に搭載可能とすることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
が可能である。例えば、第１図の実施例において、半導
体集積回路装置は、１つの電源電圧Vccで動作するもの
とし、パルス信号CLKをその電源電圧Vccで形成するもの
としてもよい。この場合、レベル変換回路は単なる駆動
回路として動作するものである。また、電圧検出回路を
省略し、例えばゲート回路Ｇの制御端子に外部から制御
信号を供給するものとしてもよい。この構成の場合に
は、使用する電圧に応じて上記約２倍昇圧と約３倍昇圧
との切り換えを行うものである。また、昇圧倍率は、３
倍以上にするものであってもよい。第３図の実施例にお
いてパワーMOSFETは、１つの半導体基板上に複数個設け
る構成としてもよい。この場合、基板をドレインとする
パワーMOSFETにおいては、必然的にドレインを共通化し
たハイサイド駆動回路（ソースフォロワ回路）として用
いられるものである。上記パワーMOSFETは、第３図のよ
うなモータやソレノイドといったようなインダクタンス
負荷を駆動するものの他、自動車ヘッドランプ等の各種
ランプ類を駆動する駆動回路等のように従来の機械的な
スイッチ素子に置き換えられる電子式のパワースイッチ
回路に適したものとなる。

この発明は、レベル変換回路として広く利用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、パルス信号を受ける第１の駆動回路の出
力信号が一方の電極に供給され、他方の電極が第１の回
路接続点に結合された第１のキャパシタと、上記パルス
信号と逆相のパルス信号を受ける第２の駆動回路の出力
信号を上記第１の回路接続点に伝える第１の一方向性素
子と、上記第２の駆動回路の出力信号が一方の電極に供
給され、他方の電極が第２の回路接続点に結合された第
２のキャパシタと、上記第１の回路接続点の電圧を第２
の回路接続点に伝える第２の一方向性素子と、上記第２
の回路接続点の電位を出力用キャパシタに伝える第３の
一方構成素子とからなり、上記第２の駆動回路の出力信
号を選択的に電源電圧側のレベルに固定させる機能を付
加することにより、昇圧倍率を約３倍電圧から約２倍に
切り換えて使用することができる。

【図面の簡単な説明】

第１図は、この発明に係る昇圧回路の一実施例を示す回
路図、 第２図は、その動作を説明するための波形図、 第３図は、この発明に係る昇圧回路の他の一実施例を示
す回路図、 第４図は、上記昇圧回路を用いたパワー出力回路の一実
施例を示す回路図である。 第５図は、この発明を説明するための動作波形図であ
る。 IC……半導体集積回路、Ｌ……負荷（誘導性）、BST…
…昇圧回路、N1,N2……インバータ回路、1_O……定電流
源、Ｇ……アンドゲート回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−46766（ＪＰ，Ａ) 特開 昭59−110373（ＪＰ，Ａ) 特開 平１−243847（ＪＰ，Ａ) 特開 昭62−290351（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】互いに逆相のパルス信号を受ける第１及び
   第２の駆動回路と、上記第１の駆動回路の出力信号が一
   方の電極に供給され、他方の電極が第１の回路接続点に
   結合された第１のキャパシタと、上記第２の駆動回路の
   出力信号を上記第１の回路接続点に伝える第１の一方向
   性素子と、上記第２の駆動回路の出力信号が一方の電極
   に供給され、他方の電極が第２の回路接続点に結合され
   た第２のキャパシタと、上記第１の回路接続点の電圧を
   第２の回路接続点に伝える第２の一方向性素子と、上記
   第２の回路接続点の電位を次段に伝える第３の一方構成
   素子とを含み、上記第２の駆動回路の出力信号を選択的
   に電源電圧側のレベルに固定させる機能を付加したこと
   を特徴とする昇圧回路。
2. 【請求項２】上記第２の回路接続点の電位を受ける次段
   回路は、昇圧出力信号を形成するキャパシタであること
   を特徴とする特許請求の範囲第１項記載の昇圧回路。
3. 【請求項３】上記第１の駆動回路は、その入力部に電源
   電圧が一定電圧になったことを検出する電圧検出回路
   と、上記電圧検出回路の出力信号を受けて上記上記駆動
   回路の出力信号を電源電圧側のレベルに固定するゲート
   回路とが設けられるものであることを特徴とする特許請
   求の範囲第１又は第２項記載の昇圧回路。