JPH01264309A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、レベル変換回路に関し、例えばソースフォ
ロワ形態のパワー出力回路に利用される昇圧回路を構成
するものに利用して有効な技術に関するものである。

〔従来の技術〕

パワーＭＯＳＦＥＴを用いた出力回路の例として、例え
ば雑誌「電子技術Ｊ１９８７年１１月号、頁２２〜頁２
５がある。このパワーＭＯＳＦＥＴは、ソースを接地し
、ドレインにモータ等の負荷を接続するものである。

〔発明が解決しようとする課題〕

電子燃料噴射用のソレノイド等のように自動車搭載用の
パワー出力回路は、パワー出力素子を電源電圧側とし、
負荷を回路の接地電位側にするハイサイド駆動回路（ソ
ースフォロワ回路）とすることが望ましい。なぜなら、
負荷を電源電圧側に接続すると、衝突事故等により負荷
が接地されると、そこに過電流が流れて火災を引き起こ
す虞れがあるからである。

ところが、ソースフォロワ出力回路においては、電源電
圧に対して出力ＭＯＳ　Ｆ　ＥＴの実効的なしきい値電
圧骨だけレベル損失が生じる。このよなレベル損失を防
止するためには、昇圧回路を設けてゲートに供給される
駆動電圧を上記実効的なしきい値電圧以上に高くするこ
とが行われる。

このような昇圧回路の例として、第５図に示すような回
路がある。この回路は、５■系の回路で形成したパルス
信号を１２Ｖのような高い電源電圧Ｖｃｃにレベル変換
し、ダイオードＤ３、Ｄ４ないしＤ５とキャパシタＣ１
なしいＣ２により約３倍電圧を形成するものである。こ
の回路にあっては、レベル変換のために、インバータ１
８Ｎ１により形成された相補的なパルス信号を受けるＮ
チャンネル型の駆動ＭＯＳＦＥＴＱＩとＣ２のドレイン
側に、ラッチ形態にされたＰチャンネルＭＯＳＦＥＴＱ
５．Ｃ６を設けるものである。この構成では、ＭＯＳＦ
ＥＴＱＩがオフ状態で、ＭＯＳＦＥＴＱ２がオン状態の
とき、ＭＯＳＦＥＴＱ２のドレイン出力のロウレベルに
よってＰチャンネルＭＯＳＦＥＴＱ５がオン状態になり
、そのドレイン出力ａを電源電圧Ｖｃｃのようなハイレ
ベルにするとともに、ＰチャンネルＭＯ５ＦＥＴＱ５を
オフ状態にする。これにより、定常状態ではＮチャンネ
ルＭＯ５ＦＥＴＱＩ　　（Ｃ２）とＰチャンネルＭＯＳ
ＦＥＴＱ５　（Ｃ６）との間で直流電流を流れなくでき
る。

しかしながら、例えば駆動ＭＯＳＦＥＴＱＩが上記オフ
状態からオン状態に切り換えられるとき、駆動ＭＯＳＦ
ＥＴＱＩはインバータ回路Ｎ１を通した入力パルスで直
ちにオン状態になるが、それに対応したＭＯＳＦＥＴＱ
５は、駆動ＭＯＳＦＥＴＱＩのオン状態によりＰチャン
ネルＭＯＳＦＥＴＱ６がオフ状態からオン状態に切り換
えられ、その結果としてＭＯＳＦＥＴＱ５がゲートが上
記電源電圧Ｖｃｃのような高いレベルに達するまでオン
状態を維持する。これにより、ＭＯ５ＦＥＴＱ１とＣ５
との間で、比較的大きな貫通電流（直流電流）が流れる
。このことは、上記駆動ＭＯＳＦＥＴＱ２がオフ状態か
らオン状態に切り換えられるときも同様である。したが
って、このレベル変換回路は、消費電力が大きくなると
いう問題を有するものでる。

この発明の目的は、低消費電力化を実現したレベル変換
回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的低いレベルの入力信号を受ける駆動Ｍ
ＯＳＦＥＴに対して、比較的高い電源電圧にコレクタが
接続され、そのエミッタがレベルシフトダイオードを介
して上記駆動ＭＯＳ　Ｆ　ＥＴのドレインに結合され、
そのベースが一方において抵抗を介して上記電源電圧に
接続されるとともに、他方において上記駆動ＭＯＳ　Ｆ
　ＥＴのドレインに接続されたバイポーラ型トランジス
タを設け、上記バイポーラ型トランジスタのエミッタか
らレベル変換された出力信号を得る。

〔作　用〕

上記した手段によれば、駆動ＭＯＳ　Ｆ　ＥＴのドレイ
ン電流の有無により、バイポーラ型トランジスタが相補
的にスイッチング動作を行うので直流電流を防止するこ
とができる。

〔実施例〕

第１図には、この発明に係るレベル変換回路を用いた昇
圧回路の一実施例の回路図が示されている。この実施例
の昇圧回路は、後述するようにパワー出力回路を構成す
る半導体集積回路に構成される。それ故、同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半４
体基板上において形成される。

パルス信号ＣＬＫは、例えば５ｖのような比較的低い信
号レベルとされる。このパルス信号ＣＬＫは、上記５ｖ
のような電源電圧で動作するインバータ回路に入力され
る。これにより、互いに逆相のパルス信号が形成される
。

上記インバータ回路Ｎ１の出力パルスは、Ｎチャンネル
型の駆動ＭＯＳ　Ｆ　ＥＴＱ　１のゲートに供給される
。この駆動ＭＯＳＦＥＴＱＩのソースは、回路の接地電
位に結合され、そのドレインと例えば１２Ｖのような比
較的高い電源電圧Ｖｃｃとの間には次のような回路が設
けられる。ＮＰＮ型トランジスタＴ１のコレクタは、電
源電圧Ｖｃｃに接続される。このトランジスタＴｌのエ
ミッタは、レベルシフト用のダイオードＤｉを介して上
記駆動ＭＯＳＦＥＴＱＩのドレインに結合される。上記
トランジスタＴｌのベースは、一方において抵抗Ｒ１を
介して電源電圧Ｖｃｃに接続され、他方において上記駆
動ＭＯＳＦＥＴＱＩのドレインに接続される。上記抵抗
Ｒ１は、消費電流を少なくするために比較的大きな抵抗
値を持つようにされる。

以上構成の回路により、インバータ回路Ｎ１により形成
された５Ｖ系の比較的低いレベルの信号を受けて、約１
２Ｖ系の高い信号レベルに変換してトランジスタＴＩの
エミッタから出力する。

この実施例のレベル変換回路の動作は、以下の通りであ
る０例えば、インバータ回路Ｎ１の出力信号がロウレベ
ルのとき、駆動ＭＯＳＦＥＴＱＩはオフ状態になる。そ
れ故、トランジスタＴｌのエミッタ出力ａは、電源電圧
Ｖｃｃに従ったハイレベルの信号となる。すなわち、ト
ランジスタＴ１は、抵抗Ｒ１を通して流れるベース電流
を、その電流増幅率した出力電流を形成する。言い換え
るならば、トランジスタＴ１は抵抗Ｒ１の高インピーダ
ンスを低インピーダンスに変化する作用を行う、これに
より、出力信号のロウレベルからハイレベルへの立ち上
りは、上記のような大きな抵抗値を持つ負荷抵抗Ｒを用
いたにも係わらず高速に行われる。ただし、出力信号ａ
のハイレベル上記のようなエミッタフォロワ形態のトラ
ンジスタＴ１により形成するものであるから、Ｖｃｃ−
Ｖａｔ（Ｖ、！はトランジスタＴ１のベース、エミッタ
間電圧）になる。

上記インバータ回路Ｎ１の出力信号がロウレベルからハ
イレベルに変化すると、駆動ＭＯＳＦＥＴＱＩはオン状
態になる。この駆動ＭＯＳＦＥＴＱ１のドレイン電流に
よる抵抗Ｒ１の電圧降下により出力トランジスタＴ１は
オフ状態になり、出力信号ａは高速にハイレベルからロ
ウレベルに変化する。このときの出力電流は、ダイオー
ドＤＩを通して駆動ＭＯ５ＦＥＴＱＩに流れるものとな
る。上記駆動ＭＯＳＦＥＴＱＩがオン状態に維持してい
る間、負荷抵抗Ｒ１の抵抗値が比較的大きな抵抗値にさ
れているため、それに消費される電流を少なくすること
できる。このとき、出力信号ａのロウレベルは、接地電
位Ｏ■のようなロウレベルでなば＜、厳密には上記Ｏｖ
がダイオードＤ１の順方向電圧ｖＦによってレベルシフ
トされたものとなる。

この実施例では、上記電源電圧Ｖｃｃに基づいて３倍の
昇圧電圧を得るために、パルス信号ＣＬＫを受ける駆動
ＭＯＳＦＥＴＱ２、そのドレイン側に設けられたトラン
ジスタＴ２、ダイオードＤ２及び抵抗Ｒ２からなる上記
同様なレベル変換回路が設けられる。このレベル変換回
路の出力信号すは上記出力信号ａと逆相の関係にある。

上記１つのレベル変換回路の出力信号ａは、キャパシタ
Ｃ１の一方の電極に印加される。このキャパシタＣ１の
他方の電極は、ダイオードＤ３のカソード及びダイオー
ドＤ４のアノードに接続される。他の１つのレベル変換
回路の出力信号すは、キャパシタＣ２の一方の電極と、
上記ダイオードＤ３のアノードに接続される。上記キャ
パシタＣ２の他方の電極は、上記ダイオードＤ４のカソ
ードとダイオードＤ５のアノードに接続される。ダイオ
ードＤ５のカソードから昇圧出力電圧ｖＯが得られる。

なお、ダイオードＤ５のカソード側と接地電位点との間
には、キャパシタＣ３が設けられるものである。

この実施例回路の昇圧動作は、下記の通りである。

パルス信号ＣＬＫがロウレベルのとき、駆動ＭＯＳＦＥ
ＴＱＩがオン状態に、駆動ＭＯＳＦＥＴＱ２がオフ状態
になる。それ故、レベル変換出力ａはロウレベル（ＯＶ
−ＶＦ）に、レベル変換出力すは電圧Ｖｌのようなハイ
レベルになる。この電圧ｖ１は、上記のようにＶｃｃ　
　Ｖｍｉである。したがって、キャパシタＣ１には、上
記ダイオードＤ３を介してチャージアップがなされる。

これにより、信号Ｃのロウレベルｖ１°は、上記電圧Ｖ
１からダイオードＤ３の順方向電圧ｖＦだけ低いＶｌ−
Ｖ、になるものである。また、キャパシタＣ２の一方の
電極が上記のようなハイレベルにされる結果、他方の電
極側の電位ｄは、後述するようなハイレベルｖ３になる
。

パルス信号ＣＬＫがハイレベルに変化すると、駆動ＭＯ
ＳＦＥＴＱＩがオフ状態に、駆動ＭＯＳＦＥＴＱ２がオ
ン状態に切り換えられる。レベル変換出力ａはｖｌのよ
うなハイレベルに、レベル変換出力すは０Ｖ（＝Ｖｒ）
のようなロウレベルに変化する。したがって、キャパシ
タＣ１の他方の電極の信号Ｃの電位のハイレベルｖ２は
、Ｖ１＋ｖ１°のように約２倍に昇圧されたハイレベル
になり、ダイオードＤ４を通してキャパシタＣ２にチャ
ージアップを行う、これにより、信号ｄロウレベルＶ２
’　は、上記電圧ｖ２からダイオードＤ４の順方向電圧
ｖＦだけ低いＶ２ＶＦになるものである。

パルス信号ＣＬＫが再びロウレベルになると、駆動ＭＯ
ＳＦＥＴＱＩがオフ状態に、駆動ＭＯＳＦＥＴＱ２がオ
ン状態になる。それ故、レベル変ｔＬｌａはハイレベル
Ｖｌに、レベル変換出力すは電圧ＯＶ（前記ＶＦ）よう
なロウレベルになる。

したがって、キャパシタＣ１には、上記ダイオードＤ３
を介して再びチャージアップがなされる。

キャパシタＣ２の他方の電極の信号ｄは、ハイレベルｖ
３になる。この電圧ｖ３は、電圧■２′＋ｖ１、言い換
えるならば、Ｖ１＋Ｖ１°　＋Ｖ１のような約３倍の昇
圧された電圧である。この約３倍の昇圧電圧ｖ３により
ダイオードＤ５を通してキャパシタＣ３が間欠的にチャ
ージアップされるから、出力電圧ＶＯは、約電源電圧Ｖ
ｃｃの約３倍のような昇圧電圧を得ることができる。

この実施例では、上記のように、ロウレベルからハイレ
ベルへの立ち上がりが、トランジスタを通して電流増幅
した低出力インピーダンスのもとで行われるから、高速
にロウレベルからハイレベルへの切り換えが可能になる
。そして、ハイレベルからロウレベルへの切り換えのと
きには、ドレイン電流の大半が出力電流として流れるか
ら出力信号を高速にハイレベルからロウレベルに変化さ
せることができる。これにより、上記のようなキャパシ
タを用いたレベル変換動作において、昇圧回路へのチャ
ージが効率よく行われるものとなる。

そして、消費される直流電流を小さくできるから、低消
費電力の昇圧回路を得ることができるものである。

第３図には、上記のような昇圧回路が用いられたパワー
出力回路の一実施例の回路図が示されている。

パワーＭＯＳＦＥＴＱ３のドレインは、電源電圧Ｖｃｃ
に結合される。上記ＭＯＳＦＥＴＱ３のソースは、外部
端子ＯＵＴに結合され、特に制限されないが、前記モー
タやソレノイド等のような誘導性の負荷りが設けられる
。それ故、パワー出力ＭＯＳＦＥＴＱ３は、ソースフォ
ロワ出力ＭＯＳＦＥＴとして動作する。

上記パワーＭＯＳＦＥＴＱ３のゲートには駆動ＭＯＳＦ
ＥＴＱ４と負荷抵抗ＲＬからなる駆動回路が設けられる
。駆動回路の動作電圧は、上記第１図に示したような昇
圧回路ＢＳＴにより上記電源電圧Ｖｃｃを昇圧した電圧
Ｖｃｃ＋Ｖが用いられる。

上記駆動ＭＯＳＦＥＴＱ４のゲートには、特に制限され
ないが、インバータ回路Ｎ２を通してＭ御信号ｉｎが供
給される。特に制限されないが、インバータ回路Ｎ２は
、その動作電圧が上記電源電圧Ｖｃｃに比べて比較的低
い５Ｖ系の電圧とされる。

これに応じて、上記制御信号ｉｎはハイレベルを５■と
して、ロウレベルの回路の接地電位のような比較的低い
論理レベルとされる。したがって、上記インバータ回路
Ｎ２とＭＯＳＦＥＴＱ４と抵抗ＲＬからなる駆動回路は
一種のレベル変換動作を行うものである。それ故、上記
抵抗ＲＬに代えて、前記第１図に示したように、トラン
ジスタＴ１と、ダイオードＤ１及び抵抗Ｒ１からなるよ
うな回路に置き換えるものであってもよい。この構成を
採ることにより、前記同様に低消費電力化を図りつつ、
出力ＭＯＳＦＥＴＱ３の比較的大きなゲート容量を高速
にチャージアップさせることができる。

この実施例では、上記出力ＭＯＳＦＥＴＱ３のオフ状態
への実質的なスイッチング速度を速くするために次の構
成にされる。すなわち、上記駆動ＭＯＳＦＥＴＱ４のソ
ースは、回路の接地電位点に結合されるのではなく、上
記パワー出力ＭＯＳＦＥＴＱ３のソースに結合される。

言い換えるならば、駆動ＭＯＳＦＥＴＱ４は、上記パワ
ー出力ＭＯＳＦＥＴＱ３のゲートとソース間に設けられ
る。

例えば、制御信号ｉｎがハイレベルのときインバータ回
路Ｎ２の出力信号が回路の接地電位のようなロウレベル
になる。この出力信号のロウレベルに応じて駆動ＭＯＳ
ＦＥＴＱ４がオフ状態にされ、パワーＭＯＳＦＥＴＱ３
のゲートには、抵抗ＲＬを通して昇圧された動作電圧Ｖ
ｃｃ＋Ｖが供給される。上記昇圧回路ＢＳＴにより形成
される昇圧電圧＋ＶをＭＯＳＦＥＴＱＩの実質的なしい
き値電圧以上に設定される。したがって、第４図の波形
図に示すように、ＭＯＳＦＥＴＱ３がオン状態のとき、
そのソースからは電源電圧Ｖｃｃがそのまま出力される
ので電圧損失の無い高い出力電圧を得ることができる。

このように出力ＭＯＳＦＥＴＱ３をオン状態にすると、
出力端子ＯＵＴの電圧は電源電圧Ｖｃｃのような高い電
圧になり、それに応じて駆動ＭＯＳＦＥＴＱ４のソース
電圧も高い電圧になる。したがって、上記のようなイン
バータ回路Ｎ２の出力信号のロウレベルにより駆動ＭＯ
ＳＦＥＴＱ４をオフ状態に維持することができる。

制御信号ｉｎがハイレベルからロウレベルに切り変わる
と、インバータ回路Ｎ２の出力信号がハイレベルになっ
て駆動ＭＯＳＦＥＴＱ４をオン状態にする。これにより
、パワーＭＯＳＦＥＴＱ３のゲートとソースが短絡され
るから、パワーＭＯＳＦＥＴＱ３がオン状態からオフ状
態に切り換えられる。このとき、負荷りには、逆起電圧
が発生しバ’７−Ｍ０３ＦＥＴＱ３のソースが結合され
た出力端子ＯＵＴを負電位に低下させる。

この実施例では、上記負荷りに対してダイオードＤ６と
ツェナーダイオードＺＤからなる電圧クランプ回路が設
けられている。このため、第４図の波形図に示すように
、上記出力ＭＯＳ　Ｆ　ＥＴＱ３がオフ状態に切り換え
られるときの出力端子０ＵＴ（７）電位は、−（ＶＤ６
＋ＶＺＤ）な負極性の大きな電圧になる。ここで、ＶＤ
６は、ダイオードＤ６の順方向電圧であり、ＶＺＤはツ
ェナーダイオードＺＤのツェナー電圧である。上記クラ
ンプ電圧を絶対値的に高く設定することにより、誘導性
の負荷りに蓄えられてエネルギーを短時間で放出させる
ことができる。

上記のように出力端子ＯＵＴが負極性の大きな電圧にさ
れても、パワー出力ＭＯＳＦＥＴＱ３のゲートとソース
は駆動ＭＯＳＦＥＴＱ４によって短絡されているためオ
フ状態を維持することができる。このとき、駆動ＭＯＳ
ＦＥＴＱ４のゲートには、インバータ回路Ｎ２で形成さ
れた＋５ｖのようなハイレベルが供給されるものであり
、上記負荷りにより生じた逆起電圧は負極性であること
から、そのゲートとソース間に加わる電圧は太き（なり
、上記オン状態を維持するものである。

上記第３図に示したパワーＭＯＳＦＥＴＱ３は、特に制
限されないが、そのドレイン領域がＮ型基板とされる。

それ故、ドレイン電極は基板の裏面側に設けられる。パ
ワーＭＯＳＦＥＴＱ３を構成するＰ型のチャンネル領域
は、基板の表面にリング状に形成される。このＰ型のチ
ャンネル領域の表面に同様にリング状のＮ型のソース領
域が形成される。上記ソース領域とドレイン領域として
の基板との間に挟まれたチャンネル領域の表面には、ゲ
ート絶縁膜（図示ぜす）を介してゲート電極が形成され
る。上記ソース領域とチャンネル領域とは共通接続され
てソース電極とされる。

上記パワーＭＯＳＦＥＴＱ３の駆動回路としてＭＯＳＦ
ＥＴＱ４や、昇圧回路ＢＳＴの各回路素子は、上記基板
の表面側に形成されたＰ型の分離領域内に形成される。

すなわち、上記Ｐ型分離領域内にＮ型のコレクタ領域を
、そのコレクタ領域内にＰ型のベース領域を、そのベー
ス領域内にＮ型のエミッタ領域を形成することによりト
ランジスタ（ダイオード）を得るものである。また、Ｎ
チャンネルＭＯＳＦＥＴは、上記Ｐ型分離領域に形成す
ればよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）比較的低いレベルの入力信号を受ける駆動ＭＯＳ
ＦＥＴに対して、比較的高い電源電圧にコレクタが接続
され、そのエミッタがレベルシフトダイオードを介して
上記駆動ＭＯＳ　Ｆ　ＥＴのドレインに結合され、その
ベースが一方において抵抗を介して上記電源電圧に接続
されるとともに、他方において上記駆動ＭＯＳＦＥＴの
ドレインに接続されたバイポーラ型トランジスタを設け
、上記バイポーラ型トランジスタのエミッタからレベル
変換された出力信号を得る。この構成においては、駆動
ＭＯＳＦＥＴのドレイン電流の有無により、バイポーラ
型トランジスタが相補的にスイッチング動作を行うので
低消費電力でレベル変換動作を行うことができるという
効果が得られる。

（２）上記レベル変換回路を用いてキャパシタとダイオ
ードからなる昇圧回路を構成することにより、キャパシ
タに対してチャージが効率よく行われるという効果が得
られる。

（３）上記（１）により、昇圧回路に供給するパルスの
周波数を高くできる。これにより、電流供給能力の高い
昇圧回路を得ることができるという効果が得られる。

（４）上記昇圧回路とソースフォロワ出力回路とを組み
合わせることによって、車両搭載に適したパワー出力回
路を得ろことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、第１図の実施例回路において、キ
ャパシタＣ３は寄生容量を利用するものとしてもよい。

また、昇圧回路は、約２倍の昇圧回路を構成するものと
してもよい、この場合には、レベル変換回路は、１つの
で構成できるものである。また、第３図の実施例におい
てパワーＭＯＳＦＥＴは、１つの半導体基板上に複数個
設ける構成としてもよい、この場合、基板をドレインと
するパワーＭＯＳＦＥＴにおいては、必然的にドレイン
を共通化したハイサイド駆動回路（ソースフォロワ回路
）として用いられるものである。上記パワーＭＯＳＦＥ
Ｔは、第３図のようなモータやソレノイドといったよう
なインダクタンス負荷を駆動するものの他、自動車ヘッ
ドランプ等の各種ランプ類を駆動する駆動回路等のよう
に従来の機械的なスイッチ素子に置き換えられる電子式
のパワースイッチ回路に通したものとなる。

この発明は、レベル変換回路として広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、比較的低いレベルの入力信号を受ける駆動
ＭＯＳＦＥＴに対して、比較的高い電源電圧にコレクタ
が接続され、そのエミッタがレベルシフトダイオードを
介して上記駆動ＭＯＳＦＥＴのドレインに結合され、そ
のベースが一方において抵抗を介して上記電源電圧に接
続されるとともに、他方において上記駆動ＭＯ８ＦＥＴ
のドレインに接続されたバイポーラ型トランジスタを設
け、上記バイポーラ型トランジスタのエミッタからレベ
ル変換された出力信号を得る。

この構成においては、駆動ＭＯＳ　Ｆ　ＥＴのドレイン
電流の有無により、バイポーラ型トランジスタが相補的
にスイッチング動作を行うので低消費電力でレベル変換
動作を行うことができる。

【図面の簡単な説明】

第１図は、この発明に係るレベル変換回路を用いた昇圧
回路の一実施例を示す回路図、第２図は、その動作を説
明するための波形図、第３図は、上記昇圧回路を用いた
パワー出力回路の一実施例を示す回路図、 第４図は、その動作を説明するための波形図、第５図は
、従来のレベル変換回路の一例を説明するための回路図
である。 ＩＣ・・半導体集積回路、Ｌ・・負荷（誘導性）　、Ｂ
ＳＴ・・昇圧回路、Ｎｌ、Ｎ２・・インバータ回路 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、比較的低いレベルの入力信号を受ける駆動ＭＯＳＦ
   ＥＴと、比較的高い電源電圧にコレクタが接続され、そ
   のエミッタがレベルシフトダイオードを介して上記駆動
   ＭＯＳＦＥＴのドレインに結合され、そのベースが一方
   において比較的大きな抵抗値を持つ抵抗を介して上記電
   源電圧に接続されるとともに、他方において上記駆動Ｍ
   ＯＳＦＥＴのドレインに接続されたバイポーラ型トラン
   ジスタとを含み、上記バイポーラ型トランジスタのエミ
   ッタからレベル変換された出力信号を得ることを特徴と
   するレベル変換回路。 ２、上記レベル変換回路は、比較的低いレベルのパルス
   を受けて比較的高いレベルのパルスに変換し、その変換
   出力をキャパシタと一方向性素子からなる昇圧回路に供
   給するものであることを特徴とする特許請求の範囲第１
   項記載のレベル変換回路。 ３、上記レベル変換回路は、１つの半導体集積回路に構
   成されるものであることを特徴とする特許請求の範囲第
   １又は第２項記載のレベル変換回路。