JP2009543464A - 多用途でコンパクトなdc結合cmlバッファ - Google Patents
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- 239000000872 buffer Substances 0.000 title claims abstract description 169
- 239000004020 conductor Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 9
- 230000003139 buffering effect Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 16
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002472 multi-metal deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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Abstract
Description
この出願は、2006年6月28日に提出された仮出願第60/817,595号及び2006年7月24日に提出された仮出願第60/833,059号の35USC119に基づく利益を主張し、前記仮出願は参照としてここに取り入れられる。
Claims (25)
- 第1の差動信号入力ノードと、
第2の差動信号入力ノードと、
第1の差動信号出力ノードと、
第2の差動信号出力ノードと、
ソース、ドレイン及びゲートを有し、ゲートは前記第1の差動信号入力ノードに結合され、そして、ソースは前記第1の差動信号出力ノードに結合される第1の電界効果トランジスタ(FET)と、
ソース、ドレイン及びゲートを有し、ドレインは前記第1のFETのドレインに結合され、ゲートは前記第2の差動信号入力ノードに結合され、ソースは前記第2の差動出力ノードに結合される第2の電界効果トランジスタ(FET)と、
第1の入力ノード及び第2の入力ノードを有するラッチであって、該ラッチの第1の入力ノードは前記第1の差動信号出力ノードであり、そして、該ラッチの第2の入力ノードは前記第2の差動信号出力ノードであるラッチと、
を備えるバッファ回路。 - 前記バファ回路は、信号をそれの第1の差動信号入力ノードに受信し、そして、
前記信号をそれの第1の差動信号出力ノードから負荷の差動信号入力ノードに伝達し、前記信号が、約5キロヘルツのより少ないから1ギガヘルツより多いまでの周波数範囲にわたって、50パーセントより小さい減衰をもって前記バッファ回路の前記第1の差動信号入力ノードから前記負荷の前記差動信号入力ノードに伝達される、請求項1のバッファ回路。 - 前記ラッチは、
ソース、ドレイン、及びゲートを有し、ソースは接地に抵抗的に結合され、ドレインは前記ラッチの前記第2の入力ノードに結合され、ゲートは前記ラッチの前記第1の入力ノードに結合される第1のNチャンネル電界効果トランジスタ(FET)と、
ソース、ドレイン及びゲートを有する第2のNチャンネルFETであって、前記第2のNチャンネルFETのドレインは前記第1のNチャンネルFETのゲートに結合され、前記第2のNチャンネルFETのゲートは前記第1のNチャンネルFETのドレインに結合され、そして、前記第2のNチャンネルFETのソースは接地に抵抗的に結合される前記第2のNチャンネルFETと、
を備える、請求項1のバッファ回路。 - 前記第1及び第2の差動信号出力ノードは負荷の1対の差動信号入力ノードにDC結合される、請求項3のバッファ回路。
- 前記バッファ回路は、それの第1及び第2の差動信号入力ノードから前記負荷の前記1対の差動信号入力ノードまでのDC伝達関数比を有し、そして、前記DC伝達関数比は約5キロヘルツより少ないから1ギガヘルツより多いまでの周波数範囲にわたって1より小さい、請求項4のバッファ回路。
- 電界効果トランジスタ(FET)を備え、前記FETはゲートを有し、そして、前記ゲートは前記負荷の信号入力ノードである負荷と、
第1及び第2の差動信号入力リード及び第1及び第2の差動信号出力リードを有し、第1の差動信号出力リードは前記負荷の前記信号入力ノードにDC結合されるバッファ回路と、
を備え、
前記バッファ回路は、
ソース、ドレイン及びゲートを有し、ドレインは供給電圧を受け取るように結合され、ゲートは前記バッファ回路の前記第1の差動信号入力リードであり、そして、ソースは前記バッファ回路の前記第1の差動信号出力リードに結合される第1の電界効果トランジスタ(FET)と、
ソース、ドレイン及びゲートを有し、ドレインは前記第1のFETのドレインに結合され、ゲートは前記バッファ回路の前記第2の差動信号入力リードであり、そしてソースは前記バッファ回路の前記第2の差動信号出力リードに結合される第2の電界効果トランジスタ(FET)と、
第1の入力ノード及び第2の入力ノードを有し、第1の入力ノードは前記バッファ回路の前記第1の差動信号出力リードに結合され、第2の入力ノードは前記バッファ回路の前記第2の差動信号出力リードに結合されるラッチと
を備えるシステム。 - 前記ラッチは、1対の交差結合Nチャンネル電界効果トランジスタを備える、請求項6のシステム。
- 前記バッファ回路の前記第1の差動信号出力リードは、前記バッファ回路の前記第1の差動信号出力リードから前記負荷の前記信号入力ノードまで延長する連続導体によって、前記負荷の前記信号入力ノードにDC結合される、請求項6のシステム。
- 前記バッファ回路は、前記負荷のFETのゲートにDCバイアス電圧を供給する、請求項6のシステム。
- 前記ラッチは、
ソース、ゲート、及びドレインを有し、ゲートは前記ラッチの第1の入力ノードに結合されるNチャンネル・トランジスタと、
第1の端子及び第2の端子を有する抵抗であって、前記抵抗の第1の端子は前記Nチャンネル・トランジスタのソースに結合され、前記抵抗の第2の端子は接地導体に結合され、前記ラッチは前記負荷のFETのゲートにDCバイアス電圧を供給し、前記DCバイアス電圧は前記抵抗で降下した電圧プラス前記Nチャンネル・トランジスタのゲート・ソース間電圧に実質的に等しい前記抵抗と
を備える、請求項6のシステム。 - 前記負荷は、DCバイアス電圧を前記負荷のFETのゲートに供給できるバイアス回路を備えていない、請求項6のシステム。
- 前記バッファ回路は、多係数周波数分割器の一部である、請求項6のシステム。
- 前記バッファ回路は、それの第1及び第2の差動信号入力リードから前記負荷までにDC伝達関数比を有し、前記DC伝達関数比は、約5キロヘルツより少ないから1ギガヘルツより多いまでの周波数範囲にわたって1より小さい、請求項6のシステム。
- 前記バッファ回路は、それの第1の差動入力リードで信号を受信し、そして、約5キロヘルツより少ないから1ギガヘルツより多いまでの信号周波数範囲にわたって50パーセントより少ない減衰をもって前記信号を前記負荷の信号入力ノードに伝達する、請求項6のシステム。
- 前記バッファ回路は、前記負荷の信号入力ノードにDCバイアス電圧を供給し、差動入力信号が前記バッファ回路の前記第1の差動信号入力リードで受信され、前記差動入力信号はDCバイアス電圧を有し、そして、前記差動入力信号のDCバイアス電圧は前記負荷の信号入力ノードにおける前記DCバイアス電圧を決定する、請求項6のシステム。
- 前記負荷はCMOS論理回路である、請求項6のシステム。
- 負荷と、
電流モード論理(CML)差動信号をバッファするための及び前記CML差動信号を前記負荷に駆動するための手段と、
を備え、前記手段は前記負荷にDC結合され、そして、前記手段は、前記CML差動信号が約5キロヘルツより少ないから1ギガヘルツより多いまでの周波数範囲にわたって50パーセントより少ない減衰をもって前記負荷に伝達されるように、前記CML差動信号をバッファするためであるシステム。 - 前記手段は、多係数分割器内のバッファである、請求項17のシステム。
- ラッチを含むバッファの第1の差動信号出力ノードから負荷の第1の差動信号入力ノードまで延長する第1の導電性信号経路を提供すること、
前記第1の導電性信号経路を横切って前記負荷の第1の差動信号入力ノードに第1のDCバイアス電圧を与えるために前記ラッチを用いること、
前記バッファの第2の差動信号出力ノードから前記負荷の第2の差動信号入力ノードまで延長する第の導電性信号経路を提供すること、
前記第2の導電性信号経路を横切って前記負荷の第2の差動信号入力ノードに第2のDCバイアス電圧を与えるために前記ラッチを用いること、
前記バッファの第1及び第2の差動信号入力ノードで差動信号を受信すること及び前記差動信号が約5キロヘルツより少ないから1ギガヘルツより多いまでの周波数範囲にわたって50パーセントより少ない減衰をもって前記負荷に伝達されるように前記第1及び第2の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達すること、
を備える方法。 - 前記バッファは電流モード論理(CML)バッファであり、そして、前記ラッチは、1対の交差結合Nチャンネル・トランジスタを含む、請求項19の方法。
- 前記第1及び第2のDCバイアス電圧は同じDC電圧であり、前記第1の導電性信号経路は20フェムトファラッドより少ない全容量を有し、前記第2の導電性信号経路は20フェムトファラッドより少ない全容量を有する、請求項20の方法。
- 前記バッファから前記負荷に伝達される差動信号は、500ピコ秒より小さいパルス幅を有するパルスを含み、かつまた、10マイクロ秒より大きいパルス幅を有する、請求項21の方法。
- 前記バッファは、Pチャンネル・トランジスタを含まない、また、前記バッファはバイポーラ接合トランジスタを含まない、請求項19の方法。
- 前記負荷はCMOS論理回路である、請求項19の方法。
- ラッチを含むバッファの第1の差動信号出力ノードから負荷の第1の差動信号入力ノードまで延長する第1の導電性信号経路を提供するための手段と
前記第1の導電性信号経路を横切って前記負荷の第1の差動信号入力ノードに第1のDCバイアス電圧を与えるために前記ラッチを用いるための手段と、
前記バッファの第2の差動信号出力ノードから前記負荷の第2の差動信号入力ノードまで延長する第の導電性信号経路を提供するための手段と
前記第2の導電性信号経路を横切って前記負荷の第2の差動信号入力ノードに第2のDCバイアス電圧を与えるために前記ラッチを用いるための手段と、
前記バッファの第1及び第2の差動信号入力ノードで差動信号を受信する、そして、前記差動信号が約5キロヘルツより少ないから1ギガヘルツより多いまでの周波数範囲にわたって50パーセントより少ない減衰をもって前記負荷に伝達されるように前記第1及び第2の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達するための手段と、
を備える回路。
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US81759506P | 2006-06-28 | 2006-06-28 | |
US60/817,595 | 2006-06-28 | ||
US83305906P | 2006-07-24 | 2006-07-24 | |
US60/833,059 | 2006-07-24 | ||
US11/560,737 | 2006-11-16 | ||
US11/560,737 US7719313B2 (en) | 2006-06-28 | 2006-11-16 | Versatile and compact DC-coupled CML buffer |
PCT/US2007/071496 WO2008002792A2 (en) | 2006-06-28 | 2007-06-18 | Versatile and compact dc-coupled cml buffer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009543464A true JP2009543464A (ja) | 2009-12-03 |
JP5502469B2 JP5502469B2 (ja) | 2014-05-28 |
Family
ID=38846403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009518452A Expired - Fee Related JP5502469B2 (ja) | 2006-06-28 | 2007-06-18 | 多用途でコンパクトなdc結合cmlバッファ |
Country Status (7)
Country | Link |
---|---|
US (1) | US7719313B2 (ja) |
EP (1) | EP2039003B1 (ja) |
JP (1) | JP5502469B2 (ja) |
KR (1) | KR101109364B1 (ja) |
CN (1) | CN101479937B (ja) |
TW (1) | TW200814523A (ja) |
WO (1) | WO2008002792A2 (ja) |
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- 2007-06-18 CN CN2007800242583A patent/CN101479937B/zh not_active Expired - Fee Related
- 2007-06-18 KR KR1020097001800A patent/KR101109364B1/ko active IP Right Grant
- 2007-06-18 WO PCT/US2007/071496 patent/WO2008002792A2/en active Application Filing
- 2007-06-18 EP EP07798718.8A patent/EP2039003B1/en not_active Not-in-force
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CN101479937B (zh) | 2013-09-25 |
JP5502469B2 (ja) | 2014-05-28 |
WO2008002792A2 (en) | 2008-01-03 |
CN101479937A (zh) | 2009-07-08 |
US7719313B2 (en) | 2010-05-18 |
EP2039003A2 (en) | 2009-03-25 |
KR20090034360A (ko) | 2009-04-07 |
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