KR20090034360A - 다기능 및 콤팩트 ｄｃ―결합 ｃｍｌ 버퍼 - Google Patents
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Abstract
신규한 CML 버퍼의 차동 신호 출력 노드들은 인접 컨덕터들에 의하여 로드(예컨대, CML 논리 엘리먼트)의 차동 신호 입력 노드들에 DC-결합된다. CML 버퍼는 버퍼 트랜스컨덕턴스를 증가시키고 DC 바이어스 전압을 컨덕터들을 통해 로드의 입력 노드들상에 제공하여 로드가 DC 바이어싱 회로를 가질 필요성을 제거하는 풀다운 로드 래치를 포함한다. 버퍼 및 로드사이의 종래의 AC 결합의 커패시터들은 필요치 않으며, 따라서 회로를 실현하는데 필요한 다이 영역의 크기가 감소되고 또한 버퍼-대-로드 접속부들의 커패시턴스가 감소된다. 스위칭 전력 소비는 낮은 커패시턴스 버퍼-대-로드 접속부들로 인하여 낮다. 차동 신호들은 50 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 넓은 주파수 범위에 걸쳐 50% 미만의 신호 감쇄로 버퍼로부터 로드로 통신될 수 있다.
Description
본 출원은 2006년 6월 28일에 출원된 가출원번호 제60/817,595호 및 2006년 7월 24일에 출원된 가출원번호 제60/833,059호의 우선권을 주장하며, 이 가출원들은 여기에 참조로 통합된다.
본 발명은 CML 논리 버퍼들과 CML 논리 버퍼들로부터 로드(load)들로의 신호들의 통신에 관한 것이다.
디지털 논리 회로는 계속 증가하는 주파수들을 가진 신호들을 포함하는 응용들에서 사용되고 있다. 셀룰라 전화기내에서, 예컨대 디지털 회로는 고속 주파수 분할기들을 실현하기 위하여 지금 사용되고 있다. 셀룰라 전화기의 수신기 체인은 예컨대 위상 동기 루프(phase locked loop)를 가진 국부 발진기를 포함할 수 있다. 위상 동기 루프의 피드백 루프의 주파수 분할기는 디지털 카운터일 수 있다. 이러한 카운터의 부품들은 속도 때문에 "전류 모드 논리(CML)"으로서 언급된 논리장치의 타입으로 실현될 수 있다. CML 논리 게이트의 한 타입은 버퍼(때때로, "클록 구동기"라 칭함)이다.
도 1(종래기술)은 로드(2)에 종래 방식으로 AC-결합되는 종래의 비반전 CML 버퍼(1)의 다이어그램이다. 로드는 차동 신호들을 수신하는 2개의 차동 신호 입력 노드들(3, 4)을 가진다. N-채널 전계효과 트랜지스터들(FET)(5, 6) 및 저항기들(7, 9)은 전형적인 CML 로드인 회로를 나타낸다. 트랜지스터(5)의 게이트는 로드의 차동 신호 입력 노드(3)에 결합된다. 트랜지스터(6)의 게이트는 로드의 차동 신호 입력 노드(4)에 결합된다. 로드(2)는 적절한 크기의 DC 바이어스 전압이 트랜지스터들(5, 6)의 게이트들에 제공될때 적절하게 작동한다. 입력 노드들(3, 4)상에서 수신된 차동 신호들은 상기 DC 바이어스 전압 이상 및 이하에서 전이(transition)한다. 저항기들(9, 10)은 트랜지스터들(5, 6)의 게이트들상에 적절한 DC 전압 VBIAS2을 제공하는 바이어싱 네트워크를 나타낸다.
버퍼(1)는 차동 신호 입력 노드들(11, 12)의 쌍을 통해 차동 CML 입력 신호들을 수신하며, 차동 신호 출력 노드들(13, 14)의 쌍으로부터의 차동 CML 출력 신호들을 로드(2)로 구동시킨다. 버퍼(1)는 전형적으로 입력 N-채널 풀업 FET들(16, 17)의 쌍에 대한 로드로서 사용되는 N-채널 FET 풀다운 전류 소스 구조(15)를 포함한다. 전류 미러 구조(15)는 각각 출력 노드들(13, 14)로부터의 DC 바이어스 전류들(18, 19)을 싱크(sink)하도록 동작한다. 원격 배치된 바이어스 전압 생성기는 전형적으로 DC 바이어스 전류들(18, 19)의 크기를 결정하는 바이어스 전압 VBIAS1을 공급한다. 수신된 차동 CML 입력 신호들이 차동 신호 입력 노드들(11, 12)을 통해 수신될때, 트랜지스터들(16, 17)은 차동 신호 출력 노드들(13, 14)을 통해 차동 신호들을 통신할 수 있다. 차동 신호 입력 신호들의 각각은 전압 범위 이상에서 변화하며, 전형적으로 DC 바이어스 전압 오프셋을 가진다. DC 바이어스 전류 들(18, 19)과 트랜지스터(16, 17)의 소스-폴로어 동작과 결합하여 동작하는 차동 CML 입력 신호들의 DC 바이어스 전압들은 차동 신호 출력 노드들(13, 14)상에 DC 바이어스 전압을 형성하기 위하여 사용된다. 버퍼(1)의 차동 신호 출력 노드들상의 이러한 DC 바이어스 전압은 일반적으로 로드(2)의 트랜지스터들(5, 6)의 게이트들상에 제공되어야 하는 DC 바이어스 전압 VBIAS2과 다르다. 따라서, 버퍼(1)의 차동 신호 출력 노드들(13, 14)은 커패시터들(20, 21)을 통해 로드(2)의 차동 신호 입력 노드들(3, 4)에 AC-결합된다. 이는 버퍼 및 로드의 DC 바이어스 전압들이 서로 상이하도록 하나, 전이하는 차동 신호들이 버퍼(1)로부터 로드(2)로 패스(pass)되도록 한다.
도 2(종래기술)는 도 1의 종래 버퍼(1)의 동작을 기술한 파형 다이어그램이다. 상부 파형은 500 피코초의 펄스 폭을 가진 비교적 높은 주파수 신호가 버퍼로부터 커패시터들(20, 21)을 통해 로드로 패스되는 방법을 도시한다. 그러나, 하부 주파수 신호는 AC- 결합으로 인하여 거절된다. 신호의 주파수가 낮을 수록 더 많은 신호가 거절된다. 하부 파형은 10 마이크로초의 펄스 폭을 가진 비교적 낮은 주파수 신호가 주로 버퍼 및 로드사이의 AC 결합에 의하여 거절되는 방법을 도시한다. 디지털 논리 값 "하이(high)"의 10 마이크로초 펄스의 끝의 가까이에서, 신호의 전압 레벨은 반대 디지털 논리값(디지털 논리값 "로우(low)")으로 정의된 전압까지 강하한다. 10 마이크로초 펄스의 끝 가까이에서, 신호의 90%가 감쇄된다. 따라서, 로드에 AC-결합되는 전형적인 CML 버퍼는 원하는 신호들이 충분한 신호 강도로 로드에 형성되도록 단지 로드에 통신될 신호들만이 충분히 높은 주파수를 가 지는 경우에만 사용될 수 있다. 더 많은 기능을 가진 버퍼 회로가 요구된다.
신규하고 콤팩트한 CML 버퍼의 차동 신호 출력 노드들의 쌍은 인접 컨덕터들의 쌍에 의하여 로드의 차동 신호 입력 노드들의 대응 쌍에 DC-결합된다. 로드의 예는 CML 논리 엘리먼트이다. 신규한 CML 버퍼는 "풀다운 로드 래치"로서 지칭된 회로를 포함한다. 풀다운 로드 래치는 CML 버퍼의 차동 신호 출력 노드들의 제 1 노드에 결합된 제 1 입력 노드를 가진다. 풀다운 로드 래치는 CML 버퍼의 차동 신호 출력 노드들의 제 2 노드에 결합되는 제 2 입력 노드를 가진다. CML 버퍼의 트랜스컨덕턴스를 강화하는 것외에, 풀다운 로드 래치는 DC 바이어스 전압을 컨덕터들을 통해 로드의 차동 신호 입력 노드들상에 제공하도록 동작하며, 따라서 로드가 그 자체의 DC 바이어싱 회로를 가질 필요성을 제거한다. 로드의 DC 바이어스 회로가 집적회로상에 집적될때 큰 다이 영역을 점유하는 종래에 포함된 저항기들을 가지는 반면에, 신규한 CML 버퍼는 로드가 DC 바이어싱 회로를 가질 필요성을 제거하며, 따라서 전체 버퍼 및 로드 회로를 실현할때 소비되어야 하는 다이 영역 크기를 감소시킨다. 신규한 CML 버퍼 및 로드사이의 DC-결합으로 인하여, 종래의 AC-결합 버퍼-대-로드 접속부의 커패시터들이 사용되지 않아서, 신규한 CML 버퍼 회로를 실현하기 위하여 필요한 집적회로 다이 영역의 크기를 감소시키며 따라서 버퍼-대-로드 접속부들의 커패시턴스를 감소시킨다. 로드에의 종래의 AC-결합의 큰 커패시터들을 포함하지 않을 뿐만아니라 로드가 DC 바이어싱 회로를 필요로 하지 않음으로 인하여 신규한 CML 버퍼가 작고 콤팩트하게 만들어질 수 있기 때문에, 신규한 CML 버퍼 및 이의 로드는 집적회로 다이상에 서로 근접하게 배치될 수 있다. 버퍼 및 이의 로드를 서로 근접하게 배치하면 버퍼 및 로드사이의 DC-결합 접속부들의 인접 커패시터들이 짧게 형성되며 따라서 버퍼-대-로드 접속부들의 기생 커패시턴스들이 작게된다.
차동 CML 신호들은 5킬로헤르츠 미만으로부터 1기가헤르츠 이상까지의 넓은 주파수 범위에 걸쳐 50 퍼센트 미만의 신호 감쇄로 신규한 CML 버퍼로부터 CML 로드로 통신될 수 있다. 종래의 CML 버퍼에서 긴 기간의 펄스의 신호 레벨이 버퍼 및 로드사이의 AC 결합으로 인하여 긴 펄스의 기간을 감소시키는 반면에, 신규한 CML 버퍼에 의하여 출력된 긴 기간의 펄스의 신호 레벨은 시간에 따라 감소하지 않는다. 따라서, 신규한 CML 버퍼는 로드로 차동 CML 신호를 구동시키기 위하여 사용될 수 있으며, 여기서 차동 CML 신호는 긴 기간들의 펄스들 뿐만아니라 짧은 기간들의 펄스들을 포함한다. 따라서, 신규한 CML 버퍼는 로드에 AC-결합되며 실질적인 신호 감소없이 긴 펄스들을 통신할 수 없는 종래의 CML 버퍼보다 더 많은 기능을 가진다.
전술한 설명은 요약이며 따라서 간략화, 일반화 및 세부사항의 생략을 포함하며, 결과적으로 당업자는 요약이 단지 예시적이며 본 발명을 제한하는 것으로 의도되지 않는다는 것을 인식할 것이다. 청구범위에 의하여 한정되는, 여기에 제시된 장치들 및/또는 프로세스들의 다른 양상들, 특징들 및 장점들은 여기에서 제시된 비제한 상세한 설명에서 명백해질 것이다.
도 1(종래기술)은 로드에 AC-결합되는 종래의 CML 버퍼의 다이어그램이다.
도 2(종래기술)은 도 1의 종래 CML 버퍼로부터 출력되는 신호의 파형 다이어그램이다. 한 파형에서는 신호가 비교적 짧은 기간의 펄스를 가진다. 다른 파형에서는 신호가 비교적 긴 기간의 펄스를 가진다.
도 3은 신규한 양상에 따라 로드에 DC-결합되는 신규한 CML 버퍼를 포함하는 시스템의 다이어그램이다.
도 4는 도 3의 신규한 CML 버퍼에 공급되는 신호들 및 신규한 CML 버퍼로부터 출력되며 도 3의 로드의 입력 노드들을 통해 수신되는 결과적인 신호들의 파형 다이어그램이다. 한 파형은 신호(OUT)가 비교적 짧은 기간의 펄스를 가질때 결과적인 출력 신호(OUT)를 도시한다. 제 2 파형은 신호(OUT)가 비교적 긴 기간의 펄스를 가질때 결과적인 출력 신호(OUT)를 도시한다.
도 5는 신규한 CML 버퍼의 일 실시예를 도시한 다이어그램이며, 여기서 CML 버퍼는 CML 버퍼가 로드에 공급하는 DC 바이어스 전압을 조절하는 저항기들의 쌍을 포함한다.
도 6은 도 3의 신규한 CML 버퍼의 동작 방법을 도시한 흐름도이다.
도 3은 하나의 신규한 양상에 따른 시스템(101)의 단순화된 트랜지스터-레벨 다이어그램이다. 시스템(101)은 단일 집적회로 다이상에 집적된다. 시스템(101)은 직접 및 인접 접속부들(103, 104)의 쌍에 의하여 로드(105)에 DC-접속되는 신규한 DC-결합 비반전 CML 버퍼(102)를 포함한다. 여기에서 용어 "DC"는 "직류"를 의 미한다. 버퍼(102)는 차동 신호 입력 노드들(106, 107)의 쌍을 통해 차동 CML (전류 모드 논리) 입력 신호들을 수신하며, 차동 신호 출력 노드들(108, 109)의 쌍상으로 입력 신호들의 대응하는 비반전 버전들을 출력한다. 버퍼(102)는 제 1 N-채널 전계효과 트랜지스터(FET)(110), 제 2 N-채널 FET(111) 및 풀다운 로드 래치(112)를 포함한다. 제 1 트랜지스터(110)의 드레인은 또한 공급전압 컨덕터(113)에 접속된다. 제 2 트랜지스터(111)의 드레인은 또한 공급전압 컨덕터(113)에 접속된다. 도 3에 도시된 트랜지스터들(110, 111)의 드레인들은 라벨 "D"로 표시된다. 도 3에 도시된 트랜지스터들(110, 111)의 소스들은 라벨 "S"로 표시되며, 게이트들은 라벨 "G"로 표시된다. 래치(112)는 그것이 전압들을 발생시키는 저항성 로드들의 쌍으로서 사용되기 때문에 "로드"로 지칭된다. 래치(112)는 그것이 풀업 트랜지스터들(110, 111)의 소스들상의 전압들을 풀-다운(pull-down)하도록 작동하기 때문에 "풀다운" 로드로 지칭된다.
풀다운 로드 래치(112)는 제 1 입력 노드(114) 및 제 2 입력 노드(115)를 가진다. 제 1 입력 노드(114)는 버퍼(102)의 제 1 차동 신호 출력 노드(108)에 접속된다. 제 2 입력 노드(115)는 버퍼(102)의 제 2 차동 신호 출력 노드(109)에 접속된다. 풀다운 로드 래치(112)는 크로스-결합(cross-coupled) N-채널 FET들(116, 117)의 쌍을 포함한다. 트랜지스터(116)의 소스는 저항기(118)에 의하여 접지 컨덕터(119)에 저항적으로 결합된다. 트랜지스터(117)의 소스는 저항기(120)에 의하여 접지 컨덕터(119)에 저항적으로 결합된다. 트랜지스터(116)의 게이트는 래치(112)의 제 1 입력 노드(114)에 결합된다. 트랜지스터(117)의 게이트는 래 치(112)의 제 2 입력 노드(115)에 결합된다. 커패시터(121)의 제 1 터미널은 트랜지스터(116)의 소스에 결합되며, 커패시터(121)의 제 2 터미널은 트랜지스터(117)의 소스에 결합된다. 풀다운 로드 래치(112)는 제 1 입력 노드(114) 및 접지 컨덕터(119)사이에 그리고 제 2 입력 노드(115) 및 접지 컨덕터(119)사이에 차동 풀다운 임피던스를 제공한다. 여기에서 용어 "차동"은 제 1 입력 노드(114) 및 접지 컨덕터(119)사이의 임피던스가 제 2 입력 노드(115) 및 접지 컨덕터(119)사이의 임피던스와 상이하다는 것을 의미한다. 제 1 입력 노드(114) 및 접지 컨덕터(119)사이의 임피던스는 제 2 입력 노드(115) 및 접지 컨덕터(119)사이의 임피던스보다 낮거나, 또는 제 1 입력 노드(114) 및 접지 컨덕터사이의 임피던스는 제 2 입력 노드(115) 및 접지 컨덕터(119)사이의 임피던스보다 높다. 제 1 및 제 2 입력 노드들(114, 115)중 어느 하나가 접지 컨덕터(119)에 대하여 낮은 임피던스를 가지는지의 여부는 이하에서 더 상세히 설명되는 바와같이 래치가 래치되는 방법에 의하여 결정된다.
로드(105)는 제 1 차동 신호 입력 노드(122) 및 제 2 차동 신호 입력 노드(123)를 가진다. 제 1 및 제 2 차동 신호 입력 노드들(122, 123)은 로드(105)가 버퍼(102)로부터 CML 또는 CML형 차동 신호들을 수신하는 입력 노드들이다. 도 3의 로드(105)는 신규 버퍼(102)가 구동을 위하여 사용될 수 있는 한 타입의 CML 로드의 모델을 나타낸다. 이러한 로드(105)는 N-채널 FET들(124, 125)의 쌍을 포함한다. 전형적인 CML 로드에서는 VDD 공급 컨덕터(130) 및 트랜지스터들(124, 125)의 드레인들사이에 결합된 로드들(126, 127)이 존재한다. 비록 로드(105)가 CML 로드 일지라도, 로드(105)는 예컨대 로드의 각각의 입력 노드가 P-채널 트랜지스터의 게이트 뿐만아니라 N-채널 트랜지스터의 게이트에 결합되는 CMOS(상보형 금속 산화물 반도체) 로드와 같은 다른 타입의 논리회로 로드일 수 있다.
하나의 신규한 양상에서, 로드(105)는 로드의 차동 신호 입력 노드들(122, 123)상에 DC 바이어스 전압을 제공하는 DC 전압 바이어싱 회로를 포함하지 않는다. 그러나, CML 로드(105)는 1.5 볼트 DC 바이어스 전압이 차동 신호 입력 노드들(122, 123)상에 제공될때 적절하게 작동하는 회로이다. 입력 노드들(122, 123)을 통해 수신되는 차동 신호들의 각각은 1.5 볼트 DC 바이어스 전압 이하 및 이상에서 전이할 수 있다. 도 1의 종래의 회로(종래기술)에서 처럼 커패시터들에 의하여 버퍼의 차동 신호 출력 노드들에 AC-결합되는 로드의 차동 신호 입력 노드들보다 오히려, 로드(105)의 차동 신호 입력 노드들(122, 123)은 직접 및 인접 도전 접속부들(103, 104)에 의하여 신규한 버퍼(102)의 차동 신호 출력 노드들(108, 109)에 DC-결합된다. 버퍼(102)는 적절한 DC 바이어스 전압을 접속부들(103, 104)을 통해 로드(105)의 노드들(122, 123)에 공급한다. 따라서, 도 3의 시스템은 "자체-바이어싱(self-biasing)"인 것을 말하여 진다. 도 3의 특정 실시예에서, 로드(105)의 트랜지스터(124)의 게이트상의 DC 바이어스 전압은 트랜지스터(116)의 게이트 및 소스사이의 DC 전압과 저항기(118)를 통해 강하된 DC 전압의 합이다. 일례에서, 버퍼(102)의 차동 신호 입력 노드(106)상의 5킬로헤르츠 사각파 차동 입력 신호는 대략 2.0 볼트의 DC 바이어스 전압을 가진다. 이러한 차동 입력 신호는 0.1 볼트 및 1.0 볼트사이의 AC 진폭을 가진다. 버퍼(102)가 이러한 신호를 수신 할때, 트랜지스터(116)의 DC 게이트-대-소스 전압은 대략 1.0 볼트이며, 저항기(118)를 통해 강하된 DC 전압은 대략 0.5 볼트이다. 따라서, 버퍼(102)는 로드(105)의 트랜지스터(122)의 게이트상에 원하는 1.5 볼트 DC 바이어스 전압을 공급하도록 동작한다. 로드(105)의 입력 노드(122)상의 차동 신호는 0.1 볼트 및 1.0 볼트사이의 AC 진폭을 가진다. 노드들(106, 107)상에서 신호들 IN 및 INB의 차동 전압 변화들은 버퍼링되며, 접속부들(103, 104)상의 신호들 OUT 및 OUTB의 대응 차동 전압 변화들로서 출력된다. 입력 트랜지스터(110)가 그것의 소스 전압이 그것의 게이트 전압을 따르는(follow) 소스-폴로어(source-follower)로서 작동하기 때문에, 트랜지스터(110)를 통한 게이트-대-소스 전압 강하가 노드(106)상의 입력 신호의 DC 바이어스 전압으로부터 감산될때 결과적인 전압이 로드(105)의 노드(122)상에서 예상되는 적절한 DC 바이어스 전압이 되도록 노드(106)상의 차동 입력 신호의 DC 바이어스 전압이 적절한 크기를 가지는 것에 주의가 요망된다.
래치(112)의 동작이 지금 설명된다. 트랜지스터(116)가 트랜지스터(117)보다 덜 도전적(conductive)이도록 래치(112)가 래치되는 것이 초기에 가정된다. 트랜지스터들(116, 117)의 크로스-결합 구성으로 인하여, 제 1 입력 노드(114) 및 접지 컨덕터(119)사이의 임피던스는 제 2 입력 노드(115) 및 접지 컨덕터(119)사이의 임피던스보다 낮다. 초기에, 버퍼(102)의 차동 신호 입력 노드들(106, 107)상의 차동 입력 신호들 IN 및 INB는 노드(106)상의 전압이 노드(107)상의 전압보다 낮도록 한다. 따라서, 트랜지스터(110)는 트랜지스터(111)보다 덜 도전적이다. 버퍼(102)의 차동 신호 출력 노드(108)상의 전압은 차동 신호 출력 노드(109)상의 전 압보다 낮게 되도록 풀다운 로드 래치(112)에 의하여 풀다운된다. 따라서, 신호 OUT는 신호 OUTB보다 낮은 전압을 가진다.
다음으로, 입력 노드들(106, 107)상의 차동 입력 신호들 IN 및 INB는 노드(106)상의 전압이 노드(107)상의 전압에 대하여 증가하도록 전이한다. 이는 트랜지스터(110)가 더 도전적이고 트랜지스터(111)가 덜 도전적이도록 한다. 노드(108)상의 전압은 증가한다. 트랜지스터(110)는 결국 너무 도전적이 되어 트랜지스터(110)는 래치(112)의 작은 트랜지스터(117)에 과도한 전력을 가한다. 그 다음에, 래치(112)의 입력 노드들(114, 115)상의 전압들은 트랜지스터(116)의 게이트상의 전압이 트랜지스터(117)의 게이트상의 전압보다 높도록 크로스(cross)한다. 래치(112)는 상태를 스위칭하고, 트랜지스터(116)가 트랜지스터(117)보다 더 도전적으로 유지되도록 래칭함으로서 응답한다. 버퍼(102)의 차동 신호 출력 노드(108)상의 전압은 버퍼(102)의 차동 신호 출력 노드(109)상의 전압보다 높다. 노드들(108, 109)상의 차동 출력 신호들 OUT 및 OUTB는 접속부들(103, 104)을 통해 로드(105)에 통신된다.
노드(106)상의 전압이 노드(107)상의 전압에 대하여 감소하도록 입력 노드들(106, 107)상의 차동 입력 신호들이 전이될때, 트랜지스터(111)는 더 도전적으로 되고 트랜지스터(110)는 덜 도전적으로 된다. 노드(109)상의 전압은 노드(108)상의 전압에 대하여 증가한다. 트랜지스터(111)는 결국 너무 도전적으로 되어, 트랜지스터(111)는 래치(112)의 작은 트랜지스터(116)에 과도한 전력을 제공한다. 그 다음에, 래치(112)의 입력 노드들(114, 115)상의 전압들은 트랜지스터(117)의 게이 트상의 전압이 트랜지스터(116)의 게이트상의 전압보다 높도록 크로스된다. 래치(112)는 상태를 스위칭하고, 트랜지스터(117)가 트랜지스터(116)보다 더 도전적으로 유지되도록 래칭함으로서 응답한다. 버퍼(102)의 차동 신호 출력 노드(109)상의 신호 OUTB의 전압은 버퍼(102)의 차동 신호 출력 노드(108)상의 신호 OUT의 전압보다 높다. 노드들(108, 109)상의 차동 출력 신호들 OUT 및 OUTB는 접속부들(103, 104)을 통해 로드(105)에 통신된다.
도 4A는 신호가 대략 500 피코초의 짧은 펄스 폭을 가진 상황에서 차동 신호 입력 노드(106)상의 신호 IN의 파형 다이어그램이다. 신호 IN은 대략 2.0 볼트의 DC 바이어스 전압과 대략 1.0 볼트의 AC 전압 진폭을 가진 1 기가헤르츠 사각파이다.
도 4B는 도 4A의 신호 IN가 버퍼(102)의 차동 신호 입력 노드(106)상에 공급될때 로드(105)의 입력 노드(122)상에서 나타나는 신호 OUT의 파형 다이어그램이다. 신호 OUT는 1.5 볼트의 DC 바이어스 전압 및 대략 1.0 볼트의 AC 전압 진폭을 가진다. 1.5 볼트 DC 바이어스 전압은 버퍼(102)에 의하여 접속부(103)를 통해 로드(105)의 트랜지스터(124)의 게이트에 공급된다.
도 4C는 신호 IN가 대략 10 마이크로초의 긴 펄스 폭을 가진 상황에서 차동 신호 입력 노드(106)상의 신호 IN의 파형 다이어그램이다. 신호 IN은 대략 2.0 볼트의 DC 바이어스 전압 및 대략 1.0볼트의 AC 전압 진폭을 가진 5 킬로헤르츠 사각파이다.
도 4D는 도 4C의 신호 IN가 버퍼(102)의 차동 신호 입력 노드(106)상에 공급 될때 로드(105)의 입력 노드(122)상에서 나타나는 신호 OUT의 파형 다이어그램이다. 신호 OUT는 1.5 볼트의 DC 바이어스 전압 및 대략 1.0 볼트의 AC 전압 진폭을 가진다. 1.5 볼트 DC 바이어스 전압은 버퍼(102)에 의하여 접속부(103)를 통해 로드(105)의 트랜지스터(124)의 게이트에 공급된다. 도 2의 종래 상황(종래기술)에서 로드의 입력상의 신호 레벨이 버퍼 및 로드사이의 AC 결합으로 인하여 시간에 따라 감소하는 반면에, 도 4D에 도시된 로드(105)의 입력 노드(122)상의 신호 레벨은 약 2.0 볼트로 높게 유지되며 10 마이크로초동안 높은 펄스가 유지되는 사실에도 불구하고 시간에 따라 감소하지 않는다. 차동 신호 OUT는 대략 5 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 주파수 범위에 걸쳐 50% 미만의 감쇄를 가지고 로드에 통신된다. 이와 관련하여 감쇄는 버퍼(102)의 입력 노드(106)로부터 로드(105)의 입력 노드(122)까지 측정된다. 따라서, 버퍼(102)는 버퍼(102)가 로드(105)에 신호를 성공적으로 통신할 수 있기 때문에 도 1의 종래 버퍼(1)보다 더 많은 기능을 가지며, 여기서 신호는 버퍼(102)로부터 로드(105)까지 매우 짧은 펄스들(예컨대, 500 피코초 이하의 펄스들) 뿐만아니라 매우 긴 펄스들(예컨대, 10 마이크로초 이상의 펄스들)을 가진다.
일 응용에서, 버퍼(102)는 셀룰라 전화기내의 RF 트랜시버 집적회로의 국부 발진기에 대한 멀티-모듈러스 분할기(MMD: multi-modulus divider)의 신호 경로에서 이용된다. 버퍼를 통해 통신되는 신호는 고주파수 성분(예컨대, 짧은 500 피코초 펄스들) 뿐만아니라 초저주파수 성분(예컨대, 10 마이크로초 펄스들)을 가진다. 버퍼(102)는 CML 논리 회로의 출력으로부터 CMOS 논리 회로의 입력으로 펄스들을 통신하기 위하여 버퍼로서 상기 신호 경로에서 이용가능하다.
유리한 일 실시예에서, 신규한 버퍼(102) 및 이의 로드사이의 DC-결합은 도 1의 종래의 기술의 커패시터들(20, 21)을 포함하지 않는다. 도 1의 종래 기술의 커패시터들(20, 21)의 각각은 예컨대 집적회로 형태로 실현될때 집적회로 영역의 큰 크기를 점유하는 2 피코패럿(picofarad) 커패시터일 수 있다. 도 3의 신규한 버퍼(102)는 이들 큰 커패시터들을 필요로 하거나 또는 사용하지 않는다. 이는 여러가지 장점들을 가진다.
첫째, 버퍼(102)와 함께 집적회로상의 커패시터들을 제공하지 않으면, 버퍼, 로드 및 버퍼와 로드사이의 접속부들에 의하여 소비되는 집적회로 영역의 크기가 감소한다. 더욱이, 로드를 DC 바이어싱하기 위하여 로드에 저항기들을 제공하지 않으면, 도 3의 신규한 버퍼 회로를 실현하는데 필요한 집적회로 영역의 크기가 추가로 감소한다. 신규한 버퍼 회로(102)를 실현하기 위하여 필요한 집적회로 영역의 전체 크기가 감소하면, 도 1의 종래 AC-결합 회로와 비교하여 집적회로 비용이 감소한다.
둘째, 도 1의 종래기술 회로에 AC 결합 커패시터들(20, 21)을 제공하지 않으면, 로드(105)가 버퍼(102)에 더 근접하게 배치된다. 버퍼 및 로드사이의 거리가 감소하면, 버퍼 및 로드사이의 접속부들의 길이가 감소하며 따라서 이들 접속부들의 기생 커패시턴스가 감소한다. 집적회로상의 긴 신호 라인 컨덕터는 라인 그 자체와 인접 및 하부 구조들사이의 기생 커패시턴스를 가진다. 도 1의 종래 기술 회로에서, 버퍼(1)는 그것이 신호들을 로드에 구동시키기 때문에 상기 기생 커패시턴 스를 충전 및 방전시켜야 한다. 버퍼(1) 및 로드(2)사이의 접속부들의 컨덕터-부분에 대한 기생 커패시턴스는 종종 500 팸토패럿(femtoFarad)(500x10E-15F) 만큼 크다. 구동되는 신호들이 매우 자주 스위칭하는 초고주파수 신호들(예컨대, 1 기가헤르츠)인 경우에, 버퍼는 초고주파 신호들로 인하여 로드에 대한 접속부들의 기생 커패시턴스를 충전 및 방전시키기에 충분한 전력량을 소비할 수 있다. 도 3의 실시예에서, 접속부들(103, 104)은 로드(105)에 근접하게 배치된 버퍼(102)로 인하여 비교적 짧게 만들어질 수 있다. 접속부들(103, 104)이 더 짧게 형성되기 때문에, 이 접속부들의 기생 커패시턴스들은 더 작아진다. 일례에서, 각각의 접속부(103, 104)에 대한 전체 기생 커패시턴스는 20 미만의 팸토패럿(femtoFarad)(20x10E-15F)으로 감소된다.
셋째, 앞서 기술된, 버퍼 및 로드사이의 접속부들(103, 104)에 대한 기생 커패시턴스는 버퍼가 커패시턴스만큼 충전 및 방전하지 않아야 하기 때문에 버퍼의 전력 소비를 감소시킨다.
풀다운 로드 래치(112)내에 커패시터(121)를 제공하는 것은 선택적이다. 만일 커패시터(121)가 제공되면, 차동 입력 신호의 주파수가 증가하기 때문에, 커패시터(121)의 임피던스는 감소하여 트랜지스터들(116, 117)의 소스들사이의 임피던스를 감소시키고 또한 이들 소스들과 접지 컨덕터(119)사이의 임피던스를 효과적으로 감소시킨다. 트랜지스터들(116, 117)의 소스들과 접지 컨덕터(119)사이의 임피던스를 감소시키면 노드들(108, 109)의 최대 전압 스윙(swing)이 증가한다. 노드들(108, 109)의 최대 전압 스윙을 증가시키면 차동 신호 입력 노드들(106, 107)을 통해 적절하게 수신될 수 있는 입력 신호들의 AC 크기들이 효과적으로 증가한다. 보다 큰 AC 진폭을 가진 입력 신호들을 수신하기 위하여 버퍼(102)의 용량을 증가시키는 것은 때때로 버퍼의 "헤드룸(headroom)"을 증가시키는 것으로 지칭된다. 노드들(108, 109)의 최대 전압 스윙을 증가시키는 것은 고주파수에서 버퍼의 헤드룸을 증가시키고, 노드들(108, 109)의 최대 전압 스윙을 증가시키는 것은 또한 입력 전압 신호들을 출력 전류 신호들(즉, 버퍼(102)의 트랜스컨덕턴스)로 변환하기 위하여 버퍼(102)의 용량을 증가시킨다. 따라서, 커패시터(121)는 버퍼(102)의 헤드룸 및 트랜스컨덕턴스가 입력 신호 주파수의 증가와 함께 증가하도록 한다.
버퍼(102)는 1(unity) 미만의 DC 오프셋 전달함수(DC 오프셋 이득)를 가진다. 이는 만일 차동 신호 입력 노드들(106, 107)을 통해 수신된 입력 신호들의 DC 바이어스 오프셋 전압이 임의의 DC 전압(DC 입력 오프셋)만큼 이상적인 DC 바이어스 오프셋에 대하여 오프(off)되면 버퍼(102)가 다른 DC 전압(DC 출력 오프셋)만큼 로드의 이상적인 DC 바이어스 전압과 다른 DC 바이어스 전압과 함께 로드(105)상에 대응 출력 신호를 공급할 것이라는 것을 의미한다. 그러나, DC 출력 오프셋의 크기는 DC 입력 오프셋의 크기보다 작다. 따라서, 버퍼(102)를 사용하여 차동 신호를 버퍼링하는 것은 버퍼(102)가 신호 경로에 있지 않는 경우에 버퍼(102)가 신호 경로에 있는 경우보다 로드(105)에서 보다 큰 DC 바이어스 오프셋을 만들지 않을 것이며, 오히려 신호 경로에 버퍼(102)를 사용하면 로드에 보다 작은 DC 바이어스 오프셋이 만들어질 것이다. 신규한 CML 버퍼의 다수의 인스턴티에이션(Instantiation)들은 신호가 버퍼들의 체인 아래로 패스(pass)될때 DC 오프셋 증 가없이 직렬로 체인될 수 있다.
도 5는 버퍼(102)의 다른 실시예의 다이어그램이다. 도 5의 실시예에서는 2개의 바이어싱 저항기들(128, 129)이 제공된다. 저항기(128)는 트랜지스터(116)의 게이트를 DC 바이어스 전압 VBIAS에 저항 결합한다. 저항기(129)는 트랜지스터(117)의 게이트를 DC 바이어스 전압 VBIAS에 저항 결합한다. 버퍼(102)가 그것의 로드에 제공하는 "자체-바이어싱(self-biasing)" DC 바이어스 전압은 전압 VBIAS을 조절함으로서 조절될 수 있다.
도 6은 로드에 DC-결합되는 버퍼가 1) 로드에 DC 바이어스 전압을 제공하고 2) 5킬로헤르츠 내지 1 기가헤르츠의 넓은 주파수 범위에 걸쳐 50% 미만의 감쇄를 가진 차동 신호들을 로드에 통신하는 신규한 방법을 기술한 흐름도이다. 제 1 도전 신호 경로는 도 3에 도시된 버퍼(102)의 제 1 차동 신호 출력 노드(108)로부터 도 3에 도시된 로드(105)의 제 1 차동 신호 입력 노드(122)에 제공된다(단계(200)). 제 1 도전 신호 경로는 출력 노드로부터 입력 노드로 제 1 인접 컨덕터에 의한 직접 접속부이다. 도 1의 AC-결합 예에서 처럼 중재 커패시터(intervening capacitor)가 존재하지 않는다. 도 3의 풀다운 로드 래치(112)는 DC 바이어스 전압을 접속부(103)를 통해 로드(105)의 제 1 차동 신호 입력 노드(122)에 제공하기 위하여 사용된다(단계(201)). 제 2 도전 신호 경로는 버퍼(102)의 제 2 차동 신호 출력 노드(109)로부터 로드(105)의 제 2 차동 신호 입력 노드(123)에 제공된다(단계(202)). 제 2 도전 신호 경로는 출력 노드로부터 입력 노드로 제 2 인접 컨덕터에 의한 직접 접속부이다. 풀다운 로드 래치(112)는 DC 바이어스 전압을 접속부(104)를 통해 로드(105)의 제 2 차동 신호 입력 노드(123)에 제공하기 위하여 사용된다(단계(203)). 버퍼(102)가 로드(105)의 입력 노드들을 DC 바이어싱할 뿐만아니라, 또한 버퍼(102)의 제 1 및 제 2 차동 신호 입력 노드들(106, 107)을 통해 차동 신호들을 수신하고 이들 신호들을 5 킬로헤르츠 내지 1 기가헤르츠의 넓은 주파수 범위에 걸쳐 50% 미만의 감쇄로 로드(105)의 제 1 및 제 2 차동 신호 입력 노드들(122, 123)로의 제 1 및 제 2 도전 신호 경로들을 통해 로드(105)에 통신한다. 감쇄는 버퍼(102)의 차동 신호 입력 노드들(106, 108)과 로드(105)의 차동 신호 입력 노드들(122, 123)사이에서 측정된다.
비록 임의의 특정 실시예들이 설명을 위하여 앞서 제시되었을지라도, 특허문헌의 개시는 일반적인 적용범위를 가지며, 앞서 제시된 특정 실시예들에 제한되지 않는다. 비록 풀다운 로드 래치의 사용이 차동 신호 입력들의 단일 쌍을 가진 버퍼와 관련하여 앞서 제시되었을지라도, 풀다운 로드 래치는 차동 신호 입력 노드들의 하나 이상의 쌍을 가진 논리 게이트들에서 사용가능하다. 로드에 CML 회로의 출력을 DC-결합하고 DC-결합을 사용하여 로드에 DC 바이어스 전압을 공급하는 전술한 기술은 예컨대 CML NOR 게이트와 같은 다른 타입들의 회로들에서 사용하기 위하여 확장가능하다. 비록 신규한 CML 버퍼의 예시적인 예가 셀룰라 전화기내의 멀티-모듈러스 분할기(MMD)의 응용과 관련하여 앞서 제시되었을지라도, 신규한 CML 버퍼는 MMD들 및 셀룰라 전화기들과 다른 응용들에서 일반적인 적용범위를 가진다. 따라서, 제시된 특정 실시예들의 다양한 특징들의 다양한 수정들, 적응들 및 조합들은 이하에서 제시된 청구범위로부터 벗어나지 않고 실시될 수 있다.
Claims (25)
- 제 1 차동 신호 입력 노드(node);제 2 차동 신호 입력 노드;제 1 차동 신호 출력 노드;제 2 차동 신호 출력 노드;소스, 드레인 및 게이트를 가진 제 1 전계효과 트랜지스터(FET) ― 상기 게이트는 상기 제 1 차동 신호 입력 노드에 결합되며, 상기 소스는 상기 제 1 차동 신호 출력 노드에 결합됨 ―;소스, 드레인 및 게이트를 제 2 전계효과 트랜지스터(FET) ― 상기 드레인은 상기 제 1 FET의 드레인에 결합되며, 상기 게이트는 상기 제 2 차동 신호 입력 노드에 결합되며, 상기 소스는 상기 제 2 차동 신호 출력 노드에 결합됨 ―; 및제 1 입력 노드 및 제 2 입력 노드를 가진 래치 ― 상기 래치의 상기 제 1 입력 노드는 상기 제 1 차동 신호 출력 노드이며, 상기 래치의 상기 제 2 입력 노드는 상기 제 2 차동 신호 출력 노드임― 를 포함하는,버퍼 회로.
- 제 1항에 있어서, 상기 버퍼 회로는 그것의 제 1 차동 신호 입력 노드를 통해 신호를 수신하고 이 신호를 그것의 제 1 차동 신호 출력 노드로부터 로드(load)의 차동 신호 입력 노드로 통신하여, 상기 신호는 대략 5 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 주파수 범위에 걸쳐 50% 미만의 감쇄로 상기 버퍼 회로의 제 1 차동 신호 입력 노드로부터 상기 로드의 차동 신호 입력 노드로 통신되는, 버퍼 회로.
- 제 1항에 있어서, 소스, 드레인 및 게이트를 가진 제 1 N-채널 전계효과 트랜지스터(FET) ― 상기 소스는 접지에 저항 결합되며, 상기 드레인은 상기 래치의 제 2 입력 노드에 결합되며, 상기 게이트는 상기 래치의 제 1 입력 노드에 결합됨 ―; 및소스, 드레인 및 게이트를 가진 제 2 N-채널 FET ― 상기 제 2 N-채널 FET의 드레인은 상기 제 1 N-채널 FET의 게이트에 결합되며, 상기 제 2 N-채널 FET의 게이트는 상기 제 1 N-채널 FET의 드레인에 결합되며, 상기 제 2 N-채널 FET의 소스는 접지에 저항 결합됨 ―를 포함하는, 버퍼 회로.
- 제 3항에 있어서, 상기 제 1 및 제 2 차동 신호 출력 노드들은 로드의 차동 신호 입력 노드들의 쌍에 DC-결합되는, 버퍼 회로.
- 제 4항에 있어서, 상기 버퍼 회로는 그것의 제 1 및 제 2 차동 신호 입력 노드들로부터 상기 로드의 차동 신호 입력 노드들의 쌍까지 DC 전달함수 비(transfer function ratio)를 가지며, 상기 DC 전달함수 비는 대략 5 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 주파수 범위에 걸쳐 1(unity) 미만인, 버퍼 회로.
- 전계효과 트랜지스터(FET)를 포함하는 로드 ― 상기 FET는 게이트를 가지며 상기 게이트는 상기 로드의 신호 입력 노드임 ―; 및제 1 및 제 2 차동 신호 입력 리드들(lead)과 제 1 및 제 2 차동 신호 출력 리드들을 가진 버퍼회로 ― 상기 제 1 차동 신호 출력 리드는 상기 로드의 신호 입력 노드에 DC-결합됨 ―를 포함하며,상기 버퍼 회로는,소스, 드레인 및 게이트를 가진 제 1 전계효과 트랜지스터(FET) ― 상기 드레인은 공급전압을 수신하기 위하여 결합되며, 상기 게이트는 상기 버퍼 회로의 제 1 차동 신호 입력 리드이며, 상기 소스는 상기 버퍼 회로의 제 1 차동 신호 출력 리드에 결합됨 ―;소스, 드레인 및 게이트를 가진 제 2 전계효과 트랜지스터(FET) ― 상기 드레인은 상기 제 1 FET의 드레인에 결합되며, 상기 게이트는 상기 버퍼 회로의 제 2 차동 신호 입력 리드이며, 상기 소스는 상기 버퍼 회로의 제 2 차동 신호 출력 리드에 결합됨 ―; 및제 1 입력 노드 및 제 2 입력 노드를 가진 래치 ― 상기 제 1 입력 노드는 상기 버퍼 회로의 제 1 차동 신호 출력 리드에 결합되며 상기 제 2 입력 노드는 상기 버퍼 회로의 제 2 차동 신호 출력 리드에 결합됨― 를 포함하는,시스템.
- 제 6항에 있어서, 상기 래치는 크로스-결합(cross-coupled) N-채널 전계효과 트랜지스터들의 쌍을 포함하는, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로의 제 1 차동 신호 출력 리드는 상기 버퍼회로의 제 1 차동 신호 출력 리드로부터 상기 로드의 신호 입력 노드까지 연장하는 인접 컨덕터에 의하여 상기 로드의 신호 입력 노드에 DC-결합되는, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로는 상기 로드의 FET의 게이트상에 DC-바이어스 전압을 공급하는, 시스템.
- 제 6항에 있어서, 소스, 게이트 및 드레인을 가진 N-채널 트랜지스터 ― 상기 게이트는 상기 래치의 제 1 입력 노드에 결합됨 ―; 및제 1 터미널 및 제 2 터미널을 가진 저항기 ― 상기 저항기의 제 1 터미널은 상기 N-채널 트랜지스터의 소스에 결합되며, 상기 저항기의 제 2 터미널은 접지 컨덕터에 결합되며, 상기 래치는 상기 로드의 FET의 게이트상에 DC 바이어스 전압을 공급하며, 상기 DC 바이어스 전압은 상기 저항기를 통해 강하된 전압과 상기 N-채널 트랜지스터에 걸리는 게이트-대-소스 전압의 합과 실질적으로 동일함 ―; 를 포함하는, 시스템.
- 제 6항에 있어서, 상기 로드는 상기 로드의 FET의 게이트상에 DC-바이어스 전압을 제공할 수 있는 바이어싱 회로를 포함하지 않는, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로는 멀티-모듈러스(multi-modulus) 주파수 분할기의 부분인, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로는 그것의 제 1 및 제 2 차동 신호 입력 리드들로부터 상기 로드까지 DC 전달함수 비를 가지며, 상기 DC 전달 함수 비는 대략 5 킬로헤르츠 미만으로부터 1기가헤르츠 이상까지의 주파수 범위에 걸쳐 1(unity) 미만인, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로는 그것의 제 1 차동 신호 입력 리드를 통해 신호를 수신하며, 대략 5 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 신호 주파수 범위에 걸쳐 50% 미만의 감쇄로 상기 로드의 신호 입력 노드에 상기 신호를 통신하는, 시스템.
- 제 6항에 있어서, 상기 버퍼 회로는 상기 로드의 신호 입력 노드상에 DC 바이어스 전압을 공급하며, 차동 입력 신호는 상기 버퍼 회로의 제 1 차동 신호 입력 리드를 통해 수신되며, 상기 차동 입력 신호는 DC 바이어스 전압을 가지며, 상기 차동 입력 신호의 상기 DC 바이어스 전압은 상기 로드의 신호 입력 노드상의 상기 DC 바이어스 전압을 결정하는, 시스템.
- 제 6항에 있어서, 상기 로드는 CMOS 논리 회로인, 시스템.
- 로드; 및전류 모드 논리(CML) 차동 신호를 버퍼링하는 수단을 포함하며;상기 버퍼링 수단은 상기 버퍼링 수단으로부터 상기 로드로 상기 CML 차동 신호를 구동시키며, 상기 로드에 DC-결합되며, 상기 CML 차동 신호가 대략 5 킬로헤르츠 미만으로부터 1 기가헤르츠 이상까지의 주파수 범위에 걸쳐 50% 미만의 감쇄로 상기 로드에 통신되도록 상기 CML 차동 신호를 버퍼링하는,시스템.
- 제 17항에 있어서, 상기 버퍼링 수단은 멀티-모듈러스 분할기내의 버퍼인, 시스템.
- 버퍼의 제 1 차동 신호 출력 노드로부터 로드의 제 1 차동 신호 입력 노드까지 연장하는 제 1 도전 신호 경로를 제공하는 단계 ― 상기 버퍼는 래치를 포함함 ―;상기 제 1 도전 신호 경로를 통해 상기 로드의 제 1 차동 신호 입력 노드상에 제 1 DC 바이어스 전압을 제공하기 위하여 상기 래치를 사용하는 단계;상기 버퍼의 제 2 차동 신호 출력 노드로부터 상기 로드의 제 2 차동 신호 입력 노드까지 연장하는 제 2 도전 신호 경로를 제공하는 단계;상기 제 2 도전 신호 경로를 통해 상기 로드의 제 2 차동 신호 입력 노드상에 제 2 DC 바이어스 전압을 제공하기 위하여 상기 래치를 사용하는 단계; 및상기 버퍼의 제 1 및 제 2 차동 신호 입력 노드들을 통해 차동 신호들을 수신하고, 상기 차동 신호들이 대략 5 킬로헤르츠 미만으로부터 1기가헤르츠 이상까지의 주파수 범위에 걸쳐 50% 미만의 감쇄로 상기 로드에 통신되도록 상기 차동 신호들을 상기 버퍼로부터 상기 제 1 및 제 2 도전 신호 경로들을 통해 상기 로드에 통신하는 단계를 포함하는,방법.
- 제 19항에 있어서, 상기 버퍼는 전류 모드 논리(CML) 버퍼이며, 상기 래치는 크로스-결합(cross-coupled) N-채널 트랜지스터들의 쌍을 포함하는, 방법.
- 제 20항에 있어서, 상기 제 1 및 제 2 DC 바이어스 전압들은 동일한 DC 전압이며, 상기 제 1 도전 신호 경로는 20 미만의 팸토패럿(femtoFarad)의 전체 커패시턴스를 가지며, 상기 제 2 도전 신호 경로는 20 미만의 팸토패럿(femtoFarad)의 전체 커패시턴스를 가지는, 방법.
- 제 21항에 있어서, 상기 버퍼로부터 상기 로드로 통신되는 상기 차동 신호들은 500 미만의 피코초의 펄스 폭들을 가진 펄스들을 포함하며, 또한 10 이상의 마 이크로초의 펄스 폭들을 가지는, 방법.
- 제 19항에 있어서, 상기 버퍼는 P-채널 트랜지스터를 포함하지 않으며, 상기 버퍼는 바이폴라 접합 트랜지스터를 포함하지 않는, 방법.
- 제 19항에 있어서, 상기 로드는 CMOS 논리 회로인, 방법.
- 버퍼의 제 1 차동 신호 출력 노드로부터 로드의 제 1 차동 신호 입력 노드까지 연장하는 제 1 도전 신호 경로를 제공하는 수단 ― 상기 버퍼는 래치를 포함함 ―;상기 제 1 도전 신호 경로를 통해 상기 로드의 제 1 차동 신호 입력 노드상에 제 1 DC 바이어스 전압을 제공하기 위하여 상기 래치를 사용하는 수단;상기 버퍼의 제 2 차동 신호 출력 노드로부터 상기 로드의 제 2 차동 신호 입력 노드까지 연장하는 제 2 도전 신호 경로를 제공하는 수단;상기 제 2 도전 신호 경로를 통해 상기 로드의 제 2 차동 신호 입력 노드상에 제 2 DC 바이어스 전압을 제공하기 위하여 상기 래치를 사용하는 수단; 및상기 버퍼의 제 1 및 제 2 차동 신호 입력 노드들을 통해 차동 신호들을 수신하고, 상기 차동 신호들이 대략 5 킬로헤르츠 미만으로부터 1기가헤르츠 이상까지의 주파수 범위에 걸쳐 50% 미만의 감쇄로 상기 로드에 통신되도록 상기 차동 신호들을 상기 버퍼로부터 상기 제 1 및 제 2 도전 신호 경로들을 통해 상기 로드에 통신하는 수단을 포함하는, 회로.
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