TW200814523A - Versatile and compact DC-coupled CML buffer - Google Patents

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200814523 九、發明說明： 【發明所屬之技術領域】 所揭示之實施例係關於電流模式邏輯（CML)邏輯緩衝器 且係關於信號自CML邏輯緩衝器至負載之傳達。 【先前技術】 數位邏輯電路正用於涉及具有不斷增大之頻率之信號的 應用中。在蜂巢式電話内，例如，數位電路現用以實現高 速分頻器。蜂巢式電話之接收器鏈（例如）可包括一具有鎖 相迴路之局部振盪器。鎖相迴路之反饋迴路中的分頻器可 為數位計數器。此計數器之部分出於速度原因可在被稱作 M電流模式邏輯n (CML)的一類型之邏輯中實現。一類型之 CML邏輯閘係緩衝器（有時被稱為"時脈驅動器"）。 圖1(先前技術）為一以習知方式交流（Ac)耦合至一負載2 的習知非反相CML緩衝器1之圖。該負載具有用於接收差 動信號之兩個差動信號輸入節點3及4。N-通道場效電晶體 (FET)5及6及電阻器7及8表示為CML負載之典型的電路。 電晶體5之閘極耦合至負載之差動信號輸入節點3。電晶體 6之閘極耦合至負載之差動信號輸入節點4。當一具有適當 之量值之DC偏電壓存在於電晶體5及6之閘極上時，負載2 適當地運轉。在輸入節點3及4上接收之差動信號在此DC 偏電壓上方及下方轉變。電阻器9及10表示一將一適當之 DC電壓VBIAS2置放於電晶體5及6之閘極上的偏壓網路。 缓衝器1在一對差動信號輸入節點11及12上接收差動 CML輸入信號且將差動CML輸出信號驅動出一對差動信號 122016.doc 200814523 輸出節點13及14並至負載2。緩衝器1通常包含一充當一對 輸入N-通道上拉FET 16及17之負載的N-通道FET下拉電流 源結構15。電流鏡結構15起作用以分別自輸出節點13及14 吸收DC偏壓電流18及19。一遠距離定位之偏電壓產生器 通常供應一判定DC偏壓電流18及19之量值的偏電壓 VBIAS1。當所接收差動CML輸入信號接收至差動信號輸 入節點11及12上時，電晶體16及17待將差動信號傳達至差 動信號輸出節點13及14上。差動信號輸入信號中之每一者 在電壓範圍内變化且通常具有一 DC偏電壓偏移。與電晶 體16及17之源極-隨耦器操作及DC偏壓電流18及19結合的 差動CML輸入信號之DC偏電壓用來在差動信號輸出節點 13及14上建立一；DC偏電壓。緩衝器1之差動信號輸出節點 上的此DC偏電壓通常不同於應存在於負載2之電晶體5及6 之閘極上的DC偏電壓VBIAS2。緩衝器1之差動信號輸出節 點13及14因此經由電容器2〇及21而AC耦合至負載2之差動 信號輸入節點3及4。此允許緩衝器及負載之DC偏電壓不 同’但允許轉變差動信號自緩衝器1傳遞至負載2。 圖2(先前技術）為說明圖1之習知緩衝器1之操作的波形 圖 上°卩波形展示一為五百微微秒（picosecond)之脈衝寬 度的相對高之頻率信號如何自緩衝器穿過電容器20及21至 負載。然而，一較低頻率信號歸因於Ac耦合而被拒絕。 信號之頻率愈低，信號愈被拒絕。下部波形展示一為十微 秒之脈衝寬度的相對低之頻率信號如何在很大程度上受緩 衝器與負載之間的AC耦合拒絕。在一數位邏輯值，，高”之十 122016.doc 200814523 微秒脈衝結束時’信號之電壓位準已幾乎下降至—經界定 為相反數位邏輯值(數位邏輯值"低，，)之電壓。在十微秒脈 衝結束時’百分之九十的信號已衰減。因此，僅可在待傳 達至負载之信號具有充分高之頻率處採用一 ac耦合至其 負載的典型CML緩衝器使得所要信號以充足信號強度使^ 到達負載…更加多用途之緩衝電路係所要的。 【發明内容】 -新穎及細緻CML緩衝器之一對差動信號輸出節點藉由 一 ^目連導體而沉搞合至—負載之—對對應㈣信號輸 入節2負載之一實例為CML邏輯元件。新穎CML緩衝器 包含-被稱作"下拉負載鎖存器"之電路。下拉負載鎖存器 具有一耦合至CML緩衝器之差動信號輸出節點中之第一者 的第-輸入節點。下拉負載鎖存器具有一耦合至⑽緩衝 器之差動信號輸出節點中之第二者的第二輸入節點。除增 強CML緩衝器之跨導之外’下拉負載鎖存器起作用以越過 導體提供一 DC偏電壓且提供該Dc偏電壓至負載之差動信 號輸入節點上，藉此排除對使負載具有其自身DC偏壓電 路之需要。鑒於負載之DC偏壓電路將已習知地包含在整 合至積體電路上時將習知地佔用大量晶粒面積之電阻器， 新穎CML缓衝器排除對負载具有該Dc偏壓電路之需要且 因此減小在實現總緩衝器及負載電路時須消耗之晶粒面積 之量。歸因於新穎CML緩衝器與負載之間的DC耦合，並 不使用習知AC耦合之緩衝器至負載連接之電容器，藉此 進一步減小實現新穎CML緩衝電路所需的積體電路晶粒面 122016.doc -10- 200814523 積之量’且藉此減小緩衝器至負載連接之電容。由於可使 得新穎CML緩衝器小且細緻（歸因於其不包含至負載之習 知AC耦合的大電阻器且歸因於不需要Dc偏壓電路之負 載），可將新穎CML緩衝器及其負載靠在一起置放於一積 體電路晶粒上。將緩衝器及其負載靠在一起置放允許使得 緩衝器與負載之間的DC耦合連接之相連導體較短，且因 此允許緩衝器至負載連接之寄生電容較小。 差動CML信號可在自小於五千赫至大於一千兆赫之寬頻 率範圍内以小於百分之五十之信號衰減自新穎CML緩衝器 傳達至一 CML負載。儘管在習知CML·緩衝器中，具有長持 續時間之脈衝之信號位準可能歸因於緩衝器與負載之間的 AC耦合而隨長脈衝之持續時間降級，但新穎cml緩衝器 所輸出的具有長持續時間之脈衝之信號位準並不隨時間過 去而降級。因此，可採用新穎CML緩衝器來將一差動CML ㈣驅動至-負載’其中差動號包含具有長持續時 門之脈衝與具有短持續時間之脈衝。新穎缓衝器因此 比AC耦σ至其負載的且不能在無實質信號降級的情況下 傳達長脈衝之習知CML緩衝器多用途。 上述為概述且因此因需要而含有細節之簡化、概括及省 略’因此，热習此項技術者將理解，本概述僅為說明性的 : >非欲以任何方式為限制的。如單獨地由申請專利範 圍所界定’本文中所述之裝置及/或過程之其他態樣、發 月特徵及叙點將在本文中所陳述之非限制實施方式中變得 顯而易見。 122016.doc 200814523 【實施方式】 圖3為一根據一新穎態樣之系統101的簡化電晶體位準 圖。系統101整合至一單積體電路晶粒上。系統1〇1包括一 新穎DC耦合之非反相CML緩衝器102，其藉由一對直接且 相連連接103及104而DC耦合至一負載105。字母”Dc”此處 代表’•直流"。缓衝器102在一對差動信號輪入節點工〇6及 107上接收差動CML(電流模式邏輯）輸入信號且將輸入信 號之對應非反相之版本輸出至一對差動信號輸出節點1〇8 及109上。緩衝器102包括一第一 N-通道場效電晶體 (FET)llO、一第二N-通道FET 111及一下拉負載鎖存器 112。弟一電晶體11〇之没極_合至一電源電壓導體I〗]。 弟一電晶體111之沒極亦耦合至電源電壓導體113。圖3中 電晶體110及111之汲極以標記"D”表示。圖3中電晶體11〇 及111之源極以標記"S”表示，且閘極以標記"G”表示。鎖 存器112被稱為，，負載”鎖存器，係由於其充當一對電阻性 負載（在該對電阻性負載上形成電壓）。鎖存器112被稱為 "下拉π負載鎖存器，係由於其運轉以使上拉電晶體11〇及 111之源極上的電壓降低。 下拉負載鎖存器112具有一第一輸入節點114及一第二輸 入節點115。第一輸入節點114耦合至緩衝器1〇2之第一差 動㈣輸出節點108。第二輸入節點115耗合至緩衝器1〇2 之第一差動信號輸出節點1〇9。下拉負載鎖存器112包括一 對交又耦合之Ν_通道FET 116及117。電晶體ιΐ6之源極由 -電阻器118電阻性地耦合至一接地導體119。電晶體ιΐ7 122016.doc -12- 200814523 之源極由一電阻器120電阻性地耦合至接地導體119。電晶 體16之閘極耦合至鎖存器丨丨2之第一輸入節點11 *。電晶 體1丨7之閘極耦合至鎖存器112之第二輸入節點115。電容 ^ 之 弟 ^子柄合至電晶體116之源極，且電容器 121之一第二端子耦合至電晶體117之源極。下拉負載鎖存 器112提供第一輸入節點114與接地導體119及第二輸入節 點115與接地導體119之間的差動下拉阻抗。術語"差動，，此 處意謂第一輸入節點114與接地導體丨丨9之間的阻抗不同於 第一輸入節點115與接地導體119之間的阻抗。第一輸入節 點114與接地導體丨19之間的阻抗低於第二輸入節點與 接地$體119之間的阻抗，或第一輸入節點114與接地導體 之間的阻抗高於第二輸入節點〗15與接地導體i 19之間的阻 抗。第一輸入節點Π4及第二輸入節點115中之哪一者對接 地導體119具有較低阻抗係藉由如以下所更詳細解釋如何 鎖存鎖存器而判定。 負載105具有一第一差動信號輸入節點122及一第二差動 4吕號輸入節點123。第一差動信號輸入節點122及第二差動 化號輸入節點123係負載1〇5自緩衝器1〇2接收CML或類 CML差動信號所經由之輸入節點。圖3中之負載ι〇5表示可 採用新穎緩衝器102以驅動之一類型之CML負載的一模 型。此負載105可包括一對N-通道FET 124及125。在一典 型CML負載中，存在耦合於一 電源導體130與電晶體 124及125之汲極之間的負载126及127。儘管負載ι〇5可為 CML負载，但負載1〇5亦可為另一類型之邏輯電路負載， 122016.doc -13- 200814523 諸如CMOS(互補金氧半導體）負載，其中負載之每一輸入 節點耦合至P-通道電晶體之閘極與N-通道電晶體之閘極。 在一新穎態樣中，負載105並不包括用於提供一 DC偏電 壓至負載之差動信號輸入節點122及123上的DC電壓偏壓 電路。然而，CML負載105係一在1.5伏特DC偏電壓存在於 差動信號輸入節點122及123上時適當地運轉之電路。接收 至輸入節點122及123上之差動信號中之每一者將在此1β5 伏特DC偏電壓上方及下方轉變。負載之差動信號輸入節 點並非如同圖1(先前技術）之習知電路中藉由電容器Ac耦 合至緩衝器之差動信號輸出節點，而是負載1〇5之差動信 號輸入節點122及123藉由直接且相連導電連接1〇3及1〇4而 DC耥合至新穎緩衝器1〇2之差動信號輸出節點1〇8及1〇9。 緩衝器102越過此等連接1〇3及1〇4供應適當DC偏電壓至負 載1 05之節點122及123。圖3之系統因此被稱為"自偏壓"。 在圖3之特定實施例中，負載1〇5之電晶體ι24之閘極上的 DC偏電壓為電晶體Π6之閘極與源極之間的DC電壓及越過 電阻益118降落之DC電壓的和。在一實例中，緩衝器1 〇2 之差動信號輸入節點1〇6上的5千赫方波差動輸入信號具有 一為大致2.0伏特之DC偏電壓。此差動輸入信號具有一在 〇.1伏特與1.0伏特之間的AC振幅。當緩衝器1〇2正接收該 信號時，電晶體116之DC閘極-源極電壓為大致ι·〇伏特， 且越過電阻器118降落之DC電壓為大致〇·5伏特。緩衝器 102因此起作用以供應所要15伏特DC偏電壓至負載ι〇5之 電晶體122之閘極上。負載1〇5之輸入節點122上之差動信 122016.doc -14· 200814523 號具有一在0.1伏特與1.0伏特之間的AC振幅。節點106及 107上信號IN及INB中之差動電壓改變經緩衝且輸出為連接 103及104上信號OUT及OUTB中之對應差動電壓改變。由 於輸入電晶體110充當其源極電壓遵循其閘極電壓之源極· 隨耦器，故注意以確保節點106上之差動輸入信號之DC偏 電壓具有適當之量值使得當自節點106上之輸入信號之DC 偏電壓減去越過電晶體110之閘極-源極電壓降落時，所得 電壓係負載105之節點122上所預期之適當DC偏電壓。 現解釋鎖存器112之操作。最初假定鎖存鎖存器112使得 電晶體116不如電晶體117導電。歸因於電晶體11 6及117之 交叉耦合之組態，第一輸入節點114與接地導體119之間的 阻抗低於第二輸入節點115與接地導體119之間的阻抗。最 初，緩衝器102之差動信號輸入節點1〇6及107上的差動輸 入信號IN及INB係如此的使得節點1〇6上之電壓低於節點 107上之電壓。電晶體11〇因此不如電晶體U1導電。緩衝 器102之差動信號輸出節點108上之電壓因此藉由下拉負載 鎖存器112而降低以低於差動信號輸出節點109上之電壓。 信號OUT因此具有比信號OUTB低之電壓。 接著，輸入節點106及107上之差動輸入信號in及INB轉 變使得節點106上之電壓相對於節點1〇7上之電壓而增大。 此使传電晶體110更導電且電晶體111較不導電。節點1〇8 上之電壓增大。電晶體110最終變得如此導電使得其壓倒 鎖存器112之較小電晶體117。鎖存器112之輸入節點114及 115上之電壓隨後父叉使侍電晶體116之閘極上之電壓高於 122016.doc -15- 200814523 電晶體117之閘極上之電壓。鎖存器U2藉由切換狀態且鎖 存而回應使得電晶體116現保持比電晶體117導電。緩衝器 102之差動信號輸出節點108上之電壓高於緩衝器1〇2之差 動信號輸出節點109上之電壓。節點1〇8及109上之差動輸 出信號OUT及OUTB越過連接1〇3及104傳達至負載105。 當輸入節點106及1〇7上之差動輸入信號轉變使得節點 106上之電壓相對於節點107上之電壓減小時，隨後使得電 晶體111更導電且使得電晶體110較不導電。節點1〇9上之 電壓相對於節點108上之電壓增大。電晶體m最終變得如 此導電使得其壓倒鎖存器Π 2之較小電晶體116。鎖存器 112之輸入節點114及115上之電壓隨後交叉使得電晶體ι17 之閘極上之電壓高於電晶體116之閘極上之電壓。鎖存器 112藉由切換狀態且鎖存而回應使得電晶體i丨7現保持比電 晶體116導電。緩衝器1〇2之差動信號輸出節點ι〇9上之信 號OUTB的電壓高於緩衝器1〇2之差動信號輸出節點1〇8上 之#號OUT的電壓。節點1〇8及1〇9上之差動輸出信號〇υτ 及OUTB越過連接1〇3及1〇4傳達至負載1〇5。 圖4A為差動信號輸入節點1〇6上之信號IN在該信號具有 大致五百微微秒之短脈衝寬度的情況下之波形圖。信號爪 為具有大致2.0伏特之DC偏電壓及大致ΐ·〇伏特之ac電壓振 幅的一千兆赫方波。 圖4Β為在供應圖4Α之信號IN至緩衝器102之差動信號輸 入節點106上時出現於負載1 〇5之輸入節點122上的信號 OUT之波形圖。信號out具有1·5伏特之DC偏電壓及大致 122016.doc •16- 200814523 1·〇伏特之AC電壓振幅。該1.5伏特DC偏電壓藉由緩衝器 102越過連接103而供應至負載105之電晶體124之閘極。 圖4C為差動信號輸入節點106上之信號IN在信號in具有 大致十微秒之長脈衝寬度的情況下之波形圖。信號IN為具 有大致2.0伏特之DC偏電壓及大致1.0伏特之AC電壓振幅的 五千赫方波。 • 圖4D為在供應圖4C之信號IN至缓衝器102之差動信號輸 入節點106上時出現於負載1〇5之輸入節點122上的信號 _ 01；1之波形圖。信號OUT具有1.5伏特之DC偏電壓及大致 1·〇伏特之AC電壓振幅。該1.5伏特DC偏電壓藉由緩衝器 102越過連接1〇3而供應至負載1〇5之電晶體ι24之閘極。儘 管在圖2(先前技術）之先前技術情況下，負載之輸入端上之 #號位準歸因於緩衝器與負載之間的AC耦合而隨時間過 去而減小，但圖4D中負載105之輸入節點122上之信號位準 在約2.0伏特處保持鬲且並不隨時間過去而減小（儘管高脈 鲁 衝持續十微秒）。差動信號OUT在自小於大致五千赫至大 於一千兆赫之頻率範圍内以小於百分之五十之衰減傳達至 負載。在本文中自緩衝器1〇2之輸入節點1〇6至負載1〇5之 . 輸入節點122量測衰減。因此，缓衝器102比圖1之習知緩 . 衝器1多用途，由於緩衝器102能夠自緩衝器1〇2至負載1〇5 成功地將一信號傳達至負載105，其中信號具有非常短之 脈衝（例如，五百微微秒或更小之脈衝）與非常長之脈衝（例 如，十微秒或更大之脈衝）。 在一應用中，在蜂巢式電話内之RF收發器積體電路之局 122016.doc 200814523 部振盪器的多模數分頻器（MMD)之信號路徑中利用緩衝器 102。經由缓衝器所傳達之信號具有高頻率分量（例如，短 五百微微秒脈衝）與低得多之頻率分量（例如，十微秒脈 衝）。緩衝器102在此信號路徑中可用作一自（：]^^邏輯電路 之輸出端將脈衝傳達至CMOS邏輯電路之輸入端的緩衝 器。 在一有利態樣中，新穎緩衝器102與其負載之間的DC耦 合並不包含圖1之先前技術之電容器2〇及21。圖1之先前技 術之電容器20及21中的每一者可（例如）為兩微微法拉 (picofarad)電容器，其在以積體電路形式實現時佔用大量 積體電路面積。圖3之新穎緩衝器102並不需要或採用此等 大電容器。此具有若干優點。 第一，不須在積體電路上連同緩衝器1〇2一起提供電容 器減小緩衝器、負載及緩衝器與負載之間的連接所消耗之 積體電路面積之量。此外，不須在負載中提供用於〇(：偏 壓負載之電阻器進一步減小所需實現圖3之新穎緩衝電路 的積體電路面積之量。所需實現新穎緩衝電路1〇2之積體 電路面積之量之總減小與圖丨之先前技術Ac耦合之電路相 比降低了積體電路成本。 第二，不須提供圖1之先前技術電路之Ac耦合電容器 及21允許將負載1〇5更靠近緩衝器102置放。減小緩衝器與 負載之間的距離減小了緩衝器與負載之間的連接之長度且 因此減小了此等連接之寄生電容。積體電路上之一長信號 線導體在線本身與相鄰及下伏結構之間具有寄生電容。在 122016.doc -18- 200814523 圖1之先前技術電路中，緩衝器丨須在其將信號驅動至負載 時充電且放電此寄生電容。緩衝器丨與負載2之間的連接之 導體部分之寄生電容經常大達五百毫微微法拉 (femt〇farad)(500x丨0E_15F)。在所驅動之信號為非常頻繁 地切換之非常高之頻率信號（例如，一千兆赫）的情況下， 緩衝器可能歸因於其須充電且放電至負載之連接之寄生電 容而消耗大量功率。在圖3之實施例中，由於靠近負載ι〇5 安置緩衝器102，可使得連接103及1〇4相對短。由於連接 103及104較短，其寄生電容較小。在一實例中，連接 及1 〇 4中之每一者之總寄生電容減小至小於二十毫微微法 拉（2〇xl〇E-15F)。 第三，如以上所述減小緩衝器與負載之間的連接1〇3及 1〇4之寄生電容減小緩衝器之功率消耗，由於緩衝器不須 充電且放電同樣多之電容。 在下拉負載鎖存器112内提供電容器121係可選的。若提 供電容器121，則隨著差動輸入信號之頻率增大，電容器 121之阻抗減小，藉此減小電晶體116與117之源極之間的 阻抗且亦有效地減小此等源極與接地導體119之間的阻 抗。減小電晶體116及117之源極與接地導體丨丨9之間的阻 抗導致節點108及109之最大電壓擺動之增大。增大節點 108及109之最大電壓擺動有效地增大了可適當地接收至差 動信號輸入節點106及1〇7上之輸入信號2AC量值。增大 緩衝器102之接收具有較大AC振幅之輸入信號的能力有時 被稱作增大缓衝之"淨空（headroom)"。增大節點1〇8及 122016.doc -19- 200814523 109之最大電壓擺動不僅增大了緩衝器在高頻率下之淨 空，增大節點108及109之最大電壓擺動而且亦用來增大緩 衝器102之將輸入電壓信號轉換成輸出電流信號的能力（亦 即，緩衝器102之跨導）。因此，電容器121使緩衝器102之 淨空與彼跨導隨遞增之輸入信號頻率而增大。 緩衝器102具有一小於一之DC偏移轉移函數（DC偏移增 益）。此意謂，若接收至差動信號輸入節點106及107上之 輸入信號之DC偏壓偏移電壓相對於理想DC偏壓偏移偏離 某一 DC電壓（DC輸入偏移），則緩衝器1〇2將以一與負載處 之理想DC偏電壓相異另一 DC電壓（DC輸出偏移）的DC偏電 壓供應對應輸出信號至負載105上。然而，Dc輸出偏移之 量值小於DC輸入偏移之量值。因此，使用緩衝器1 〇2來緩 衝一差動信號將不會使得負載105處之DC偏壓偏移大於在 緩衝器102不在信號路徑中時DC偏壓偏移之量值，而係使 用信號路徑中之緩衝器102將使得負載處之Dc偏壓偏移較 小。可將新穎CML緩衝器之多個示例連續地鏈接在一起且 DC偏移不會隨著一信號沿缓衝器之鏈傳遞下來而增大。 圖5為緩衝器102之另一實施例的圖。在圖$之實施例 中’提供兩個偏壓電阻器128及129。電阻器128將電晶體 116之閘極電阻性地耦合至dc偏電壓vBIAS。電阻器129將 電晶體117之閘極電阻性地耦合至DC偏電壓vBIAS。緩衝 器1〇2所提供至其負載之，，自偏壓”DC偏電壓可藉由調整電 壓VBIAS來調整。 f 圖6為一新穎方法之流程圖，在該新穎方法中，一dc耦 122016.doc -20- 200814523 泛至一負載之緩衝ϋ··υ提供—DC偏電a至負载，·且2)在 自五千赫至-千兆赫之寬頻率範圍内以切百分之五十之 衰減將差動信號傳達至負載。提供_自圖3之緩衝器1〇2之 第一差動信號輸出節點108至圖3之負載1〇5之第一差動信 號輸入節點122之第一導電信號路徑（步驟2〇〇)。該第一導 電信號路徑係藉由-第―相連導體自輸㈣點至輸入節點 之直接連接。不存在如在圖1之八(：耦合之實例中的介入電 容器。使用圖3之下拉負載鎖存器112來越過連接ι〇3提供 一 DC偏電壓至負載105之第一差動信號輸入節點122(步驟 201)。提供一自緩衝器102之第二差動信號輸出節點ι〇9至 負載105之第二差動信號輸入節點123之第二導電信號路徑 (步驟202)。該第二導電信號路徑係藉由一第二相連導體自 輸出節點至輸入節點之直接連接。使用下拉負載鎖存器 112來越過連接1〇4提供一DC偏電壓至負載ι〇5之第二差動 信號輸入節點123(步驟203)。緩衝器102不僅DC偏壓負載 105之輸入節點，緩衝器1〇2而且將差動信號接收至緩衝器 102之第一差動信號輸入節點ι〇6及第二差動信號輸入節點 107上且在五千赫至一千兆赫頻率之寬範圍内以小於百分 之五十之衰減越過至負載1〇5之第一差動信號輸入節點122 及第二差動信號輸入節點123之第一及第二導電信號路徑 將此等信號傳達至負載1〇5。在缓衝器102之差動信號輸入 節點106及108與負載1〇5之差動信號輸入節點122及123之 間量測衰減。 儘管上文出於指導目的描述某些特定實施例，但本專利 122016.doc -21- 200814523 文件之教示具有一般適用性且不限於上文所述之特定實施 例。儘官上文結合一具有單對差動信號輸入端之缓衝器來 描述一下拉負載鎖存器之使用，但該下拉負載鎖存器可用 於具有一對以上差動信號輸入節點之邏輯閘中。上文所述 的將一CML電路之輸出端DC耦合至一負載及使用該1)(：耦 合來供應一 DC偏電壓至該負載的技術可延伸至其他類型 • 之電路（諸如CML NOR閘）中之用途。儘管上文結合一蜂巢 式電話内之一多模數分頻器（MMD)中的一應用來描述新穎 _ CML緩衝器之一說明性實例，但新穎CML緩衝器在除 MMD及蜂巢式電話之外的應用中具有一般適用性。因 此，可在不脫離下文所陳述之申請專利範圍之範疇的情況 下實踐所述特定實施例之各種特徵的各種修改、調適及組 合。 【圖式簡單說明】 圖1(先前技術）為一 AC耦合至一負載之習知CML緩衝器 的圖。 圖2(先前技術）為一自圖i之習知CML緩衝器輪出之信號 的波形圖。在一波形中’信號具有擁有相對短之持續時間 * 之脈衝。在另一波形中，信號具有擁有相對長之持續時間 ^ 之脈衝。 圖3為一根據一新穎態樣的包含—Dc耦合至一負載之新 穎CML·緩衝器的系統之圖。 圖4(包含圖4A、4B、4C及4D)為供庫$同％ #

的馬至圖3之新穎CML 緩衝器之信號及自新穎CML緩衝器輸出且接收至圖^之負 122016.doc 勹, 200814523 載之輪入即點上的所得信號之波形圖。—波形展示在信號 =τ具有擁有相對短之持續時間之脈衝時的所得輸出信號 τ。一第二波形展示在信號〇1;丁具有擁有相對長之持續 時間之脈衝時的所得輸出信號out。 圖5為新穎CML緩衝器之一實施例的圖，其中CML緩衝 器包括用於調整CML緩衝器所供應至負載之1)(：偏電壓的 一對電阻器。 圖6為圖3之新穎CML緩衝器之操作之一方法的流程圖。 【主要元件符號說明】 1 習知非反相CML緩衝器 2 負載 3 差動信號輸入節點 4 差動信號輸入節點 5 N-通道場效電晶體（FET) 6 N-通道場效電晶體（FET) 7 電阻器 8 電阻器 9 電阻器 10 電阻器 11 差動信號輸入節點 12 差動信號輸入節點 13 差動信號輸出節點 14 差動信號輸出節點 15 N·通道FET下拉電流源結構/電流鏡 122016.doc •23- 200814523

結構 16 輸入N-通道上拉FET 17 輸入N-通道上拉FET 18 DC偏壓電流 19 DC偏壓電流 20 電容器 21 電容器 101 系統 102 新穎DC耦合之非反相CML緩衝器 103 連接 104 連接 105 負载 106 差動信號輸入節點 107 差動信號輸入節點 108 第一差動信號輸出節點 109 第二差動信號輸出節點 110 第一 N-通道場效電晶體（FET) 111 第二N-通道FET 112 下拉負載鎖存器 113 電源電壓導體 114 第一輸入節點 115 第二輸入節點 116 N-通道FET 117 N-通道FET 122016.doc .24- 200814523

118 電阻器 119 接地導體 120 電阻器 121 電容器 122 第一差動信號輸入節點 123 第二差動信號輸入節點 124 N-通道FET 125 N-通道FET 126 負載 127 負載 128 偏壓電阻器 129 偏壓電阻器· 130 VDD電源導體 D 汲極 G 閘極 IN 差動輸入信號 INB 差動輸入信號 OUT 差動輸出信號 OUTB 差動輸出信號 S 源極 VBIAS DC偏電壓 VBIAS1 偏電壓 VBIAS2 DC偏電壓 122016.doc -25-

Claims (1)

1. 200814523 十、申請專利範圍： 1· 一種緩衝電路，其包含： 一第一差動信號輸入節點； 一第二差動信號輸入節點； 一第一差動信號輸出節點； ^ 一第二差動信號輸出節點； ， 一第一場效電晶體（FET)，其具有一源極、一汲極及〆 閘極，其中該閘極耦合至該第一差動信號輸入節點，立 _ #中該源極麵合至該第-差動信號輪出節點； 一第二場效電晶體（FET)，其具有一源極、一汲極及〆 閘極，其中該汲極耦合至該第一FET之該汲極，其中該 閘極麵合至該第二差動信號輸人節點，且其中該源極柄 合至該第二差動信號輸出節點；及 -鎖存器，其具有-第—輸人節點及_第二輸入節 點，其中該鎖存器之該第一輸入節點係該第一差動信號 輸出節點，且其中該鎖存器之該第二輸入節點係該第二 響差動信號輸出節點。 2. #請求項！之緩衝電路，其中該緩衝電路將一信號接收 * 至其第一差動信號輸入節點上’且自其第-差動信號輸 出節點將該信號傳達至-負載之-差動信號輸入節點， 使=該信號在-自小於大致五千赫至大於一千兆赫之頻 率範圍内以小於百分之五十之衰減自該緩衝電路之該 第一差動信號輸入節點傳達至該負載之該差動信號輪入 節點。 122016.doc 200814523 3 ·如凊求項1之緩衝電路，其中該鎖存器包含·· 一第一 N-通道場效電晶體（FET)，其具有一源極、一 汲極及一閘極，其中該源極電阻性地耦合至接地，且其 中該汲極耦合至該鎖存器之該第二輸入節點，且其中該 閘極耦合至該鎖存器之該第一輸入節點；及 一第二N-通道FET，其具有一源極、一汲極及一閘 •極’其中該第二N-通道FET之該汲極耦合至該第通 道FET之該閘極，其中該第二N_通道FET之該閘極耦合 藝至該第一 N-通道FET之該汲極，且其中該第：N_通道 FET之該源極電阻性地|馬合至接地。 4·如請求項3之緩衝電路，其中該第一差動信號輸出節點 及該第二差動信號輸出節點DC耦合至一負載之一對差動 信號輸入節點。 5·如請求項4之緩衝電路，其中該緩衝電路具有一自其第 一及第二差動信號輸入節點至該負載之該對差動信號輸 • 入節點之DC轉移函數比，且其中該DC轉移函數比在一 自小於大致五千赫至大於一千兆赫之頻率範圍内小於 — 〇 6· —種系統，其包含： 一負載’其包含一場效電晶體（FET)，其中該FET具有 間極’且其中該閘極係該負載之一信號輸入節點；及 一緩衝電路，其具有第一及第二差動信號輸入引線及 第一及第二差動信號輸出引線，其中該第一差動信號輸 出引線DC耗合至該負载之該信號輸入節點，該緩衝電路 122016.doc 200814523 包含： 一第一場效電晶體（FET)，其具有一源極、一汲極及 一閘極，其中該汲極經耦合以接收一電源電壓，其中 該閘極係該缓衝電路之該第一差動信號輸入引線，且 其中該源極耦合至該緩衝電路之該第一差動輸出引 線； 一第二場效電晶體（FET)，其具有一源極、一汲極及 一閘極’其中該汲極耦合至該第一 FET之該汲極，其 中該閘極為該緩衝電路之該第二差動信號輸入引線， 且其中該源極耦合至該緩衝電路之該第二差動信號輸 出引線；及 鎖存裔’其具有一第一輸入節點及一第二輸入節 點’其中該第一輸入節點耦合至該緩衝電路之該第一 差動#號輸出引線，其中該第二輸入節點耦合至該緩 衝電路之該第二差動信號輸出引線。 7·如睛求項6之系統，其中該鎖存器包含一對交叉耦合之 N-通道場效電晶體。 •月求項6之系統，其中該緩衝電路之該第一差動信號 輸出引線藉由一自該緩衝電路之該第一差動信號輸出引 線I伸至„亥負载之該信號輸入節點的相連導體而耦合 至該負載之該信號輸入節點。 9’如明求項6之系統，其中該緩衝電路供應一 DC偏電壓至 該負載之該FET之該閘極上。 10·如明求項6之系統，其中該鎖存器包含： 122016.doc 200814523 N通道電晶體，其具有一源極、一閘極及一汲極， 其中閘極耦合至該鎖存器之該第一輸入節點；及 一電阻器，其具有一第一端子及一第二端子，其中該 電阻器之該第一端子耦合至該义通道電晶體之該源極， 且二中邊電阻器之該第二端子耦合至一接地導體，其中 該鎖存态供應一 DC偏電壓至該負載之該FET之該閘極 上，該DC偏電壓實質上等於一越過該電阻器降落之電壓 加上一越過該N-通道電晶體之閘極_源極電壓。 11·如:求項6之系、統’其中該負載不包含能夠提供_DC偏 電壓至該負載之該FET之該閘極上的偏壓電路。 12.如明求項6之系統，其中該緩衝電路係一多模數分頻器 之一部分。 如明求項6之系統，其中該緩衝電路具有一自其第一及 第一i動信號輸入引線至該負載2DC轉移函數比，且其 中該DC轉矛多函數比在—自小於大致五千赫至大於一千死 赫之頻率範圍内小於一。 14· $明求項6之系統，其中該緩衝電路將一信號接收至其 第差動仏號輸入引線上，且在一自小於大致五千赫至 大於千兆赫之信號頻率範圍内，以小於百分之五十之 衰減將該^號傳達至該負載之該信號輸入節點。 15·如明求項6之系統，其中該緩衝電路供應一DC偏電壓至 該負載之信號輸人節點上，其中—差動輸人信號經接收 至該緩衝電路之該第—差動信號輸人引線上，其中該差 動輸入L旎具有一 Dc偏電壓，且其中該差動輸入信號之 122016.doc 200814523 該DC偏電壓判定該負載之該信號輸入節點上的該D(：偏 電壓。 16·如請求項6之系統，其中該負載係一 CM〇s邏輯電路。 17 · —種系統，其包含： 一負載；及 構件，其用於緩衝一電流模式邏輯（CML)差動信號且 用於將该CML差動信號自該構件驅動至該負載，其中該 構件DC耦合至該負載，且其中該構件係用於緩衝該cML _ I動化號使得該CML差動信號在一自小於大致五千赫至 大於一千兆赫之頻率範圍内，以小於百分之五十之衰減 傳達至該負載。 如明求項17之系統，其中該構件係一在一多模數分頻器 内之緩衝器。 19· 一種方法，其包含· 提供一自一緩衝器之一第一差動信號輸出節點延伸至 φ 負載之第一差動信號輸入節點的第一導電信號路 徑’其中該緩衝器包括一鎖存器； 使用該鎖存斋來越過該第一導電信號路徑提供一第一 c，電壓至該負載之該第—差動信號輸人節點上； • 提供一自該緩衝器之一第二差動信號輸出節點延伸至 該負載之—楚-楚& / 弟一差動信號輸入節點的第二導電信號路 徑； 使用4鎖存器來越過該第二導電信號路徑提供一第二 偏電壓至該負載之該第二差動信號輸入節點上；及 122016.doc 200814523 將差動信號接收至該緩衝器之該第一及該第二差動信 號輸入節點上，且越過該第一及該第二導電信號路徑將 該等差動信號自該緩衝器傳達至該負載，使得該等差動 信號在一自小於大致五千赫至大於一千兆赫之頻率範圍 内，以小於百分之五十之衰減傳達至該負載。 20·如請求項19之方法，其中該緩衝器係一電流模式邏輯 (CML)緩衝器，且其中該鎖存器包括一對交又耦合之n_ 通道電晶體。 21·如請求項20之方法，其中該第_DC偏電壓及該第二^。 偏電壓係相同DC電壓，且其中該第一導電信號路徑具有 一小於二十宅微微法拉（femtofarad)之總電容，且其中該 第二導電信號路徑具有一小於二十毫微微法拉之總電 容。 22·如明求項21之方法，其中自該緩衝器傳達至該負載之該 等差動信號包括具有小於五百微微秒之脈衝寬度且亦具 有大於十微秒之脈衝寬度的脈衝。 如明求項19之方法，其中該緩衝器不包括卩_通道電晶體 且其中該缓衝器不包括雙載子接面電晶體。 24·如叫求項19之方法，其中該負载係一 cm〇s邏輯電路。 25· —種電路，其包含： 用於提供-自_緩衝器之—第_差動信號輸出節點延 伸至一負載之一第一差動信號輸入節點之第一導電信號 路徑的構件，其中該緩衝器包括一鎖存器； 用於使用该鎖存器來越過該第一導電信號路徑提供一 122016.doc 200814523 一差動信號輸入節點上的 第一 DC偏電壓至該負载之該第 構件； 用於提供自#緩衝&之—第二差動信號輸出節點延 伸至該負載之帛_差動信號輪人節點之第二導電信號 路徑的構件； /於使划鎖存H來越過該第二導電信號路徑提供一 第一 DC偏电壓至该負載之該第二差動信號輸入節點上的 構件；及

   用於將差動信號接收至該緩衝器之該第一及該第二差 動信號輸入節點上及越過該第一及該第二導電信號路徑 將該等差動信號自該緩衝器傳達至該負載使得該等差動 信號在一自小於大致五千赫至大於一千兆赫之頻率範圍 内以小於百分之五十之衰減傳達至該負載的構件。

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