JP2003069414A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JP2003069414A JP2003069414A JP2001253793A JP2001253793A JP2003069414A JP 2003069414 A JP2003069414 A JP 2003069414A JP 2001253793 A JP2001253793 A JP 2001253793A JP 2001253793 A JP2001253793 A JP 2001253793A JP 2003069414 A JP2003069414 A JP 2003069414A
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Abstract
(57)【要約】
【課題】 出力信号の立上がり速度および立下がり速度
を調整することが可能な半導体装置の出力回路を提供す
る。 【解決手段】 送信側半導体集積回路装置１の出力回路
３において、最終段の前段のインバータ４は、１つのＰ
チャネルＭＯＳトランジスタＰ１と、互いに異なるしき
い値電圧Ｖｔｎ，Ｖｔｎ′（Ｖｔｎ′＜Ｖｔｎ）を有す
る２つのＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
とを含む。ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１
ｂのしきい値電圧Ｖｔｎ，Ｖｔｎ′を調整することによ
り、出力回路３の出力信号の立上がり速度を調整するこ
とができる。
を調整することが可能な半導体装置の出力回路を提供す
る。 【解決手段】 送信側半導体集積回路装置１の出力回路
３において、最終段の前段のインバータ４は、１つのＰ
チャネルＭＯＳトランジスタＰ１と、互いに異なるしき
い値電圧Ｖｔｎ，Ｖｔｎ′（Ｖｔｎ′＜Ｖｔｎ）を有す
る２つのＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
とを含む。ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１
ｂのしきい値電圧Ｖｔｎ，Ｖｔｎ′を調整することによ
り、出力回路３の出力信号の立上がり速度を調整するこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の出力
回路に関し、特に、出力端子を介して内部信号を外部に
出力するための半導体装置の出力回路に関する。
回路に関し、特に、出力端子を介して内部信号を外部に
出力するための半導体装置の出力回路に関する。
【０００２】
【従来の技術】図１０は、半導体集積回路装置に含まれ
る従来の出力回路５０の構成を示す回路図である。図１
０において、この出力回路５０は、直列接続された２段
のインバータ５１，５２を備え、インバータ５１はＰチ
ャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳ
トランジスタＱ１を含む。ＰチャネルＭＯＳトランジス
タＰ１およびＮチャネルＭＯＳトランジスタＱ１は、電
源電位Ｖｄｄのラインと接地電位Ｖｓｓのラインとの間
に直列接続され、それらのゲートはともに半導体集積回
路装置内で生成されたデータ信号φＤを受ける。
る従来の出力回路５０の構成を示す回路図である。図１
０において、この出力回路５０は、直列接続された２段
のインバータ５１，５２を備え、インバータ５１はＰチ
ャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳ
トランジスタＱ１を含む。ＰチャネルＭＯＳトランジス
タＰ１およびＮチャネルＭＯＳトランジスタＱ１は、電
源電位Ｖｄｄのラインと接地電位Ｖｓｓのラインとの間
に直列接続され、それらのゲートはともに半導体集積回
路装置内で生成されたデータ信号φＤを受ける。
【０００３】データ信号φＤが「Ｌ」レベルの場合は、
ＰチャネルＭＯＳトランジスタＰ１が導通するとともに
ＮチャネルＭＯＳトランジスタＱ１が非導通となり、イ
ンバータ５１の出力信号φ５１は「Ｈ」レベルになる。
データ信号φＤが「Ｈ」レベルの場合は、ＰチャネルＭ
ＯＳトランジスタＰ１が非導通になるとともにＮチャネ
ルＭＯＳトランジスタＱ１が導通し、インバータ５１の
出力信号φ５１は「Ｌ」レベルになる。
ＰチャネルＭＯＳトランジスタＰ１が導通するとともに
ＮチャネルＭＯＳトランジスタＱ１が非導通となり、イ
ンバータ５１の出力信号φ５１は「Ｈ」レベルになる。
データ信号φＤが「Ｈ」レベルの場合は、ＰチャネルＭ
ＯＳトランジスタＰ１が非導通になるとともにＮチャネ
ルＭＯＳトランジスタＱ１が導通し、インバータ５１の
出力信号φ５１は「Ｌ」レベルになる。
【０００４】インバータ５２は、インバータ５１の出力
信号φ５１を反転させて半導体集積回路装置の出力ピン
５３に与える。出力ピン５３は、信号伝達線ＳＬを介し
て受信側半導体集積回路装置（図示せず）に接続され
る。信号伝達線ＳＬは、抵抗素子５４を介して終端電位
Ｖｔｔのラインに接続される。受信側半導体集積回路装
置では、信号伝達線ＳＬの電位変化に基づいてデータ信
号φＤを再生し、所定の動作を行なう。
信号φ５１を反転させて半導体集積回路装置の出力ピン
５３に与える。出力ピン５３は、信号伝達線ＳＬを介し
て受信側半導体集積回路装置（図示せず）に接続され
る。信号伝達線ＳＬは、抵抗素子５４を介して終端電位
Ｖｔｔのラインに接続される。受信側半導体集積回路装
置では、信号伝達線ＳＬの電位変化に基づいてデータ信
号φＤを再生し、所定の動作を行なう。
【０００５】
【発明が解決しようとする課題】しかし、近年、半導体
集積回路装置間のインターフェイスはますます高速化
し、それに伴って信号の確実な伝送が非常に困難になっ
てきている。その大きな原因として、信号の立上がり速
度の高速化が挙げられる。すなわち、数百ＭＨｚの信号
であっても、その信号の立上がりエッジが急峻であった
場合、その立上がりエッジは数ＧＨｚのオーダの周波数
成分を含む。たとえば、２００ＭＨｚのクロック信号が
５倍の高調波までを含む方形波である場合は、そのクロ
ック信号の立上がりエッジは１ＧＨｚの周波数成分を持
つ。しかしながら、あまりにも速い立上がりエッジを有
する信号は、立上がりエッジに含まれる周波数成分が非
常に高周波にわたるゆえに、不要な反射・リンギングが
発生し、信号の完全性を多いに損なうこととなる。
集積回路装置間のインターフェイスはますます高速化
し、それに伴って信号の確実な伝送が非常に困難になっ
てきている。その大きな原因として、信号の立上がり速
度の高速化が挙げられる。すなわち、数百ＭＨｚの信号
であっても、その信号の立上がりエッジが急峻であった
場合、その立上がりエッジは数ＧＨｚのオーダの周波数
成分を含む。たとえば、２００ＭＨｚのクロック信号が
５倍の高調波までを含む方形波である場合は、そのクロ
ック信号の立上がりエッジは１ＧＨｚの周波数成分を持
つ。しかしながら、あまりにも速い立上がりエッジを有
する信号は、立上がりエッジに含まれる周波数成分が非
常に高周波にわたるゆえに、不要な反射・リンギングが
発生し、信号の完全性を多いに損なうこととなる。
【０００６】それゆえに、この発明の主たる目的は、出
力信号の立上がりまたは立下がり速度を調整することが
可能な半導体装置の出力回路を提供することである。
力信号の立上がりまたは立下がり速度を調整することが
可能な半導体装置の出力回路を提供することである。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置の出力回路は、出力端子を介して内部信号を外部に出
力するための半導体装置の出力回路であって、出力端子
と第１の電源電位のラインとの間に接続された第１のト
ランジスタと、互いに異なるしきい値電圧を有し、第１
のトランジスタの入力電極と第２の電源電位のラインと
の間に並列接続され、内部信号が第１のレベルから第２
のレベルに変化したことに応じて導通し、第１のトラン
ジスタを導通状態または非導通状態にさせる複数の第２
のトランジスタとを備えたものである。
置の出力回路は、出力端子を介して内部信号を外部に出
力するための半導体装置の出力回路であって、出力端子
と第１の電源電位のラインとの間に接続された第１のト
ランジスタと、互いに異なるしきい値電圧を有し、第１
のトランジスタの入力電極と第２の電源電位のラインと
の間に並列接続され、内部信号が第１のレベルから第２
のレベルに変化したことに応じて導通し、第１のトラン
ジスタを導通状態または非導通状態にさせる複数の第２
のトランジスタとを備えたものである。
【０００８】好ましくは、複数の第２のトランジスタ
は、互いに異なる基板不純物濃度を有する。
は、互いに異なる基板不純物濃度を有する。
【０００９】また好ましくは、複数の第２のトランジス
タは、互いに異なる基板電位を受けている。
タは、互いに異なる基板電位を受けている。
【００１０】また好ましくは、さらに、第２のトランジ
スタの導電形式と異なる導電形式を有し、第１のトラン
ジスタの入力電極と第１の電源電位のラインとの間に接
続され、内部信号が第２のレベルから第１のレベルに変
化したことに応じて導通し、第１のトランジスタを非導
通状態または導通状態にさせる第３のトランジスタが設
けられる。
スタの導電形式と異なる導電形式を有し、第１のトラン
ジスタの入力電極と第１の電源電位のラインとの間に接
続され、内部信号が第２のレベルから第１のレベルに変
化したことに応じて導通し、第１のトランジスタを非導
通状態または導通状態にさせる第３のトランジスタが設
けられる。
【００１１】また好ましくは、さらに、第１のトランジ
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタの導電形式と異なる導電形式を
有し、第１および第３のトランジスタの入力電極と第１
の電源電位のラインとの間に接続され、内部信号が第２
のレベルから第１のレベルに変化したことに応じて導通
し、第３のトランジスタを導通状態または非導通状態に
させる第４のトランジスタが設けられる。
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタの導電形式と異なる導電形式を
有し、第１および第３のトランジスタの入力電極と第１
の電源電位のラインとの間に接続され、内部信号が第２
のレベルから第１のレベルに変化したことに応じて導通
し、第３のトランジスタを導通状態または非導通状態に
させる第４のトランジスタが設けられる。
【００１２】また好ましくは、さらに、第１のトランジ
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタと異なる導電形式を有するとと
もに互いに異なるしきい値電圧を有し、第１および第３
のトランジスタの入力電極と第１の電源電位のラインと
の間に並列接続され、内部信号が第２のレベルから第１
のレベルに変化したことに応じて導通し、第３のトラン
ジスタを導通状態または非導通状態にさせる複数の第４
のトランジスタとが設けられる。
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタと異なる導電形式を有するとと
もに互いに異なるしきい値電圧を有し、第１および第３
のトランジスタの入力電極と第１の電源電位のラインと
の間に並列接続され、内部信号が第２のレベルから第１
のレベルに変化したことに応じて導通し、第３のトラン
ジスタを導通状態または非導通状態にさせる複数の第４
のトランジスタとが設けられる。
【００１３】また好ましくは、さらに、第１のトランジ
スタと同じ導電形式を有し、出力端子と第２の電源電位
のラインとの間に接続された第３のトランジスタと、第
２のトランジスタと異なる導電形式を有するとともに互
いに異なるしきい値電圧を有し、第３のトランジスタの
入力電極と第１の電源電位のラインとの間に並列接続さ
れ、内部信号が第２のレベルから第１のレベルに変化し
たことに応じて導通し、第３のトランジスタを導通状態
または非導通状態にさせる複数の第４のトランジスタと
が設けられる。
スタと同じ導電形式を有し、出力端子と第２の電源電位
のラインとの間に接続された第３のトランジスタと、第
２のトランジスタと異なる導電形式を有するとともに互
いに異なるしきい値電圧を有し、第３のトランジスタの
入力電極と第１の電源電位のラインとの間に並列接続さ
れ、内部信号が第２のレベルから第１のレベルに変化し
たことに応じて導通し、第３のトランジスタを導通状態
または非導通状態にさせる複数の第４のトランジスタと
が設けられる。
【００１４】また好ましくは、複数の第４のトランジス
タは、互いに異なる基板不純物濃度を有する。
タは、互いに異なる基板不純物濃度を有する。
【００１５】また好ましくは、複数の第４のトランジス
タは、互いに異なる基板電位を受けている。
タは、互いに異なる基板電位を受けている。
【００１６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による送受信システムの構成を示す回
路ブロック図である。図１において、この送受信システ
ムは、送信側半導体集積回路装置１および受信側半導体
集積回路装置８を備える。送信側半導体集積回路装置１
と受信側半導体集積回路装置８の間は信号伝達線ＳＬで
接続され、信号伝達線ＳＬは抵抗素子７を介して終端電
位Ｖｔｔのラインに接続されている。
明の実施の形態１による送受信システムの構成を示す回
路ブロック図である。図１において、この送受信システ
ムは、送信側半導体集積回路装置１および受信側半導体
集積回路装置８を備える。送信側半導体集積回路装置１
と受信側半導体集積回路装置８の間は信号伝達線ＳＬで
接続され、信号伝達線ＳＬは抵抗素子７を介して終端電
位Ｖｔｔのラインに接続されている。
【００１７】送信側半導体集積回路装置１は、内部回路
２、出力回路３、および出力ピン６を含む。内部回路２
は、送信すべきデータ信号φＤを生成する。出力ピン６
は、信号伝達線ＳＬを介して受信側半導体集積回路装置
８に接続されている。出力回路３は、内部回路２で生成
されたデータ信号φＤに従って出力ピン６を駆動する。
出力ピン６の電位変化は、信号伝達線ＳＬを介して受信
側半導体集積回路装置８に伝達される。受信側半導体集
積回路装置８は、信号伝達線ＳＬの他方端の電位変化に
基づいてデータ信号φＤを再生し、再生したデータ信号
φＤに従って所定の動作を行なう。
２、出力回路３、および出力ピン６を含む。内部回路２
は、送信すべきデータ信号φＤを生成する。出力ピン６
は、信号伝達線ＳＬを介して受信側半導体集積回路装置
８に接続されている。出力回路３は、内部回路２で生成
されたデータ信号φＤに従って出力ピン６を駆動する。
出力ピン６の電位変化は、信号伝達線ＳＬを介して受信
側半導体集積回路装置８に伝達される。受信側半導体集
積回路装置８は、信号伝達線ＳＬの他方端の電位変化に
基づいてデータ信号φＤを再生し、再生したデータ信号
φＤに従って所定の動作を行なう。
【００１８】以下、この送受信システムの特徴となる出
力回路３について詳細に説明する。出力回路３は、直列
接続された２段のインバータ４，５を含む。前段のイン
バータ４は、１つのＰチャネルＭＯＳトランジスタＰ１
と２つのＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
を含む。ＰチャネルＭＯＳトランジスタＰ１は、電源電
位Ｖｄｄのラインとインバータ４の出力ノードＮ４との
間に接続され、そのゲートがデータ信号φＤを受ける。
ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂは、出力
ノードＮ４と接地電位Ｖｓｓのラインとの間に並列接続
され、それらのゲートはともにデータ信号φＤを受け
る。
力回路３について詳細に説明する。出力回路３は、直列
接続された２段のインバータ４，５を含む。前段のイン
バータ４は、１つのＰチャネルＭＯＳトランジスタＰ１
と２つのＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
を含む。ＰチャネルＭＯＳトランジスタＰ１は、電源電
位Ｖｄｄのラインとインバータ４の出力ノードＮ４との
間に接続され、そのゲートがデータ信号φＤを受ける。
ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂは、出力
ノードＮ４と接地電位Ｖｓｓのラインとの間に並列接続
され、それらのゲートはともにデータ信号φＤを受け
る。
【００１９】データ信号φＤが「Ｌ」の場合は、Ｐチャ
ネルＭＯＳトランジスタＰ１が導通するとともにＮチャ
ネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂが非導通とな
り、出力ノードＮ４は「Ｈ」レベルにされる。データ信
号φＤが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラ
ンジスタＰ１が非導通になるとともにＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ｂが導通し、出力ノードＮ４
は「Ｌ」レベルにされる。
ネルＭＯＳトランジスタＰ１が導通するとともにＮチャ
ネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂが非導通とな
り、出力ノードＮ４は「Ｈ」レベルにされる。データ信
号φＤが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラ
ンジスタＰ１が非導通になるとともにＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ｂが導通し、出力ノードＮ４
は「Ｌ」レベルにされる。
【００２０】ここで、ＮチャネルＭＯＳトランジスタＱ
１ｂのしきい値電圧Ｖｔｎ′は、図１０のＮチャネルＭ
ＯＳトランジスタＱ１のしきい値電圧と同じ値に設定さ
れる。またＮチャネルＭＯＳトランジスタＱ１ｂのチャ
ネル幅Ｗ′は、図１０のＮチャネルＭＯＳトランジスタ
Ｑ１のチャネル幅の１／２に設定される。
１ｂのしきい値電圧Ｖｔｎ′は、図１０のＮチャネルＭ
ＯＳトランジスタＱ１のしきい値電圧と同じ値に設定さ
れる。またＮチャネルＭＯＳトランジスタＱ１ｂのチャ
ネル幅Ｗ′は、図１０のＮチャネルＭＯＳトランジスタ
Ｑ１のチャネル幅の１／２に設定される。
【００２１】一方、ＮチャネルＭＯＳトランジスタＱ１
ａのしきい値電圧Ｖｔｎは、ＮチャネルＭＯＳトランジ
スタＱ１ｂのしきい値電圧Ｖｔｎ′よりも大きい値に設
定される（Ｖｔｎ＞Ｖｔｎ′）。また、ＮチャネルＭＯ
ＳトランジスタＱ１ａのチャネル幅Ｗは、ＮチャネルＭ
ＯＳトランジスタＱ１ｂのチャネル幅Ｗ′よりも小さな
値に設定される（Ｗ＜Ｗ′）。
ａのしきい値電圧Ｖｔｎは、ＮチャネルＭＯＳトランジ
スタＱ１ｂのしきい値電圧Ｖｔｎ′よりも大きい値に設
定される（Ｖｔｎ＞Ｖｔｎ′）。また、ＮチャネルＭＯ
ＳトランジスタＱ１ａのチャネル幅Ｗは、ＮチャネルＭ
ＯＳトランジスタＱ１ｂのチャネル幅Ｗ′よりも小さな
値に設定される（Ｗ＜Ｗ′）。
【００２２】ただし、ＮチャネルＭＯＳトランジスタＱ
１ａのしきい値電圧Ｖｔｎおよびチャネル幅ＷとＮチャ
ネルＭＯＳトランジスタＱ１ｂのしきい値電圧Ｖｔｎ′
およびチャネル幅Ｗ′とは、ＮチャネルＭＯＳトランジ
スタＱ１ａ，Ｑ１ｂのゲート電圧Ｖｇが電源電圧Ｖｄｄ
のときに、ドレイン電圧Ｖｄがともに「Ｌ」レベル（Ｖ
ｉｌ）になり、かつドレイン電流Ｉｄ，Ｉｄ′が同じに
なるように設定される。
１ａのしきい値電圧Ｖｔｎおよびチャネル幅ＷとＮチャ
ネルＭＯＳトランジスタＱ１ｂのしきい値電圧Ｖｔｎ′
およびチャネル幅Ｗ′とは、ＮチャネルＭＯＳトランジ
スタＱ１ａ，Ｑ１ｂのゲート電圧Ｖｇが電源電圧Ｖｄｄ
のときに、ドレイン電圧Ｖｄがともに「Ｌ」レベル（Ｖ
ｉｌ）になり、かつドレイン電流Ｉｄ，Ｉｄ′が同じに
なるように設定される。
【００２３】Ｖｄ−Ｖｔｎ＞Ｖｄの線形領域では、Ｎチ
ャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂのドレイン電
流Ｉｄ，Ｉｄ′が等しくなり、次式（１）が成り立つ。
ャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂのドレイン電
流Ｉｄ，Ｉｄ′が等しくなり、次式（１）が成り立つ。
【００２４】
Ｂ（Ｖｄｄ−Ｖｔｎ）Ｖｉｌ＝Ｂ′（Ｖｄｄ−Ｖｔｎ′）Ｖｉｌ…（１）
ただし、Ｂ，Ｂ′は、ＮチャネルＭＯＳトランジスタＱ
１ａ，Ｑ１ｂの導電係数である。導電係数Ｂ，Ｂ′は、
それぞれＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
のチャネル幅Ｗ，Ｗ′に比例する値である。式（１）を
変形すると次式（２）が得られる。
１ａ，Ｑ１ｂの導電係数である。導電係数Ｂ，Ｂ′は、
それぞれＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂ
のチャネル幅Ｗ，Ｗ′に比例する値である。式（１）を
変形すると次式（２）が得られる。
【００２５】
Ｂ＝Ｂ′（Ｖｄｄ−Ｖｔｎ′）／（Ｖｄｄ−Ｖｔｎ）…（２）
線形領域でＶｄ＜Ｖｄｄの範囲では、ドレイン電流Ｉ
ｄ′，Ｉｄの差Ｉｄ′−Ｉｄは次式（３）で表わされ
る。
ｄ′，Ｉｄの差Ｉｄ′−Ｉｄは次式（３）で表わされ
る。
【００２６】
Ｉｄ′−Ｉｄ＝Ｂ′（Ｖｇ−Ｖｔｎ′）Ｖｄ−Ｂ（Ｖｇ−Ｖｔｎ）Ｖｄ…（３
）
また、ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂの
しきい値電圧Ｖｔｎ，Ｖｔｎ′の間には次式（４）が成
り立つ。
しきい値電圧Ｖｔｎ，Ｖｔｎ′の間には次式（４）が成
り立つ。
【００２７】Ｖｔｎ′＝（１−Δｖ）Ｖｔｎ…（４）
式（３）を式（２）（４）を用いて変形すると次式
（５）が得られる。
（５）が得られる。
【００２８】
Ｉｄ′−Ｉｄ＝Ｂ′ΔｖＶｔｎＶｄ（Ｖｄｄ−Ｖｇ）／（Ｖｄｄ−Ｖｔｎ）…
（５）
ここで、Ｖｄｄ＞ＶｇかつＶｄｄ＞Ｖｔｎであるから、
式（５）は常に正の値になる。また、Ｖｇ＞Ｖｔｎの飽
和領域では、ドレイン電流Ｉｄ′，Ｉｄの差Ｉｄ′−Ｉ
ｄは次式（６）で表わされる。
式（５）は常に正の値になる。また、Ｖｇ＞Ｖｔｎの飽
和領域では、ドレイン電流Ｉｄ′，Ｉｄの差Ｉｄ′−Ｉ
ｄは次式（６）で表わされる。
【００２９】
【数１】
【００３０】式（６）を式（２）（４）を用いて変形す
ると次式（７）が得られる。
ると次式（７）が得られる。
【００３１】
【数２】
【００３２】ここで、Ｖｄｄ＞Ｖｇ＞Ｖｔｎであるか
ら、式（７）も常に正の値になる。式（５）（７）が常
に正の値になるということは、Ｖｇ＝Ｖｄｄ，Ｖｇ＜Ｖ
ｔｎ′のときを除き、ＮチャネルＭＯＳトランジスタＱ
１ｂのドレイン電流Ｉｄ′は常にＮチャネルＭＯＳトラ
ンジスタＱ１ａのドレイン電流Ｉｄよりも大きくなるこ
とを意味している。Ｖｇ＝Ｖｄｄ，Ｖｇ＜Ｖｔｎ′のと
きはＩｄ＝Ｉｄ′となる。このようなＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ｂを並列に配置することで、
出力波形の過渡特性を調整することが可能となる。
ら、式（７）も常に正の値になる。式（５）（７）が常
に正の値になるということは、Ｖｇ＝Ｖｄｄ，Ｖｇ＜Ｖ
ｔｎ′のときを除き、ＮチャネルＭＯＳトランジスタＱ
１ｂのドレイン電流Ｉｄ′は常にＮチャネルＭＯＳトラ
ンジスタＱ１ａのドレイン電流Ｉｄよりも大きくなるこ
とを意味している。Ｖｇ＝Ｖｄｄ，Ｖｇ＜Ｖｔｎ′のと
きはＩｄ＝Ｉｄ′となる。このようなＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ｂを並列に配置することで、
出力波形の過渡特性を調整することが可能となる。
【００３３】図２は、インバータ４およびその比較例に
おけるゲート電圧Ｖｇと出力電圧Ｖｏｕｔの関係を示す
図である。インバータ４の２つのＮチャネルＭＯＳトラ
ンジスタＱ１ａ，Ｑ１ｂを２つのＮチャネルＭＯＳトラ
ンジスタＱ１ｂ，Ｑ１ｂで置換した場合（２Ｑ１ｂ）
は、ゲート電圧Ｖｇがしきい値電圧Ｖｔｎ′よりも高く
なるとＮチャネルＭＯＳトランジスタＱ１ｂ，Ｑ１ｂが
導通して出力電圧Ｖｏｕｔが低下し始める。ＶｇがＶｔ
ｎ′からＶｄ＋Ｖｔｎ′の間ではＮチャネルＭＯＳトラ
ンジスタＱ１ｂ，Ｑ１ｂは飽和状態で動作し、ＶｇがＶ
ｄ＋Ｖｔｎ′を超えるとＮチャネルＭＯＳトランジスタ
Ｑ１ｂ，Ｑ１ｂは非飽和状態になってＶｏｕｔはほぼ０
Ｖとなる。この特性は、図１０のインバータ５１の特性
と同じである。
おけるゲート電圧Ｖｇと出力電圧Ｖｏｕｔの関係を示す
図である。インバータ４の２つのＮチャネルＭＯＳトラ
ンジスタＱ１ａ，Ｑ１ｂを２つのＮチャネルＭＯＳトラ
ンジスタＱ１ｂ，Ｑ１ｂで置換した場合（２Ｑ１ｂ）
は、ゲート電圧Ｖｇがしきい値電圧Ｖｔｎ′よりも高く
なるとＮチャネルＭＯＳトランジスタＱ１ｂ，Ｑ１ｂが
導通して出力電圧Ｖｏｕｔが低下し始める。ＶｇがＶｔ
ｎ′からＶｄ＋Ｖｔｎ′の間ではＮチャネルＭＯＳトラ
ンジスタＱ１ｂ，Ｑ１ｂは飽和状態で動作し、ＶｇがＶ
ｄ＋Ｖｔｎ′を超えるとＮチャネルＭＯＳトランジスタ
Ｑ１ｂ，Ｑ１ｂは非飽和状態になってＶｏｕｔはほぼ０
Ｖとなる。この特性は、図１０のインバータ５１の特性
と同じである。
【００３４】また、インバータ４の２つのＮチャネルＭ
ＯＳトランジスタＱ１ａ，Ｑ１ｂを２つのＮチャネルＭ
ＯＳトランジスタＱ１ａ，Ｑ１ａで置換した場合（２Ｑ
１ａ）は、ゲート電圧Ｖｇがしきい値電圧Ｖｔｎ（＞Ｖ
ｔｎ′）よりも高くなるとＮチャネルＭＯＳトランジス
タＱ１ａ，Ｑ１ａが導通して出力電圧Ｖｏｕｔが低下し
始める。ＶｇがＶｔｎからＶｄ＋Ｖｔｎの間ではＮチャ
ネルＭＯＳトランジスタＱ１ａ，Ｑ１ａは飽和状態で動
作し、ＶｇがＶｄ＋Ｖｔｎを超えるとＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ａは非飽和状態になってＶｏ
ｕｔはほぼ０Ｖとなる。したがって、ＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ａを使用したインバータ４
（２Ｑ１ａ）の出力電圧Ｖｏｕｔの立下がり速度は、Ｎ
チャネルＭＯＳトランジスタＱ１ｂ，Ｑ１ｂを使用した
インバータ（２Ｑ１ｂ）の出力電圧Ｖｏｕｔの立下がり
速度よりも遅くなる。
ＯＳトランジスタＱ１ａ，Ｑ１ｂを２つのＮチャネルＭ
ＯＳトランジスタＱ１ａ，Ｑ１ａで置換した場合（２Ｑ
１ａ）は、ゲート電圧Ｖｇがしきい値電圧Ｖｔｎ（＞Ｖ
ｔｎ′）よりも高くなるとＮチャネルＭＯＳトランジス
タＱ１ａ，Ｑ１ａが導通して出力電圧Ｖｏｕｔが低下し
始める。ＶｇがＶｔｎからＶｄ＋Ｖｔｎの間ではＮチャ
ネルＭＯＳトランジスタＱ１ａ，Ｑ１ａは飽和状態で動
作し、ＶｇがＶｄ＋Ｖｔｎを超えるとＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ａは非飽和状態になってＶｏ
ｕｔはほぼ０Ｖとなる。したがって、ＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ａを使用したインバータ４
（２Ｑ１ａ）の出力電圧Ｖｏｕｔの立下がり速度は、Ｎ
チャネルＭＯＳトランジスタＱ１ｂ，Ｑ１ｂを使用した
インバータ（２Ｑ１ｂ）の出力電圧Ｖｏｕｔの立下がり
速度よりも遅くなる。
【００３５】図１のインバータ４ではＮチャネルＭＯＳ
トランジスタＱ１ａ，Ｑ１ｂを使用したので（Ｑ１ａ＋
Ｑ１ｂ）、インバータ４の出力電圧Ｖｏｕｔの低下速度
はインバータ（２Ｑ１ａ）の出力電圧Ｖｏｕｔの低下速
度とインバータ（２Ｑ１ｂ）の出力電圧Ｖｏｕｔの低下
速度との平均値となる。
トランジスタＱ１ａ，Ｑ１ｂを使用したので（Ｑ１ａ＋
Ｑ１ｂ）、インバータ４の出力電圧Ｖｏｕｔの低下速度
はインバータ（２Ｑ１ａ）の出力電圧Ｖｏｕｔの低下速
度とインバータ（２Ｑ１ｂ）の出力電圧Ｖｏｕｔの低下
速度との平均値となる。
【００３６】図１に戻って、後段のインバータ５は、Ｐ
チャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯ
ＳトランジスタＱ２を含む。ＰチャネルＭＯＳトランジ
スタＰ２は、電源電位Ｖｄｄのラインと出力ピン６との
間に接続され、そのゲートが前段のインバータ４の出力
ノードＮ４に接続される。ＮチャネルＭＯＳトランジス
タＱ２は、出力ピン６と接地電位Ｖｓｓとのラインとの
間に接続され、そのゲートは前段のインバータ４の出力
ノードＮ４に接続される。
チャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯ
ＳトランジスタＱ２を含む。ＰチャネルＭＯＳトランジ
スタＰ２は、電源電位Ｖｄｄのラインと出力ピン６との
間に接続され、そのゲートが前段のインバータ４の出力
ノードＮ４に接続される。ＮチャネルＭＯＳトランジス
タＱ２は、出力ピン６と接地電位Ｖｓｓとのラインとの
間に接続され、そのゲートは前段のインバータ４の出力
ノードＮ４に接続される。
【００３７】ノードＮ４が「Ｌ」レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタＰ２が導通するとともにＮチ
ャネルＭＯＳトランジスタＱ２が非導通になり、出力ピ
ン６が「Ｈ」レベルにされる。ノードＮ４が「Ｈ」レベ
ルの場合は、ＰチャネルＭＯＳトランジスタＰ２は非導
通になるとともにＮチャネルＭＯＳトランジスタＱ２が
導通し、出力ピン６は「Ｌ」レベルにされる。
ャネルＭＯＳトランジスタＰ２が導通するとともにＮチ
ャネルＭＯＳトランジスタＱ２が非導通になり、出力ピ
ン６が「Ｈ」レベルにされる。ノードＮ４が「Ｈ」レベ
ルの場合は、ＰチャネルＭＯＳトランジスタＰ２は非導
通になるとともにＮチャネルＭＯＳトランジスタＱ２が
導通し、出力ピン６は「Ｌ」レベルにされる。
【００３８】図３は、後段のインバータ５およびその比
較例のゲート電圧Ｖｇと出力電圧Ｖｏｕｔとの関係を示
す図である。ただし、３つの直線の中心値が一致するよ
うにゲート電圧Ｖｇにはオフセットがかけられている。
図２で示したように、前段のインバータをしきい値の低
い２つのＮチャネルＭＯＳトランジスタＱ１ｂを用いて
構成した場合（図２Ｑ１ｂ）は、前段のインバータの出
力電圧Ｖｏｕｔの立下がり速度が最も速くなるので、そ
の後段のインバータ５の出力電圧Ｖｏｕｔの上昇速度は
最も速くなる。また、前段のインバータをしきい値電圧
の高い２つのＮチャネルＭＯＳトランジスタＱ１を用い
て構成した場合（２Ｑ１ａ）は、前段のインバータの出
力電圧Ｖｏｕｔの立下がり速度が最も遅くなるので、そ
の後段のインバータ５の出力電圧Ｖｏｕｔの上昇速度は
最も遅くなる。したがって、図１の出力回路３では前段
のインバータ４をＮチャネルＭＯＳトランジスタＱ１
ａ，Ｑ１ｂを用いて構成したので（Ｑ１ａ＋Ｑ１ｂ）、
後段のインバータの出力電圧Ｖｏｕｔの上昇速度は上下
２つの場合（２Ｑ１ｂ，２Ｑ１ａ）の平均値となる。し
たがって、この実施の形態１によれば、送信信号の立上
がり速度を調整して信号の立上がりエッジに含まれる不
要な高周波成分を除去することができ、不要な反射およ
びリンギングの発生を防止することができる。
較例のゲート電圧Ｖｇと出力電圧Ｖｏｕｔとの関係を示
す図である。ただし、３つの直線の中心値が一致するよ
うにゲート電圧Ｖｇにはオフセットがかけられている。
図２で示したように、前段のインバータをしきい値の低
い２つのＮチャネルＭＯＳトランジスタＱ１ｂを用いて
構成した場合（図２Ｑ１ｂ）は、前段のインバータの出
力電圧Ｖｏｕｔの立下がり速度が最も速くなるので、そ
の後段のインバータ５の出力電圧Ｖｏｕｔの上昇速度は
最も速くなる。また、前段のインバータをしきい値電圧
の高い２つのＮチャネルＭＯＳトランジスタＱ１を用い
て構成した場合（２Ｑ１ａ）は、前段のインバータの出
力電圧Ｖｏｕｔの立下がり速度が最も遅くなるので、そ
の後段のインバータ５の出力電圧Ｖｏｕｔの上昇速度は
最も遅くなる。したがって、図１の出力回路３では前段
のインバータ４をＮチャネルＭＯＳトランジスタＱ１
ａ，Ｑ１ｂを用いて構成したので（Ｑ１ａ＋Ｑ１ｂ）、
後段のインバータの出力電圧Ｖｏｕｔの上昇速度は上下
２つの場合（２Ｑ１ｂ，２Ｑ１ａ）の平均値となる。し
たがって、この実施の形態１によれば、送信信号の立上
がり速度を調整して信号の立上がりエッジに含まれる不
要な高周波成分を除去することができ、不要な反射およ
びリンギングの発生を防止することができる。
【００３９】以下、この実施の形態１の種々の変更例に
ついて説明する。図４の出力回路１０は、２段のインバ
ータ１１，５を含む。インバータ１１が図１のインバー
タ４と異なる点は、ＰチャネルＭＯＳトランジスタＰ１
が２つのＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂ
に分割されている点である。ＰチャネルＭＯＳトランジ
スタＰ１ａ，Ｐ１ｂは、電源電位Ｖｄｄのラインとイン
バータ１１の出力ノードＮ１１との間に並列接続され、
それらのゲートがともにデータ信号φＤを受ける。ここ
で、ＰチャネルＭＯＳトランジスタＰ１ｂのしきい値電
圧Ｖｔｐ′は、図１０のＰチャネルＭＯＳトランジスタ
Ｐ１のしきい値電圧と同じ値に設定される。また、Ｐチ
ャネルＭＯＳトランジスタＰ１ｂのチャネル幅Ｗ′は、
図１０のＰチャネルＭＯＳトランジスタＰ１のチャネル
幅の１／２に設定される。
ついて説明する。図４の出力回路１０は、２段のインバ
ータ１１，５を含む。インバータ１１が図１のインバー
タ４と異なる点は、ＰチャネルＭＯＳトランジスタＰ１
が２つのＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂ
に分割されている点である。ＰチャネルＭＯＳトランジ
スタＰ１ａ，Ｐ１ｂは、電源電位Ｖｄｄのラインとイン
バータ１１の出力ノードＮ１１との間に並列接続され、
それらのゲートがともにデータ信号φＤを受ける。ここ
で、ＰチャネルＭＯＳトランジスタＰ１ｂのしきい値電
圧Ｖｔｐ′は、図１０のＰチャネルＭＯＳトランジスタ
Ｐ１のしきい値電圧と同じ値に設定される。また、Ｐチ
ャネルＭＯＳトランジスタＰ１ｂのチャネル幅Ｗ′は、
図１０のＰチャネルＭＯＳトランジスタＰ１のチャネル
幅の１／２に設定される。
【００４０】一方、ＰチャネルＭＯＳトランジスタＰ１
ａのしきい値電圧Ｖｔｐの絶対値｜Ｖｔｐ｜は、Ｐチャ
ネルＭＯＳトランジスタＰ１ｂのしきい値電圧Ｖｔｐ′
の絶対値よりも大きな値に設定される（｜Ｖｔｐ｜＞｜
Ｖｔｐ′｜）。また、ＰチャネルＭＯＳトランジスタＰ
１ａのチャネル幅Ｗは、ＰチャネルＭＯＳトランジスタ
Ｐ１ｂのチャネル幅Ｗ′よりも大きな値に設定される
（Ｗ＞Ｗ′）。
ａのしきい値電圧Ｖｔｐの絶対値｜Ｖｔｐ｜は、Ｐチャ
ネルＭＯＳトランジスタＰ１ｂのしきい値電圧Ｖｔｐ′
の絶対値よりも大きな値に設定される（｜Ｖｔｐ｜＞｜
Ｖｔｐ′｜）。また、ＰチャネルＭＯＳトランジスタＰ
１ａのチャネル幅Ｗは、ＰチャネルＭＯＳトランジスタ
Ｐ１ｂのチャネル幅Ｗ′よりも大きな値に設定される
（Ｗ＞Ｗ′）。
【００４１】ただし、ＰチャネルＭＯＳトランジスタＰ
１ａのしきい値電圧Ｖｔｐおよびチャネル幅ＷとＰチャ
ネルＭＯＳトランジスタＰ１ｂのしきい値電圧Ｖｔｐ′
およびチャネル幅Ｗ′とは、ＰチャネルＭＯＳトランジ
スタＰ１ａ，Ｐ１ｂのゲート電圧Ｖｇが接地電圧Ｖｓｓ
のときに、ドレイン電圧Ｖｄがともに「Ｈ」レベルＶｉ
ｈになり、かつドレイン電流Ｉｄ，Ｉｄ′が同じになる
ように設定される。この変更例では、インバータ１１，
５の出力信号の立上がり速度および立下がり速度の両方
が調整される。
１ａのしきい値電圧Ｖｔｐおよびチャネル幅ＷとＰチャ
ネルＭＯＳトランジスタＰ１ｂのしきい値電圧Ｖｔｐ′
およびチャネル幅Ｗ′とは、ＰチャネルＭＯＳトランジ
スタＰ１ａ，Ｐ１ｂのゲート電圧Ｖｇが接地電圧Ｖｓｓ
のときに、ドレイン電圧Ｖｄがともに「Ｈ」レベルＶｉ
ｈになり、かつドレイン電流Ｉｄ，Ｉｄ′が同じになる
ように設定される。この変更例では、インバータ１１，
５の出力信号の立上がり速度および立下がり速度の両方
が調整される。
【００４２】図５の出力回路１５は、２つのインバータ
１６，１７とドライバ１８とを含む。インバータ１６
は、図１のインバータ４と同じ構成であり、１つのＰチ
ャネルＭＯＳトランジスタＰ１と２つのＮチャネルＭＯ
ＳトランジスタＱ１ａ，Ｑ１ｂとを含む。ただし、イン
バータ１６は、データ信号φＤの代わりに、データ信号
φＤの反転信号／φＤを受ける。インバータ１７は、２
つのＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂと１
つのＮチャネルＭＯＳトランジスタＱ１とを含む。Ｐチ
ャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂのしきい値電
圧Ｖｔｐ，Ｖｔｐ′およびチャネル幅Ｗ，Ｗ′は、図４
で説明したように設定されている。
１６，１７とドライバ１８とを含む。インバータ１６
は、図１のインバータ４と同じ構成であり、１つのＰチ
ャネルＭＯＳトランジスタＰ１と２つのＮチャネルＭＯ
ＳトランジスタＱ１ａ，Ｑ１ｂとを含む。ただし、イン
バータ１６は、データ信号φＤの代わりに、データ信号
φＤの反転信号／φＤを受ける。インバータ１７は、２
つのＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂと１
つのＮチャネルＭＯＳトランジスタＱ１とを含む。Ｐチ
ャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂのしきい値電
圧Ｖｔｐ，Ｖｔｐ′およびチャネル幅Ｗ，Ｗ′は、図４
で説明したように設定されている。
【００４３】ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ
１ｂは電源電位Ｖｄｄのラインとインバータ１７の出力
ノードＮ１７との間に並列接続され、ＮチャネルＭＯＳ
トランジスタＱ１は出力ノードＮ１７と接地電位Ｖｓｓ
のラインとの間に接続される。ＭＯＳトランジスタＰ１
ａ，Ｐ１ｂ，Ｑ１のゲートは、ともにデータ信号φＤを
受ける。ドライバ１８は、２つのＮチャネルＭＯＳトラ
ンジスタＱ２，Ｑ３を含む。ＮチャネルＭＯＳトランジ
スタＱ３は、電源電位Ｖｄｄとのラインと出力ピン６と
の間に接続され、そのゲートはインバータ１６の出力信
号を受ける。ＮチャネルＭＯＳトランジスタＱ２は、出
力ピン６と接地電位Ｖｓｓのラインとの間に接続され、
そのゲートはインバータ１７の出力信号を受ける。
１ｂは電源電位Ｖｄｄのラインとインバータ１７の出力
ノードＮ１７との間に並列接続され、ＮチャネルＭＯＳ
トランジスタＱ１は出力ノードＮ１７と接地電位Ｖｓｓ
のラインとの間に接続される。ＭＯＳトランジスタＰ１
ａ，Ｐ１ｂ，Ｑ１のゲートは、ともにデータ信号φＤを
受ける。ドライバ１８は、２つのＮチャネルＭＯＳトラ
ンジスタＱ２，Ｑ３を含む。ＮチャネルＭＯＳトランジ
スタＱ３は、電源電位Ｖｄｄとのラインと出力ピン６と
の間に接続され、そのゲートはインバータ１６の出力信
号を受ける。ＮチャネルＭＯＳトランジスタＱ２は、出
力ピン６と接地電位Ｖｓｓのラインとの間に接続され、
そのゲートはインバータ１７の出力信号を受ける。
【００４４】データ信号φＤ，／φＤがそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルの場合は、インバータ１６，
１７の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルになり、ドライバ１８のＮチャネルＭＯＳトランジ
スタＱ３が導通するとともにＮチャネルＭＯＳトランジ
スタＱ２が非導通になって出力ピン６は「Ｈ」レベルに
される。
レベルおよび「Ｈ」レベルの場合は、インバータ１６，
１７の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルになり、ドライバ１８のＮチャネルＭＯＳトランジ
スタＱ３が導通するとともにＮチャネルＭＯＳトランジ
スタＱ２が非導通になって出力ピン６は「Ｈ」レベルに
される。
【００４５】データ信号φＤ，／φＤがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルの場合は、インバータ１６，
１７の出力信号はそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになり、ドライバ１８のＮチャネルＭＯＳトランジ
スタＱ２が導通するとともにＮチャネルＭＯＳトランジ
スタＱ３が非導通になって出力ピン６は「Ｌ」レベルに
される。この実施の形態でも、出力回路１５の出力信号
の立上がり速度および立下がり速度の両方が調整され
る。
レベルおよび「Ｌ」レベルの場合は、インバータ１６，
１７の出力信号はそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになり、ドライバ１８のＮチャネルＭＯＳトランジ
スタＱ２が導通するとともにＮチャネルＭＯＳトランジ
スタＱ３が非導通になって出力ピン６は「Ｌ」レベルに
される。この実施の形態でも、出力回路１５の出力信号
の立上がり速度および立下がり速度の両方が調整され
る。
【００４６】図６の出力回路２０は、インバータ２１お
よびドライバ２２を含む。インバータ２１は、図５のイ
ンバータ１７と同じ構成であり、２つのＰチャネルＭＯ
ＳトランジスタＰ１ａ，Ｐ１ｂと１つのＮチャネルＭＯ
ＳトランジスタＱ１とを含む。ドライバ２２は、Ｎチャ
ネルＭＯＳトランジスタＱ２を含む。ＮチャネルＭＯＳ
トランジスタＱ２は、出力ピン６と接地電位Ｖｓｓのラ
インとの間に接続され、そのゲートはインバータ２１の
出力信号を受ける。
よびドライバ２２を含む。インバータ２１は、図５のイ
ンバータ１７と同じ構成であり、２つのＰチャネルＭＯ
ＳトランジスタＰ１ａ，Ｐ１ｂと１つのＮチャネルＭＯ
ＳトランジスタＱ１とを含む。ドライバ２２は、Ｎチャ
ネルＭＯＳトランジスタＱ２を含む。ＮチャネルＭＯＳ
トランジスタＱ２は、出力ピン６と接地電位Ｖｓｓのラ
インとの間に接続され、そのゲートはインバータ２１の
出力信号を受ける。
【００４７】データ信号φＤが「Ｌ」レベルの場合は、
インバータ２１の出力信号が「Ｈ」レベルになってドラ
イバ２２のＮチャネルＭＯＳトランジスタＱ２が導通
し、出力ピン６は「Ｌ」レベルにされる。データ信号φ
Ｄが「Ｈ」レベルの場合は、インバータ２１の出力信号
が「Ｌ」レベルになってドライバ２２のＮチャネルＭＯ
ＳトランジスタＱ２が非導通になり、出力ピン６は
「Ｈ」レベル（終端電位Ｖｔｔ）にされる。この変更例
では、出力回路２０の出力信号の立下がり速度が調整さ
れる。
インバータ２１の出力信号が「Ｈ」レベルになってドラ
イバ２２のＮチャネルＭＯＳトランジスタＱ２が導通
し、出力ピン６は「Ｌ」レベルにされる。データ信号φ
Ｄが「Ｈ」レベルの場合は、インバータ２１の出力信号
が「Ｌ」レベルになってドライバ２２のＮチャネルＭＯ
ＳトランジスタＱ２が非導通になり、出力ピン６は
「Ｈ」レベル（終端電位Ｖｔｔ）にされる。この変更例
では、出力回路２０の出力信号の立下がり速度が調整さ
れる。
【００４８】図７の出力回路２５は、インバータ２６お
よびドライバ２７を含む。インバータ２６は、図１のイ
ンバータ４と同じであり、１つのＰチャネルＭＯＳトラ
ンジスタＰ１と２つのＮチャネルＭＯＳトランジスタＱ
１ａ，Ｑ１ｂとを含む。ドライバ２７は、ＰチャネルＭ
ＯＳトランジスタＰ２を含む。ＰチャネルＭＯＳトラン
ジスタＰ２は、電源電位Ｖｄｄのラインと出力ピン６と
の間に接続され、そのゲートはインバータ２６の出力信
号を受ける。
よびドライバ２７を含む。インバータ２６は、図１のイ
ンバータ４と同じであり、１つのＰチャネルＭＯＳトラ
ンジスタＰ１と２つのＮチャネルＭＯＳトランジスタＱ
１ａ，Ｑ１ｂとを含む。ドライバ２７は、ＰチャネルＭ
ＯＳトランジスタＰ２を含む。ＰチャネルＭＯＳトラン
ジスタＰ２は、電源電位Ｖｄｄのラインと出力ピン６と
の間に接続され、そのゲートはインバータ２６の出力信
号を受ける。
【００４９】データ信号φＤが「Ｌ」レベルの場合は、
インバータ２６の出力信号が「Ｈ」レベルになり、Ｐチ
ャネルＭＯＳトランジスタＰ２が非導通になって出力ピ
ン６は「Ｌ」レベル（終端電位Ｖｔｔ）にされる。デー
タ信号φＤが「Ｈ」レベルの場合は、インバータ２６の
出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトラ
ンジスタＰ２が導通して出力ピン６が「Ｈ」レベルにさ
れる。この変更例では、出力回路２５の出力信号の立上
がり速度が調整される。
インバータ２６の出力信号が「Ｈ」レベルになり、Ｐチ
ャネルＭＯＳトランジスタＰ２が非導通になって出力ピ
ン６は「Ｌ」レベル（終端電位Ｖｔｔ）にされる。デー
タ信号φＤが「Ｈ」レベルの場合は、インバータ２６の
出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトラ
ンジスタＰ２が導通して出力ピン６が「Ｈ」レベルにさ
れる。この変更例では、出力回路２５の出力信号の立上
がり速度が調整される。
【００５０】［実施の形態２］図８は、この発明の実施
の形態２による送受信システムに含まれる出力回路３０
の構成を示す回路図である。図８において、この出力回
路３０は、直列接続された２段のインバータ３１，３２
を含む。後段のインバータ３２は、図１のインバータ５
と同じである。インバータ３１が図１のインバータ４と
異なる点は、ＮチャネルＭＯＳトランジスタＱ１ｂがＮ
チャネルＭＯＳトランジスタＱ１ｂ′で置換され、Ｎチ
ャネルＭＯＳトランジスタＱ１ｂ′の基板に基板電位Ｖ
ｂｂが与えられている点である。
の形態２による送受信システムに含まれる出力回路３０
の構成を示す回路図である。図８において、この出力回
路３０は、直列接続された２段のインバータ３１，３２
を含む。後段のインバータ３２は、図１のインバータ５
と同じである。インバータ３１が図１のインバータ４と
異なる点は、ＮチャネルＭＯＳトランジスタＱ１ｂがＮ
チャネルＭＯＳトランジスタＱ１ｂ′で置換され、Ｎチ
ャネルＭＯＳトランジスタＱ１ｂ′の基板に基板電位Ｖ
ｂｂが与えられている点である。
【００５１】基板電位Ｖｂｂが与えられたＮチャネルＭ
ＯＳトランジスタＱ１ｂ′のしきい値電圧Ｖｔｎ′およ
び導電係数Ｂ′は、図１のＮチャネルＭＯＳトランジス
タＱ１ｂのしきい値電圧Ｖｔｎ′および導電係数Ｂ′と
同じ値になるように、ＮチャネルＭＯＳトランジスタＱ
１ｂ′は製造されている。なお、ＮチャネルＭＯＳトラ
ンジスタＱ１ｂの基板には接地電位Ｖｓｓが与えられ
る。
ＯＳトランジスタＱ１ｂ′のしきい値電圧Ｖｔｎ′およ
び導電係数Ｂ′は、図１のＮチャネルＭＯＳトランジス
タＱ１ｂのしきい値電圧Ｖｔｎ′および導電係数Ｂ′と
同じ値になるように、ＮチャネルＭＯＳトランジスタＱ
１ｂ′は製造されている。なお、ＮチャネルＭＯＳトラ
ンジスタＱ１ｂの基板には接地電位Ｖｓｓが与えられ
る。
【００５２】ここで、ＮチャネルＭＯＳトランジスタの
基板電位Ｖｂｂとしきい値電圧Ｖｔｎとの関係について
説明する。ＮチャネルＭＯＳトランジスタのしきい値電
圧Ｖｔｎは、基板電圧Ｖｂｂが０Ｖのときのしきい値電
圧Ｖｔｎ０と、基板電圧Ｖｂｂに依存する部分ΔＶｔｎ
（Ｖｂｂ）とに分けて次式（８）のように表わされる。
基板電位Ｖｂｂとしきい値電圧Ｖｔｎとの関係について
説明する。ＮチャネルＭＯＳトランジスタのしきい値電
圧Ｖｔｎは、基板電圧Ｖｂｂが０Ｖのときのしきい値電
圧Ｖｔｎ０と、基板電圧Ｖｂｂに依存する部分ΔＶｔｎ
（Ｖｂｂ）とに分けて次式（８）のように表わされる。
【００５３】
Ｖｔｎ＝Ｖｔｎ０＋ΔＶｔｎ（Ｖｂｂ）…（８）
また、Ｖｔｎ０は一般に次式（９）のように表わされ
る。
る。
【００５４】
【数３】
【００５５】ここで、ＶFBはフラットバンド電圧、εS
はシリコンの誘電率、ｑは電荷量、Ｎは基板不純物密
度、ＣOXはゲート容量、ｋはポルツマン定数、ｎiはシ
リコンの真性キャリア濃度である。式（９）のパラメー
タのうちの、同一チップ内で異なる値を形成しやすい基
板不純物密度Ｎのみを製造プロセスにおいて調整するも
のとすると、Ｖｔｎ０はＮのみの関数Ｖｔｎ０（Ｎ）と
なり、式（８）は次式（１０）で表わされる。
はシリコンの誘電率、ｑは電荷量、Ｎは基板不純物密
度、ＣOXはゲート容量、ｋはポルツマン定数、ｎiはシ
リコンの真性キャリア濃度である。式（９）のパラメー
タのうちの、同一チップ内で異なる値を形成しやすい基
板不純物密度Ｎのみを製造プロセスにおいて調整するも
のとすると、Ｖｔｎ０はＮのみの関数Ｖｔｎ０（Ｎ）と
なり、式（８）は次式（１０）で表わされる。
【００５６】
【数４】
【００５７】この式（１０）より、ＮチャネルＭＯＳト
ランジスタのしきい値電圧Ｖｔｎを基板不純物密度Ｎと
基板電位Ｖｂｂにより調整することが可能であることが
わかる。しかも、基板不純物密度Ｎの調整は製造プロセ
スにおける調整であり、基板電位Ｖｂｂの調整は回路動
作によるもので製造プロセスに依存しない。すなわち、
ＮチャネルＭＯＳトランジスタＱ１ｂ′とＱ１ａの製造
工程は同一である。
ランジスタのしきい値電圧Ｖｔｎを基板不純物密度Ｎと
基板電位Ｖｂｂにより調整することが可能であることが
わかる。しかも、基板不純物密度Ｎの調整は製造プロセ
スにおける調整であり、基板電位Ｖｂｂの調整は回路動
作によるもので製造プロセスに依存しない。すなわち、
ＮチャネルＭＯＳトランジスタＱ１ｂ′とＱ１ａの製造
工程は同一である。
【００５８】図９は、基板電位Ｖｂｂを生成するための
基板電位発生回路４０の構成を示す回路ブロック図であ
る。図９において、この基板電位発生回路４０は、クロ
ック発生回路４１およびチャージポンプ回路４６を含
む。クロック発生回路４１は、インバータ４２〜４５を
含む。インバータ４２〜４４は、リング状に接続されて
リングオシレータを構成する。インバータ４２〜４４で
生成されたクロック信号ＣＬＫは、インバータ４５を介
してチャージポンプ回路４６に与えられる。
基板電位発生回路４０の構成を示す回路ブロック図であ
る。図９において、この基板電位発生回路４０は、クロ
ック発生回路４１およびチャージポンプ回路４６を含
む。クロック発生回路４１は、インバータ４２〜４５を
含む。インバータ４２〜４４は、リング状に接続されて
リングオシレータを構成する。インバータ４２〜４４で
生成されたクロック信号ＣＬＫは、インバータ４５を介
してチャージポンプ回路４６に与えられる。
【００５９】チャージポンプ回路４６は、キャパシタ４
７およびＮチャネルＭＯＳトランジスタ４８，４９を含
む。キャパシタ４７は、インバータ４５の出力ノードＮ
４５とノードＮ４９との間に接続される。ＮチャネルＭ
ＯＳトランジスタ４８は、ノードＮ４８とＮ４９の間に
接続され、そのゲートはノードＮ４８に接続される。Ｎ
チャネルＭＯＳトランジスタ４９は、ノードＮ４９と接
地電位Ｖｓｓのラインとの間に接続され、そのゲートは
ノードＮ４９に接続される。ＮチャネルＭＯＳトランジ
スタ４８，４９の各々は、ダイオードを構成する。
７およびＮチャネルＭＯＳトランジスタ４８，４９を含
む。キャパシタ４７は、インバータ４５の出力ノードＮ
４５とノードＮ４９との間に接続される。ＮチャネルＭ
ＯＳトランジスタ４８は、ノードＮ４８とＮ４９の間に
接続され、そのゲートはノードＮ４８に接続される。Ｎ
チャネルＭＯＳトランジスタ４９は、ノードＮ４９と接
地電位Ｖｓｓのラインとの間に接続され、そのゲートは
ノードＮ４９に接続される。ＮチャネルＭＯＳトランジ
スタ４８，４９の各々は、ダイオードを構成する。
【００６０】ノードＮ４５が「Ｈ」レベル（電源電位Ｖ
ｄｄ）の場合は、キャパシタ４７がＶｄｄ−Ｖｔｎに充
電される。ノードＮ４５が「Ｈ」レベルから「Ｌ」レベ
ル（接地電位Ｖｓｓ）に立下げられると、キャパシタ４
７を介してノードＮ４９がＶｔｎ−Ｖｄｄに立下げら
れ、ノードＮ４８からノードＮ４９に正電荷が排出され
る。したがって、ノードＮ４８の電位Ｖｂｂは、最低で
２Ｖｔｎ−Ｖｄｄまで低下する。
ｄｄ）の場合は、キャパシタ４７がＶｄｄ−Ｖｔｎに充
電される。ノードＮ４５が「Ｈ」レベルから「Ｌ」レベ
ル（接地電位Ｖｓｓ）に立下げられると、キャパシタ４
７を介してノードＮ４９がＶｔｎ−Ｖｄｄに立下げら
れ、ノードＮ４８からノードＮ４９に正電荷が排出され
る。したがって、ノードＮ４８の電位Ｖｂｂは、最低で
２Ｖｔｎ−Ｖｄｄまで低下する。
【００６１】この実施の形態２でも、実施の形態１と同
じ効果が得られる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
じ効果が得られる。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６２】
【発明の効果】以上のように、この発明に係る半導体装
置の出力回路では、出力端子と第１の電源電位のライン
との間に接続された第１のトランジスタと、互いに異な
るしきい値電圧を有し、第１のトランジスタの入力電極
と第２の電源電位のラインとの間に並列接続され、内部
信号が第１のレベルから第２のレベルに変化したことに
応じて導通し、第１のトランジスタを導通状態または非
導通状態にさせる複数の第２のトランジスタとが設けら
れる。したがって、複数の第２のトランジスタの各々の
しきい値電圧を調整することにより出力信号の立上がり
または立下がり速度を調整することができ、出力信号の
不要な反射およびリンギングの発生を防止することがで
きる。
置の出力回路では、出力端子と第１の電源電位のライン
との間に接続された第１のトランジスタと、互いに異な
るしきい値電圧を有し、第１のトランジスタの入力電極
と第２の電源電位のラインとの間に並列接続され、内部
信号が第１のレベルから第２のレベルに変化したことに
応じて導通し、第１のトランジスタを導通状態または非
導通状態にさせる複数の第２のトランジスタとが設けら
れる。したがって、複数の第２のトランジスタの各々の
しきい値電圧を調整することにより出力信号の立上がり
または立下がり速度を調整することができ、出力信号の
不要な反射およびリンギングの発生を防止することがで
きる。
【００６３】好ましくは、複数の第２のトランジスタ
は、互いに異なる基板不純物濃度を有する。この場合
は、各第２のトランジスタのしきい値電圧は基板不純物
濃度を調整することにより調整されている。
は、互いに異なる基板不純物濃度を有する。この場合
は、各第２のトランジスタのしきい値電圧は基板不純物
濃度を調整することにより調整されている。
【００６４】また好ましくは、複数の第２のトランジス
タは、互いに異なる基板電位を受けている。この場合
は、複数の第２のトランジスタは同じ製造プロセスで製
造され、各第２のトランジスタのしきい値電圧は基板電
位を調整することにより調整されている。
タは、互いに異なる基板電位を受けている。この場合
は、複数の第２のトランジスタは同じ製造プロセスで製
造され、各第２のトランジスタのしきい値電圧は基板電
位を調整することにより調整されている。
【００６５】また好ましくは、さらに、第２のトランジ
スタの導電形式と異なる導電形式を有し、第１のトラン
ジスタの入力電極と第１の電源電位のラインとの間に接
続され、内部電位が第２のレベルから第１のレベルに変
化したことに応じて導通し、第１のトランジスタを非導
通状態または導通状態にさせる第３のトランジスタが設
けられる。この場合は、第１のトランジスタの導通／非
導通を確実に制御することができる。
スタの導電形式と異なる導電形式を有し、第１のトラン
ジスタの入力電極と第１の電源電位のラインとの間に接
続され、内部電位が第２のレベルから第１のレベルに変
化したことに応じて導通し、第１のトランジスタを非導
通状態または導通状態にさせる第３のトランジスタが設
けられる。この場合は、第１のトランジスタの導通／非
導通を確実に制御することができる。
【００６６】また好ましくは、さらに、第１のトランジ
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタの導電形式と異なる導電形式を
有し、第１および第３のトランジスタの入力電極と第１
の電源電位のラインとの間に接続され、内部信号が第２
のレベルから第１のレベルに変化したことに応じて導通
し、第３のトランジスタを導通状態または非導通状態に
させる第４のトランジスタとが設けられる。この場合
は、出力端子を「Ｈ」レベルおよび「Ｌ」レベルのうち
の所望のレベルに駆動することができる。
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタの導電形式と異なる導電形式を
有し、第１および第３のトランジスタの入力電極と第１
の電源電位のラインとの間に接続され、内部信号が第２
のレベルから第１のレベルに変化したことに応じて導通
し、第３のトランジスタを導通状態または非導通状態に
させる第４のトランジスタとが設けられる。この場合
は、出力端子を「Ｈ」レベルおよび「Ｌ」レベルのうち
の所望のレベルに駆動することができる。
【００６７】また好ましくは、さらに、第１のトランジ
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタと異なる導電形式を有するとと
もに互いに異なるしきい値電圧を有し、第１および第３
のトランジスタの入力電極と第１の電源電位のラインと
の間に並列接続され、内部信号が第２のレベルから第１
のレベルに変化したことに応じて導通し、第３のトラン
ジスタを導通状態または非導通状態にさせる複数の第４
のトランジスタとが設けられる。この場合は、複数の第
２のトランジスタの各々のしきい値電圧と複数の第４の
トランジスタの各々のしきい値電圧とを調整することに
より、出力信号の立上がりおよび立下がり速度の両方を
調整することができる。
スタと異なる導電形式を有し、出力端子と第２の電源電
位のラインとの間に接続され、その入力電極が第１のト
ランジスタの入力電極に接続された第３のトランジスタ
と、第２のトランジスタと異なる導電形式を有するとと
もに互いに異なるしきい値電圧を有し、第１および第３
のトランジスタの入力電極と第１の電源電位のラインと
の間に並列接続され、内部信号が第２のレベルから第１
のレベルに変化したことに応じて導通し、第３のトラン
ジスタを導通状態または非導通状態にさせる複数の第４
のトランジスタとが設けられる。この場合は、複数の第
２のトランジスタの各々のしきい値電圧と複数の第４の
トランジスタの各々のしきい値電圧とを調整することに
より、出力信号の立上がりおよび立下がり速度の両方を
調整することができる。
【００６８】また好ましくは、さらに、第１のトランジ
スタと同じ導電形式を有し、出力端子と第２の電源電位
のラインとの間に接続された第３のトランジスタと、第
２のトランジスタと異なる導電形式を有するとともに互
いに異なるしきい値電圧を有し、第３のトランジスタの
入力電極と第２の電源電位のラインとの間に並列接続さ
れ、内部信号が第２のレベルから第１のレベルに変化し
たことに応じて導通し、第３のトランジスタを導通状態
または非導通状態にさせる複数の第４のトランジスタと
が設けられる。この場合にも、複数の第２のトランジス
タの各々のしきい値電圧と複数の第４のトランジスタの
各々のしきい値電圧とを調整することにより、出力信号
の立上がりおよび立下がり速度の両方を調整することが
できる。
スタと同じ導電形式を有し、出力端子と第２の電源電位
のラインとの間に接続された第３のトランジスタと、第
２のトランジスタと異なる導電形式を有するとともに互
いに異なるしきい値電圧を有し、第３のトランジスタの
入力電極と第２の電源電位のラインとの間に並列接続さ
れ、内部信号が第２のレベルから第１のレベルに変化し
たことに応じて導通し、第３のトランジスタを導通状態
または非導通状態にさせる複数の第４のトランジスタと
が設けられる。この場合にも、複数の第２のトランジス
タの各々のしきい値電圧と複数の第４のトランジスタの
各々のしきい値電圧とを調整することにより、出力信号
の立上がりおよび立下がり速度の両方を調整することが
できる。
【００６９】また好ましくは、複数の第４のトランジス
タは、互いに異なる基板不純物濃度を有する。この場合
は、各第４のトランジスタのしきい値電圧は基板不純物
濃度を調整することにより調整されている。
タは、互いに異なる基板不純物濃度を有する。この場合
は、各第４のトランジスタのしきい値電圧は基板不純物
濃度を調整することにより調整されている。
【００７０】また好ましくは、複数の第４のトランジス
タは、互いに異なる基板電位を受けている。この場合
は、複数の第４のトランジスタを同じ製造プロセスで製
造され、各第４のトランジスタのしきい値電圧は基板電
位を調整することにより調整されている。
タは、互いに異なる基板電位を受けている。この場合
は、複数の第４のトランジスタを同じ製造プロセスで製
造され、各第４のトランジスタのしきい値電圧は基板電
位を調整することにより調整されている。
【図１】 この発明の実施の形態１による送受信システ
ムの構成を示す回路ブロック図である。
ムの構成を示す回路ブロック図である。
【図２】 図１に示した前段インバータ４の動作を説明
するための図である。
するための図である。
【図３】 図１に示した後段インバータ５の動作を説明
するための図である。
するための図である。
【図４】 実施の形態１の変更例を示す回路図である。
【図５】 実施の形態１の他の変更例を示す回路図であ
る。
る。
【図６】 実施の形態１のさらに他の変更例を示す回路
図である。
図である。
【図７】 実施の形態１のさらに他の変更例を示す回路
図である。
図である。
【図８】 この発明の実施の形態２による送受信システ
ムの出力回路の構成を示す回路図である。
ムの出力回路の構成を示す回路図である。
【図９】 図８に示した基板電位を生成するための基板
電位発生回路の構成を示す回路図である。
電位発生回路の構成を示す回路図である。
【図１０】 従来の送受信システムの出力回路の構成を
示す回路図である。
示す回路図である。
１ 送信側半導体集積回路装置、２ 内部回路、３，１
０，１５，２０，２５，３０，５０ 出力回路、４，
５，１１，１６，１７，２１，２６，３１，３２，４２
〜４５，５１，５２ インバータ、Ｐ１，Ｐ１ａ，Ｐ１
ｂ，Ｐ２ ＰチャネルＭＯＳトランジスタ、Ｑ１，Ｑ１
ａ，Ｑ１ｂ，Ｑ２，Ｑ３，４８，４９ ＮチャネルＭＯ
Ｓトランジスタ、６，５３ 出力ピン、７，５４ 抵抗
素子、８受信側半導体集積回路装置、ＳＬ 信号伝達
線、１８，２２，２７ ドライバ、４０ クロック発生
回路、４６ チャージポンプ回路、４７ キャパシタ。
０，１５，２０，２５，３０，５０ 出力回路、４，
５，１１，１６，１７，２１，２６，３１，３２，４２
〜４５，５１，５２ インバータ、Ｐ１，Ｐ１ａ，Ｐ１
ｂ，Ｐ２ ＰチャネルＭＯＳトランジスタ、Ｑ１，Ｑ１
ａ，Ｑ１ｂ，Ｑ２，Ｑ３，４８，４９ ＮチャネルＭＯ
Ｓトランジスタ、６，５３ 出力ピン、７，５４ 抵抗
素子、８受信側半導体集積回路装置、ＳＬ 信号伝達
線、１８，２２，２７ ドライバ、４０ クロック発生
回路、４６ チャージポンプ回路、４７ キャパシタ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J055 AX22 AX37 AX61 BX17 CX26
DX22 EX07 EY01 EY10 EY21
EZ19 EZ28 EZ55 GX01 GX06
5J056 AA04 BB10 CC16 CC30 DD13
DD29 DD51 EE08 FF08 GG00
HH00 KK03
Claims (9)
- 【請求項１】 出力端子を介して内部信号を外部に出力
するための半導体装置の出力回路であって、 前記出力端子と第１の電源電位のラインとの間に接続さ
れた第１のトランジスタ、および互いに異なるしきい値
電圧を有し、前記第１のトランジスタの入力電極と第２
の電源電位のラインとの間に並列接続され、前記内部信
号が第１のレベルから第２のレベルに変化したことに応
じて導通し、前記第１のトランジスタを導通状態または
非導通状態にさせる複数の第２のトランジスタを備え
る、半導体装置の出力回路。 - 【請求項２】 前記複数の第２のトランジスタは、互い
に異なる基板不純物濃度を有する、請求項１に記載の半
導体装置の出力回路。 - 【請求項３】 前記複数の第２のトランジスタは、互い
に異なる基板電位を受けている、請求項１に記載の半導
体装置の出力回路。 - 【請求項４】 さらに、前記第２のトランジスタの導電
形式と異なる導電形式を有し、前記第１のトランジスタ
の入力電極と前記第１の電源電位のラインとの間に接続
され、前記内部信号が前記第２のレベルから前記第１の
レベルに変化したことに応じて導通し、前記第１のトラ
ンジスタを非導通状態または導通状態にさせる第３のト
ランジスタを備える、請求項１から請求項３のいずれか
に記載の半導体装置の出力回路。 - 【請求項５】 さらに、前記第１のトランジスタと異な
る導電形式を有し、前記出力端子と前記第２の電源電位
のラインとの間に接続され、その入力電極が前記第１の
トランジスタの入力電極に接続された第３のトランジス
タ、および前記第２のトランジスタの導電形式と異なる
導電形式を有し、前記第１および第３のトランジスタの
入力電極と前記第１の電源電位のラインとの間に接続さ
れ、前記内部信号が前記第２のレベルから前記第１のレ
ベルに変化したことに応じて導通し、前記第３のトラン
ジスタを導通状態または非導通状態にさせる第４のトラ
ンジスタを備える、請求項１から請求項３のいずれかに
記載の半導体装置の出力回路。 - 【請求項６】 さらに、前記第１のトランジスタと異な
る導電形式を有し、前記出力端子と前記第２の電源電位
のラインとの間に接続され、その入力電極が前記第１の
トランジスタの入力電極に接続された第３のトランジス
タ、および前記第２のトランジスタと異なる導電形式を
有するとともに互いに異なるしきい値電圧を有し、前記
第１および第３のトランジスタの入力電極と前記第１の
電源電位のラインとの間に並列接続され、前記内部信号
が前記第２のレベルから前記第１のレベルに変化したこ
とに応じて導通し、前記第３のトランジスタを導通状態
または非導通状態にさせる複数の第４のトランジスタを
備える、請求項１から請求項３のいずれかに記載の半導
体装置の出力回路。 - 【請求項７】 さらに、前記第１のトランジスタと同じ
導電形式を有し、前記出力端子と前記第２の電源電位の
ラインとの間に接続された第３のトランジスタ、および
前記第２のトランジスタと異なる導電形式を有するとと
もに互いに異なるしきい値電圧を有し、前記第３のトラ
ンジスタの入力電極と前記第１の電源電位のラインとの
間に並列接続され、前記内部信号が前記第２のレベルか
ら前記第１のレベルに変化したことに応じて導通し、前
記第３のトランジスタを導通状態または非導通状態にさ
せる複数の第４のトランジスタを備える、請求項１から
請求項３のいずれかに記載の半導体装置の出力回路。 - 【請求項８】 前記複数の第４のトランジスタは、互い
に異なる基板不純物濃度を有する、請求項６または請求
項７に記載の半導体装置の出力回路。 - 【請求項９】 前記複数の第４のトランジスタは、互い
に異なる基板電位を受けている、請求項６または請求項
７に記載の半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253793A JP2003069414A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253793A JP2003069414A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069414A true JP2003069414A (ja) | 2003-03-07 |
Family
ID=19082059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253793A Withdrawn JP2003069414A (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742822B2 (en) | 2012-08-16 | 2014-06-03 | Kabushiki Kaisha Toshiba | Level shift circuit |
| US8789926B2 (en) | 2011-07-07 | 2014-07-29 | Canon Kabushiki Kaisha | Driving circuit, liquid discharge substrate, and inkjet printhead |
-
2001
- 2001-08-24 JP JP2001253793A patent/JP2003069414A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8789926B2 (en) | 2011-07-07 | 2014-07-29 | Canon Kabushiki Kaisha | Driving circuit, liquid discharge substrate, and inkjet printhead |
| US8742822B2 (en) | 2012-08-16 | 2014-06-03 | Kabushiki Kaisha Toshiba | Level shift circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |