JPH09172368A

JPH09172368A - 半導体出力回路

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Publication number: JPH09172368A
Application number: JP7348786A
Authority: JP
Inventors: Yusuke Otomo; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-12-19
Filing date: 1995-12-19
Publication date: 1997-06-30
Anticipated expiration: 2015-12-19
Also published as: JP3240042B2

Abstract

(57)【要約】【課題】回路を構成する素子に耐圧以上の電圧が印加
することなく、内部回路に使用する電源電圧よりも高い
電位の信号を出力可能であり、低消費電力かつ高速な半
導体出力回路を提供することを目的とするものである。【解決手段】内部回路を低電位電源で駆動し、その内
部回路の出力信号を、外部回路を駆動する高電位電源の
電位に変換して出力する半導体出力回路において、ソー
スが高電位電源に接続されている第１のｐチャネルＭＯ
Ｓトランジスタとドレインが出力端子に接続されている
第２のｐチャネルＭＯＳトランジスタとで構成される直
列接続回路と、中間電位をクランプするクランプ回路
と、高電位電源とクランプ電位との間で動作するラッチ
回路と、クランプ電位と接地電位との間で動作するラッ
チ反転回路とを有し、上記ラッチ回路の出力端子が第１
のｐチャネルＭＯＳトランジスタのゲートに接続されて
いるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて使用する半導体出力回路に関し、特に、回路を構
成する素子に、その素子耐圧以上の電圧を印加せずに、
内部回路に使用する電源電圧よりも高い電位の信号を出
力する半導体出力回路に関する。

【０００２】

【従来の技術】ＭＯＳＬＳＩの高集積化によって、ＭＯ
Ｓトランジスタが微細化し、素子耐圧が低下し、一方、
ＬＳＩの消費電力は、電源電圧の２乗に比例して低減さ
せることができる。したがって、電源電圧を低下させる
ことによって、高集積かつ低消費電力な高性能ＬＳＩが
実現される。

【０００３】チャネル長が０．３５μｍを下回るディー
プサブミクロン領域では、その素子耐圧が２．５Ｖ以下
になり、この素子耐圧によって電源電圧の値が決定され
る。ところが、ＭＯＳＬＳＩの電源電圧を２Ｖにしたと
しても、そのＬＳＩが置かれたシステム環境では電源電
圧が３．３Ｖである従来のＬＳＩと共存させる必要があ
り、したがって、電源電圧が２．５Ｖ以下であるＬＳＩ
を、電源電圧が３．３ＶであるＬＳＩとインタフェース
をとる必要がある。

【０００４】３．３Ｖの電源電圧に対するインタフェー
スとして、ＬＶＴＴＬ、ＬＶＣＭＯＳという規格が形成
され、ＬＶＴＴＬ、ＬＶＣＭＯＳの規格における出力バ
ッファ回路のハイレベル電圧ＶＯＨは、それぞれＶＯＨ
≧２．４Ｖ、ＶＯＨ≧３．２Ｖである。

【０００５】ところで、デバイスの耐圧については、Ｍ
ＯＳトランジスタのドレイン耐圧と、ゲート耐圧との２
つが問題になる。ＭＯＳトランジスタのドレイン耐圧
は、ＭＯＳトランジスタのドレイン−ソース間の耐圧で
あり、この耐圧を越える電圧がドレイン−ソース間に印
加されると、ホットキャリアによるデバイス性能劣化に
つながる。また、ゲート耐圧は、ゲート−ソース間また
はゲート−ドレイン間の耐圧であり、この耐圧を越えた
電圧がゲート−ソース間またはゲート−ドレイン間に印
加されると、ＴＤＤＢ（time-dependent dielectric br
eakdown ）によるゲート酸化膜厚破壊につながる。

【０００６】これらの素子耐圧を考慮して、電源電圧と
して３．３Ｖを下回るたとえば２Ｖのみを使用すると、
出力バッファ回路の出力電圧の最大値が２Ｖに抑えられ
るために、ＬＶＴＴＬ、ＬＶＣＭＯＳのハイレベル電圧
ＶＯＨの規格を満たすことができない。

【０００７】したがって、ＬＶＴＴＬ、ＬＶＣＭＯＳと
インタフェース互換にするためには、ＭＯＳＦＥＴ出力
バッファ回路に３．３Ｖを印加し、この電源電圧から出
力バッファ回路のハイレベル電圧を発生させる必要があ
る。すなわち、２Ｖと３．３Ｖとの２重電源を設ける必
要がある。

【０００８】図６は、２重電源を使用した従来の半導体
出力回路の例を示す図である。

【０００９】この図６に示す回路の出典は、IEEE 1991
CICC Digest of Technical Paperspp.14.4.4 である。
ここで、ＶＤＤＯは３．３Ｖ（出典では５Ｖ）、ＶＤＤ
は２Ｖ（出典では３．３Ｖ）の電源を示し、ＧＮＤ記号
およびＧＮＤＯの電位は０Ｖである。上記従来の半導体
出力回路は、ハイレベルが２Ｖ（出典では３．３Ｖ）、
ローレベルが０Ｖの信号を出力し、ハイレベルが３．３
Ｖ（出典では５Ｖ）、ローレベルが０Ｖの信号を出力す
る。入力がハイレベル（２Ｖ）のときは、ｎチャネルＭ
ＯＳトランジスタ（以下、「ＮＭＯＳ」という）１１１
がオンになり、抵抗Ｒ１、Ｒ２、Ｒ３とＮＭＯＳ１１１
のオン抵抗とによってＶＤＤＯが分割され、抵抗Ｒ１と
Ｒ２との接続点に中間電位Ｖｇｐ１が生成される。この
中間電位Ｖｇｐ１をｐチャネルＭＯＳトランジスタ（以
下、「ＰＭＯＳ」という）１１のゲートに与え、ＰＭＯ
Ｓ１１がオン状態になる。ＰＭＯＳ１２のゲート電位Ｖ
ｇ１２はＶＤＤに固定されており、ＰＭＯＳ１２は常時
オン状態であるので、３．３Ｖのハイレベルを出力す
る。

【００１０】次に、上記従来例において、中間電位Ｖｇ
１１を生成し、かつＰＭＯＳ１２をＶＤＤに固定する理
由について説明する。

【００１１】上記のように、素子耐圧Ｖｂは高電位電源
電圧（３．３Ｖ）よりも低いので、従来の出力回路の出
力段は、ＰＭＯＳ１１とＰＭＯＳ１２とを縦積みにし、
ゲート−ソース、ゲート−ドレインに印加される電圧を
分圧し、素子に印加される電圧を素子耐圧Ｖｂ以下にし
ている。この条件は、出力電位が０Ｖであるときにおけ
る次の関係で示される。・ＰＭＯＳ１２のゲート−ドレイン間電圧：Ｖｇ１２≦Ｖｂ・ＰＭＯＳ１１のドレイン−ソース間電圧：ＶＤＤＯ−Ｖｇ１２≦Ｖｂ・ＰＭＯＳ１１のゲート−ソース間電圧：ＶＤＤＯ−Ｖｇ１１≦Ｖｂそして、これらの関係は次の条件にまとめることができ
る。・ＶＤＤＯ−Ｖｂ≦Ｖｇ１２≦Ｖｂ…（ａ）・ＶＤＤＯ−Ｖｂ≦Ｖｇ１１…（ｂ）よって、素子耐圧を考慮し、ＰＭＯＳ１２をオン状態に
するためには、ゲートに、上記（ａ）式で示される中間
電位を与える必要があり、ＰＭＯＳ１１をオン状態にす
るためには、上記（ｂ）式を満たしかつ、ＶＤＤＯの電
位未満の中間電位をゲートに与える必要がある。そし
て、ＰＭＯＳ１１とＰＭＯＳ１２との駆動力を最も高
め、出力回路の立ち上がり時間を高速化するためには、
（ａ）、（ｂ）式で与えられる最も低い電位ＶＤＤＯ−
Ｖｂを、Ｖｇ１１、Ｖｇ１２に供給することが必要であ
る。

【００１２】

【発明が解決しようとする課題】上記のように、従来の
半導体出力回路では、素子耐圧を確保するためにゲート
に中間電位を与え、抵抗Ｒ１、Ｒ２、Ｒ３、ＮＭＯＳ１
１１のバスで電圧を分圧することによって、ＰＭＯＳ１
１のゲートに与える中間電位を生成している。

【００１３】このために、出力回路がハイレベルを出力
しているときに、中間電位を発生する回路に定常電流が
流れ、消費電力が増大するという問題がある。また、Ｐ
ＭＯＳ１２のゲートを、ＶＤＤＯ−Ｖｂの電位よりも高
いＶＤＤの電位に固定しており、ＶＤＤＯとＶＤＤとの
電位の設定によっては立ち上がり遅延が増大するという
問題がある。

【００１４】本発明は、回路を構成する素子に耐圧以上
の電圧が印加することなく、内部回路に使用する電源電
圧よりも高い電位の信号を出力可能であり、低消費電力
かつ高速な半導体出力回路を提供することを目的とする
ものである。

【００１５】

【課題を解決するための手段】本発明は、内部回路を低
電位電源で駆動し、その内部回路の出力信号を、外部回
路を駆動する高電位電源の電位に変換して出力する半導
体出力回路において、ソースが高電位電源に接続されて
いる第１のｐチャネルＭＯＳトランジスタとドレインが
出力端子に接続されている第２のｐチャネルＭＯＳトラ
ンジスタとで構成される直列接続回路と、出力電位（所
定の中間電位）をクランプするクランプ回路と、上記高
電位電源とクランプ電位との間で動作するラッチ回路
と、上記クランプ電位と接地電位との間で動作するラッ
チ反転回路とを有し、上記ラッチ回路の出力端子が上記
第１のｐチャネルＭＯＳトランジスタのゲートに接続さ
れているものである。

【００１６】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である半導体出力回路ＳＯＣ１を示す回路図
である。

【００１７】半導体出力回路ＳＯＣ１は、ドライバ回路
ＤＲ１と、インバータ回路ＩＮＶ１と、中間電位発生回
路９０と、第１のｐチャネルＭＯＳトランジスタ（以
下、「ＰＭＯＳ」という）１１と、第２のＰＭＯＳ１２
と、ｎチャネルＭＯＳトランジスタ（以下、「ＮＭＯ
Ｓ」という）２１、２２とで構成されている。

【００１８】半導体出力回路ＳＯＣ１は、ＰＭＯＳ１１
のゲート入力を与える中間電位発生回路９０を、ラッチ
回路で形成した点に特徴があり、これによって定常電流
を遮断することができ、消費電力が低くなる。

【００１９】中間電位発生回路９０は、ラッチ回路７０
と、クランプ回路７１と、ラッチ反転回路７２とで構成
されている。ここで、ＶＤＤＯは、高電位電源（たとえ
ば３．３Ｖ電源）であり、ＶＤＤは、内部回路の電源と
同一の電位を持つ低電位電源（たとえば１．０Ｖ）であ
り、ＧＮＤＯと接地記号とは、接地（０Ｖ）を示す。素
子耐圧は２．３Ｖ以上あるとする。

【００２０】半導体出力回路ＳＯＣ１において、ドライ
バ回路ＤＲ１の入力端子は半導体出力回路ＳＯＣ１の入
力端子であり、ドライバ回路ＤＲ１の出力端子はインバ
ータ回路ＩＮＶ１の入力端子とラッチ反転回路７２内の
ＮＭＯＳ６３のゲートとに接続されている。インバータ
回路ＩＮＶ１の出力端子はＮＭＯＳ２１のゲートとラッ
チ反転回路７２内のＮＭＯＳ６４のゲートとに接続され
ている。

【００２１】出力段において、第１のＰＭＯＳ１１は、
そのソースがＶＤＤＯに接続され、そのゲートが第１の
中間電位発生回路９０の出力端子に接続され、そのドレ
インがＰＭＯＳ１２のソースに接続されている。第２の
ＰＭＯＳ１２は、そのゲートがＶＤＤに接続され、その
ドレインが半導体出力回路ＳＯＣ１の出力端子に接続さ
れている。ＮＭＯＳ２２は、そのドレインが半導体出力
回路ＳＯＣ１の出力端子に接続され、そのゲートが電源
ＶＤＤに接続され、そのソースがＮＭＯＳ２１のドレイ
ンに接続されている。ＮＭＯＳ２１のソースはＧＮＤＯ
に接続されている。

【００２２】ラッチ回路７０は、第３のＰＭＯＳ５１と
第４のＰＭＯＳ５２とで構成され、ＰＭＯＳ５１と５２
との両ソースが共通にＶＤＤＯに接続され、互いにゲー
トとドレインとをクロスカップルすることによってラッ
チ回路が形成されている。

【００２３】クランプ回路７１は、第５のＰＭＯＳ５３
と第６のＰＭＯＳ５４と第１のＮＭＯＳ６１と第２のＮ
ＭＯＳ６２とで構成され、ＰＭＯＳ５３のソースがＰＭ
ＯＳ５１のドレインに接続され、ＰＭＯＳ５４のソース
がＰＭＯＳ５２のドレインに接続され、ＰＭＯＳ５３、
５４、ＮＭＯＳ６１、６２の各ゲートは共通にＶＤＤに
接続され、ＰＭＯＳ５３のドレインがＮＭＯＳ６１のド
レインに接続され、ＰＭＯＳ５４のドレインがＮＭＯＳ
６２のドレインに接続されている。

【００２４】ラッチ反転回路７２は、第３のＮＭＯＳ６
３と第４のＮＭＯＳ６４とで構成され、ＮＭＯＳ６３の
ドレインがＮＭＯＳ６１のソースに接続され、ＮＭＯＳ
６４のドレインがＮＭＯＳ６２のソースに接続されてい
る。

【００２５】つまり、半導体出力回路ＳＯＣ１は、内部
回路を低電位電源で駆動し、その内部回路の出力信号
を、外部回路を駆動する高電位電源の電位に変換して出
力する半導体出力回路において、ソースが高電位電源に
接続されている第１のＰＭＯＳ１１と、ドレインが出力
端子に接続されている第２のＰＭＯＳ１２とで構成され
る直列接続回路と、出力電位をクランプするクランプ回
路と、上記高電位電源とクランプ電位との間で動作する
ラッチ回路と、上記クランプ電位と接地電位との間で動
作するラッチ反転回路とを有し、上記ラッチ回路の出力
端子が上記第１のＰＭＯＳ１１のゲートに接続されてい
る半導体出力回路である。

【００２６】また、上記実施例において、ラッチ回路７
０は、ソースがともに高電位電源に接続され、互いにゲ
ートが他のドレインに接続されている第３、第４のＰＭ
ＯＳ５１、５２で構成され、第３のＰＭＯＳ５１のドレ
インが第１のＰＭＯＳ１１のゲートに接続されている回
路である。クランプ回路７１は、互いにドレインが接続
されている第５のＰＭＯＳ５３と第１のＮＭＯＳ６１と
の直列接続回路と、互いにドレインが接続されている第
６のＰＭＯＳ５４と第２のＮＭＯＳ６２との直列接続回
路とで構成され、第５のＰＭＯＳ５３のソースが第３の
ＰＭＯＳ５１のドレインに接続され、第６のＰＭＯＳ５
４のソースが第４のＰＭＯＳ５２のドレインに接続さ
れ、第５、第６のＰＭＯＳ５３、５４のゲートには共通
に第１のクランプ電位が印加され、第１、第２のＮＭＯ
Ｓ６１、６２のゲートには共通に第２のクランプ電位が
印加されている回路である。ラッチ反転回路７２は、互
いにソースが接地されている第３、第４のＮＭＯＳ６
３、６４で構成され、第３、第４のＮＭＯＳ６３、６４
のドレインは、それぞれ、第１、第２のＮＭＯＳ６１、
６２のソースに接続され、第３のＮＭＯＳ６３のゲート
には入力信号が印加され、第４のＮＭＯＳ６４のゲート
には入力信号の反転信号が印加される回路である。

【００２７】なお、半導体出力回路ＳＯＣ１において
は、第５、第６のＰＭＯＳ５３、５４のゲートに印加さ
れている第１のクランプ電位と、第１、第２のＮＭＯＳ
６１、６２のゲートに印加されている第２のクランプ電
位とが同じであり、つまり、クランプ回路に印加される
第１、第２のクランプ電位として、低電位電源の電位が
共通に印加されているが、第１のクランプ電位と第２の
クランプ電位とを異ならせるようにしてもよい。

【００２８】次に、半導体出力回路ＳＯＣ１の動作につ
いて説明する。

【００２９】図２は、半導体出力回路ＳＯＣ１の動作を
示すタイムチャートである。

【００３０】まず、入力信号が０Ｖである場合について
説明する。この場合、ＮＭＯＳ２１のゲートにＶＤＤの
電位が印加され、ＮＭＯＳ２１はオン状態になる。ＮＭ
ＯＳ２２のゲートは、ＶＤＤに固定され、オン状態にあ
るので、半導体出力回路ＳＯＣ１の出力端子は０Ｖにな
る。このときに、ドライバ回路ＤＲ１の出力信号Ｖｉｎ
（０Ｖ）とインバータ回路ＩＮＶ１の出力信号Ｖｉｎｂ
（ＶＤＤの電位）とが中間電位発生回路９０に入力さ
れ、ＮＭＯＳ６４がオンし、ＰＭＯＳ５１のゲートはロ
ーに引かれる。このために、ＰＭＯＳ５１がオン状態に
なり、中間電位発生回路９０の出力電圧Ｖｇ１１はＶＤ
ＤＯの電位に固定され、したがって、ＰＭＯＳ１１はオ
フ状態になり、半導体出力回路ＳＯＣ１の出力信号Ｖｏ
ｕｔは０Ｖになる。

【００３１】ここで、中間電位発生回路９０には、１素
子の耐圧Ｖｂ（＞ＶＤＤ）よりも高い電圧ＶＤＤＯが印
加されている。しかし、クランプ回路７１によって、Ｐ
ＭＯＳ５２のドレイン電位はＶＤＤまでしか降下しな
い。また、クランプ回路７１によって、ＮＭＯＳ６３の
ドレイン電位はＶＤＤまでしか上昇しない。したがっ
て、ラッチ回路７０を構成するＰＭＯＳには、ＶＤＤＯ
−ＶＤＤの電圧しか印加されず、ＶＤＤＯ−ＶＤＤ≦Ｖ
ｂという一般的な条件のもとで、素子耐圧を確保するこ
とができる。

【００３２】また、クランプ回路７１のＰＭＯＳ５３の
ドレインは、ＶＤＤＯの電位であり、このときにＮＭＯ
Ｓ６３のドレイン電位Ｖｄ６３がＶＤＤであり、ＰＭＯ
Ｓ５４のドレインはＶＤＤの電位であり、このときにＮ
ＭＯＳ６４のドレイン電位が０Ｖであるので、クランプ
回路７１の素子にかかる電圧もＶＤＤＯ−ＶＤＤまたは
ＶＤＤを抑えることができる。また、ラッチ反転回路７
２もＶＤＤと０Ｖとの電圧内で動作するので、素子に印
加される電圧は素子耐圧未満である。

【００３３】次に、入力信号がＶＤＤの電位である場合
について説明する。この場合、ＮＭＯＳ２１のゲートに
０Ｖが印加され、ＮＭＯＳ２１はオフ状態になる。半導
体出力回路ＳＯＣ１の出力信号は、ＶＤＤＯの電位にな
る。このときに、ドライバ回路ＤＲ１の出力信号Ｖｉｎ
（ＶＤＤの電位）と、インバータ回路ＩＮＶ１の出力信
号Ｖｉｎｂ（０Ｖ）とが中間電位発生回路９０に入力さ
れ、ＮＭＯＳ６３がオンになり、ＰＭＯＳ５２のゲート
はローに引かれる。

【００３４】このために、ＰＭＯＳ５２がオン状態にな
り、中間電位発生回路９０の出力信号Ｖｇ１１は、ＶＤ
Ｄの電位に固定される。したがって、ＰＭＯＳ１１はオ
ン状態になる。ＰＭＯＳ１２のゲートは、ＶＤＤに固定
され、オン状態であるので、半導体出力回路ＳＯＣ１の
出力端子ＶｏｕｔはＶＤＤＯの電位になる。

【００３５】ここで、中間電位発生回路９０には、１素
子の耐圧Ｖｂ（＞ＶＤＤ）よりも高い電圧ＶＤＤＯが印
加されている。しかし、クランプ回路７１によって、Ｐ
ＭＯＳ５１のドレインの電位はＶＤＤまでしか降下せ
ず、また、ＮＭＯＳ６４のドレイン電位はＶＤＤまでし
か上昇しない。したがって、ラッチ回路７０を構成する
ＰＭＯＳには、ＶＤＤＯ−ＶＤＤの電圧しか印加され
ず、ＶＤＤＯ−ＶＤＤ≦Ｖｂという一般的な条件のもと
で、素子耐圧を確保することができる。クランプ回路７
１のＰＭＯＳ５４のドレインは、ＶＤＤＯの電位であ
り、このときに、ＭＯＳ６４のドレイン電位がＶＤＤで
あり、ＰＭＯＳ５３のドレインはＶＤＤの電位であり、
このときに、ＮＭＯＳ６３のドレイン電位Ｖｄ６３が０
Ｖであるので、クランプ回路７１の素子にかかる電圧も
ＶＤＤＯ−ＶＤＤまたはＶＤＤに抑えることができる。
また、ラッチ反転回路７２も、ＶＤＤと０Ｖとの電圧内
で動作する。

【００３６】ＰＭＯＳ１１と１２との各ゲートにかかる
電位Ｖｇ１１、Ｖｇ１２は、それぞれＶＤＤと、ＶＤＤ
Ｏ〜ＶＤＤの電位であり、従来例で記述した式（ａ）、
（ｂ）の条件を満たしているので、出力段の素子耐圧も
確保している。

【００３７】ところで、上記実施例において、中間電位
発生回路９０では、ＮＭＯＳ６３がオンであるときに、
ＰＭＯＳ５１がオフし、一方、ＮＭＯＳ６３がオフであ
るときに、ＰＭＯＳ５１がオンするので、また、ＮＭＯ
Ｓ６４とＰＭＯＳ５２についても上記と同様の動作をす
るので、中間電位発生回路９０には定常電流が流れず、
消費電力が少なくなる。

【００３８】また、半導体出力回路ＳＯＣ１において
は、上記のように高電位電源ＶＤＤＯの電位と比較して
低電位電源ＶＤＤの電位がある程度低い場合にドライブ
能力が高くなる。

【００３９】図３は、本発明の第２の実施例である半導
体出力回路ＳＯＣ２を示す回路図である。

【００４０】この半導体出力回路ＳＯＣ２は、中間電位
発生回路８０、９０ａが、それぞれ、ＰＭＯＳ１２、Ｐ
ＭＯＳ１１のゲート入力としてＶＤＤ以下の電圧を与え
ることによって、また、中間電位発生回路８０における
ダイオードによって、定常電流を削減した点が従来例と
は異なる。また、半導体出力回路ＳＯＣ２は、ＶＤＤＯ
とＶＤＤとの電位が互いに近い値をとる点、第２の中間
電位発生回路８０を用いてＰＭＯＳ１２のゲートに電位
を与える点が半導体出力回路ＳＯＣ１とは異なる。

【００４１】半導体出力回路ＳＯＣ２は、ドライバ回路
ＤＲ１と、インバータ回路ＩＮＶ１と、第１の中間電位
発生回路９０ａと、第２の中間電位発生回路８０と、Ｐ
ＭＯＳ１１、１２と、ＮＭＯＳ２１、２２とで構成され
ている。

【００４２】第１の中間電位発生回路９０ａは、ラッチ
回路７０と、クランプ回路７１ａと、ラッチ反転回路７
２とで構成されている。ここで、ＶＤＤＯは、高電位電
源（たとえば３．３Ｖ電源）であり、ＶＤＤは、内部回
路の電源と同一の電位を持つ低電位電源（たとえば２．
０Ｖ）である。

【００４３】半導体出力回路ＳＯＣ２において、ドライ
バ回路ＤＲ１の入力端子は、半導体出力回路ＳＯＣ２の
入力端子に接続され、ドライバ回路ＤＲ１の出力端子
は、インバータ回路ＩＮＶ１の入力端子に接続され、ラ
ッチ反転回路７２内のＮＭＯＳ６３のゲートと、第２の
中間電位発生回路８０のＮＭＯＳ４４のゲートと、ＰＭ
ＯＳ３１のゲートとに接続されている。インバータ回路
ＩＮＶ１の出力端子は、ＮＭＯＳ２１のゲートと、ラッ
チ反転回路７２内のＮＭＯＳ６４のゲートとに接続され
ている。

【００４４】出力段において、ＰＭＯＳ１１は、そのソ
ースがＶＤＤＯに接続され、そのゲートが第１の中間電
位発生回路９０ａの出力端子に接続され、そのドレイン
がＰＭＯＳ１２のソースに接続されている。

【００４５】ＰＭＯＳ１２は、そのゲートが第２の中間
電位発生回路８０の出力端子に接続され、そのドレイン
が半導体出力回路ＳＯＣ２の出力端子に接続されてい
る。ＮＭＯＳ２２は、そのドレインが半導体出力回路Ｓ
ＯＣ２の出力端子に接続され、そのゲートが電源ＶＤＤ
に接続され、そのソースがＮＭＯＳ２１のドレインに接
続されている。ＮＭＯＳ２１のソースはＧＮＤＯに接続
されている。

【００４６】第１の中間電位発生回路９０ａにおけるラ
ッチ回路７０は、ＰＭＯＳ５１と５２とのソースが共通
にＶＤＤＯに接続され、互いにゲートとドレインとがク
ロスカップルしてラッチ回路が形成されている。

【００４７】クランプ回路７１ａは、ＰＭＯＳ５３、５
４とＮＭＯＳ６１、６２とで構成され、ＰＭＯＳ５３の
ソースがＰＭＯＳ５１のドレインに接続され、ＰＭＯＳ
５４のソースがＰＭＯＳ５２のドレインに接続され、Ｐ
ＭＯＳ５３、５４、ＮＭＯＳ６１、６２の各ゲートは、
共通に第２の中間電位発生回路８０の出力端子に接続さ
れ、ＰＭＯＳ５３のドレインがＮＭＯＳ６１のドレイン
に接続され、ＰＭＯＳ５４のドレインがＮＭＯＳ６２の
ドレインに接続されている。ＮＭＯＳ６１のソースがラ
ッチ反転回路７２内のＮＭＯＳ６３のドレインに接続さ
れ、ＮＭＯＳ６２のソースがＮＭＯＳ６４のドレインに
接続されている。

【００４８】第２の中間電位発生回路８０は、ＰＭＯＳ
３１と、ＮＭＯＳ４１、４２、４３、４４とで構成さ
れ、ＮＭＯＳ４１は、そのソースがＶＤＤＯに接続さ
れ、そのゲートがＶＤＤに接続され、そのドレインが第
２の中間電位発生回路８０の出力端子に接続されてい
る。ＰＭＯＳ３１は、そのソースがＶＤＤに接続され、
そのゲートが第２の中間電位発生回路８０の入力端子に
接続され、そのドレインが第２の中間電位発生回路８０
の出力端子に接続されている。ＮＭＯＳ４２は、そのド
レインとゲートとが第２の中間電位発生回路８０の出力
端子に接続され、そのソースがＮＭＯＳ４３のドレイン
とゲートとに接続されている。ＮＭＯＳ４３のソースが
ＮＭＯＳ４４のドレインに接続され、ＮＭＯＳ４４のゲ
ートが第２の中間電位発生回路８０の入力端子に接続さ
れ、ＮＭＯＳ４４のソースがＧＮＤに接続されている。

【００４９】次に、本発明の第２の実施例である半導体
出力回路ＳＯＣ２の動作について説明する。

【００５０】図４は、半導体出力回路ＳＯＣ２の動作を
示すタイムチャートである。

【００５１】まず、入力が０Ｖである場合について説明
する。この場合、ＮＭＯＳ２１のゲートにＶＤＤの電位
が印加され、ＮＭＯＳ２１はオン状態になり、ＮＭＯＳ
２２のゲートはＶＤＤに固定され、オン状態であるの
で、半導体出力回路ＳＯＣ２の出力端子は０Ｖになる。
このときに、ドライバ回路ＤＲ１の出力信号Ｖｉｎ（０
Ｖ）とインバータ回路ＩＮＶ１の出力信号Ｖｉｎｂ（Ｖ
ＤＤの電位）とが中間電位発生回路９０ａに入力され、
ＮＭＯＳ６４がオンになり、ＰＭＯＳ５１のゲートはロ
ーに引かれる。このために、ＰＭＯＳ５１はオン状態に
なり、第１の中間電位発生回路９０ａの出力信号Ｖｇ１
１はＶＤＤＯの電位に固定される。したがって、ＰＭＯ
Ｓ１１がオフ状態になり、半導体出力回路ＳＯＣ２の出
力端子Ｖｏｕｔが０Ｖになる。一方、第２の中間電位発
生回路８０には０ＶのＶｉｎが入力され、ＮＭＯＳ４４
はオフ状態になり、ＰＭＯＳ３１がオン状態になるの
で、第２の中間電位発生回路８０の出力端子がＶＤＤの
電位になる。

【００５２】ここで、ＮＭＯＳ４１は、そのゲートとド
レインとがともにＶＤＤであり、素子耐圧Ｖｂ（＞ＶＤ
Ｄ）を越える電圧が印加されることがなく、また、定常
電流も流れない。第１の中間電位発生回路９０ａには、
素子耐圧（ほぼＶＤＤの電位）よりも高い電圧ＶＤＤＯ
が印加されている。

【００５３】しかし、クランプ回路７１ａによって、Ｐ
ＭＯＳ５２のドレイン電位は第２の中間電位発生回路８
０の出力端子電位であるＶＤＤまでしか降下せず、ま
た、クランプ回路７１ａによって、ＮＭＯＳ６３のドレ
イン電位は、第２の中間電位発生回路８０の出力端子電
位であるＶＤＤまでしか上昇しない。したがって、ラッ
チ回路７１ａを構成するＰＭＯＳには、ＶＤＤＯ−ＶＤ
Ｄの電圧しか印加されないので、ＶＤＤＯ−ＶＤＤ≦Ｖ
ｂという一般的な条件のもとで、素子耐圧を確保するこ
とができる。

【００５４】クランプ回路７１ａのＰＭＯＳ５３のドレ
インはＶＤＤＯの電位であり、このときＮＭＯＳ６３の
ドレイン電位がＶＤＤであり、ＰＭＯＳ５４のドレイン
はＶＤＤの電位であり、このときに、ＮＭＯＳ６４のド
レイン電位が０Ｖであるので、クランプ回路７１ａの素
子に印加される電圧も、ＶＤＤＯ−ＶＤＤまたはＶＤＤ
を抑えることができる。また、ラッチ反転回路７２も、
ＶＤＤと０Ｖの電圧内で動作する。

【００５５】次に、半導体出力回路ＳＯＣ２において、
入力がＶＤＤである場合について説明する。この場合、
ＮＭＯＳ２１のゲートに０Ｖが印加され、ＮＭＯＳ２１
がオフ状態になる。半導体出力回路ＳＯＣ２の出力端子
がＶＤＤＯの電位になり、このときに、ドライバ回路Ｄ
Ｒ１の出力信号Ｖｉｎ（ＶＤＤの電位）とインバータ回
路ＩＮＶ１の出力信号Ｖｉｎｂ（０Ｖ）とが第１の中間
電位発生回路９０ａに入力され、ＮＭＯＳ６３がオンに
なり、ＰＭＯＳ５２のゲートがローに引かれる。このた
めに、ＰＭＯＳ５２がオン状態になり、第１の中間電位
発生回路９０ａの出力信号Ｖｇ１１が第２の中間電位発
生回路８０の出力端子電位Ｖｇ１２Ｌに固定される。

【００５６】第２の中間電位発生回路８０の出力端子電
位Ｖｇ１２Ｌは、ＶＤＤＯ、ＶＤＤの電位よりも低く設
定されているので、ＰＭＯＳ１１が強いオン状態にな
り、ＰＭＯＳ１２のゲートには、第２の中間電位発生回
路８０の出力端子電位Ｖｇ１２Ｌが直接入力し、ＰＭＯ
Ｓ１２も強いオン状態になり、半導体出力回路ＳＯＣ２
の出力端子ＶｏｕｔがＶＤＤＯの電位になる。

【００５７】第１の実施例である半導体出力回路ＳＯＣ
１では、ＶＤＤの電位がＶＤＤＯの電位に近いと、ＰＭ
ＯＳ１１、１２のオン抵抗が高くなり、立ち上がり遅延
が増加するが、第２の実施例である半導体出力回路ＳＯ
Ｃ２では、Ｖｇ１２Ｌの電位設定によって、立ち上がり
が迅速になり、立ち上がり時間が短くなる。

【００５８】次に、半導体出力回路ＳＯＣ２において、
第２の中間電位発生回路８０が電位Ｖｇ１２Ｌを出力す
る動作について説明する。

【００５９】第２の中間電位発生回路８０にＶＤＤの電
位が入力され、ＰＭＯＳ３１はオフし、ＮＭＯＳ４４は
オンし、ＮＭＯＳ４２、４３に微少電流が流れると、ダ
イオードの順方向電圧Ｖｄの２倍の電位（約１．６Ｖ）
が電位Ｖｇ１２Ｌとして出力される。ここで、ＶＤＤＯ
の電位を３．３Ｖ、ＶＤＤの電位を２．０Ｖとすると、
Ｖｇ１２ＬはＶＤＤＯ、ＶＤＤの電位よりも低く設定さ
れ、ＶＤＤＯ−Ｖｇ１２Ｌが素子耐圧Ｖｄよりも大きく
ならない範囲で、この設定電位Ｖｇ１２Ｌが設定されて
いれば、ＮＭＯＳ４１に印加される電圧は素子耐圧Ｖｄ
以下である。

【００６０】中間電位発生回路９０ａには、素子耐圧
（およそＶＤＤの電位）よりも高い電圧ＶＤＤＯが印加
されている。しかし、クランプ回路７１ａによってＰＭ
ＯＳ５１のドレインの電位は、Ｖｇ１２Ｌまでしか降下
せず、また、クランプ回路７１ａによってＮＭＯＳ６４
のドレイン電位はＶｇ１２Ｌまでしか上昇しない。した
がって、ラッチ回路７０を構成するＰＭＯＳには、ＶＤ
ＤＯ−Ｖｇ１２Ｌの電圧しか印加されず、ＶＤＤＯ−Ｖ
ｇ１２Ｌ≦Ｖｂという条件のもとで、素子耐圧を確保す
ることができる。

【００６１】クランプ回路７１ａのＰＭＯＳ５４のドレ
インはＶＤＤＯの電位であり、このときに、ＮＭＯＳ６
４のドレイン電位がＶｇ１２Ｌであり、ＰＭＯＳ５３の
ドレインはＶｇ１２Ｌの電位であり、このときにおける
ＮＭＯＳ６３のドレイン電位Ｖｄ６３が０Ｖであるの
で、クランプ回路７１の素子に印加される電圧もＶＤＤ
Ｏ−Ｖｇ１２ＬまたはＶｇ１２Ｌに抑えることができ
る。また、ラッチ反転回路７２も、Ｖｇ１２Ｌと０Ｖの
電圧内で動作する。

【００６２】ＰＭＯＳ１１とＰＭＯＳ１２とのゲートに
かかる電位Ｖｇ１１、Ｖｇ１２は、それぞれＶＤＤＯ〜
Ｖｇ１２Ｌ、ＶＤＤ〜Ｖｇ１２Ｌの電位であり、ＶＤＤ
Ｏ−Ｖｇ１２Ｌ≦Ｖｄという条件のもとで、従来例で記
述した式（ａ）、（ｂ）の条件を満たしているので、出
力段の素子耐圧も確保している。

【００６３】中間電位発生回路９０ａでは、ＮＭＯＳ６
３がオンであるときにＰＭＯＳ５１がオフし、ＮＭＯＳ
６３がオフであるときにＰＭＯＳ５１がオンし、ＮＭＯ
Ｓ６４とＰＭＯＳ５２とについても上記と同様の動作を
するので、中間電位発生回路９０ａには定常電流が流れ
ない。

【００６４】また、半導体出力回路ＳＯＣ２において
は、上記のように高電位電源ＶＤＤＯの電位と低電位電
源ＶＤＤの電位とが互いに比較的接近している場合に、
ドライブ能力が高くなる。

【００６５】図５は、本発明の第３の実施例である半導
体出力回路ＳＯＣ３を示す回路図である。

【００６６】この半導体出力回路ＳＯＣ３は、中間電位
発生回路８０ａ、９０ｂの出力電位を、それぞれＰＭＯ
Ｓ１２、１１のゲートに印加し、ＶＤＤ以下の電圧を与
えるので、また、中間電位発生回路８０ａにおいてダイ
オードを設けたので、定常電流を削減できる点が従来例
とは異なる。

【００６７】半導体出力回路ＳＯＣ３は、回路を構成す
る素子の耐圧が半導体出力回路ＳＯＣ２よりも０．５Ｖ
程度大きな場合に、高速化した回路例である。また、半
導体出力回路ＳＯＣ３は、半導体出力回路ＳＯＣ２と比
較すると、ＮＭＯＳ４２で構成されるダイオードとＮＭ
ＯＳ４３で構成されるダイオードとの間のノードを、第
２の中間電位発生回路８０ａの出力線に接続した点が異
なり、また、第１の中間電位発生回路９０ｂにおいてク
ランプ回路７１ｂにおけるＮＭＯＳ６１、６２のゲート
をＶＤＤに固定した点が異なる。

【００６８】第２の中間電位発生回路８０ａにおいて出
力線を、ＮＭＯＳ４２、４３でそれぞれ構成される２つ
のダイオードの間のノードから出すことによって、出力
電位Ｖｇ１２Ｌを、半導体出力回路ＳＯＣ２の場合の約
１．６Ｖから約１．０Ｖに下げることができる。

【００６９】このように、第２の中間電位発生回路８０
ａの出力端子電位Ｖｇ１２Ｌが下がると、ＰＭＯＳ１２
のオン抵抗が低減され、また、クランプ回路７１ｂのＰ
ＭＯＳ５３のソース電位はＶｇ１２Ｌの電位にクランプ
されるので、第１の中間電位発生回路９０ｂの出力端子
電位もＶｇ１２Ｌに近い電位になり、ＰＭＯＳ１１のオ
ン抵抗も低減される。このために、ＰＭＯＳ１１と１２
とのオン時の駆動力が増加し、高速な立ち上がりを実現
できる。ただし、素子耐圧Ｖｂは、ＶＤＤＯ−Ｖｇ１２
Ｌより大きいことが条件になる。つまり、半導体出力回
路ＳＯＣ３においては、上記のように高電位電源ＶＤＤ
Ｏの電位と低電位電源ＶＤＤの電位とが互いに比較的接
近している場合に、ドライブ能力が高くなる。

【００７０】半導体出力回路ＳＯＣ３において、ＶＤＤ
が低下した場合を考慮して、ＮＭＯＳ２２のゲート入力
用に、中間電位を発生する回路を付加するようにしても
よい。また、ＭＯＳトランジスタによるダイオードを、
接合型のダイオードに置き換えるようにしてもよい。さ
らに、各実施例は出力回路単体に関する回路であるが、
同一の思想で入出力回路やトライステートバッファ等
を、上記各実施例によって構成するようにしてもよい。

【００７１】

【発明の効果】請求項１、２、３に記載の発明によれ
ば、半導体出力回路において、素子耐圧を確保したま
ま、定常的に電力を消費することなく内部回路に使用す
る電源電圧よりも高い電位の信号を出力可能であるとい
う効果を奏する。

【００７２】請求項４、５、６に記載の発明によれば、
半導体出力回路において、素子耐圧を確保したまま、定
常的に電力を消費することなく内部回路に使用する電源
電圧よりも高い電位の信号を出力可能であるとともに、
その信号を高速に出力可能であるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である半導体出力回路Ｓ
ＯＣ１を示す回路図である。

【図２】実施例における動作を示すタイムチャートであ
る。

【図３】本発明の第２の実施例である半導体出力回路Ｓ
ＯＣ２を示す回路図である。

【図４】半導体出力回路ＳＯＣ２の動作を示すタイムチ
ャートである。

【図５】本発明の第３の実施例である半導体出力回路Ｓ
ＯＣ３を示す回路図である。

【図６】２重電源を使用した従来の半導体出力回路の例
を示す図である。

【符号の説明】

ＳＯＣ１、ＳＯＣ２、ＳＯＣ３…半導体出力回路、７０…ラッチ回路、７１、７１ａ、７１ｂ…クランプ回路、７２…ラッチ反転回路、８０、８０ａ…第２の中間電圧発生回路、９０…中間電位発生回路、９０ａ…第１の中間電位発生回路、ＤＲ１…ドライバ回路、ＩＮＶ１…インバータ回路。

Claims

【特許請求の範囲】

【請求項１】内部回路を低電位電源で駆動し、その内
部回路の出力信号を、外部回路を駆動する高電位電源の
電位に変換して出力する半導体出力回路において、ソースが高電位電源に接続されている第１のｐチャネル
ＭＯＳトランジスタと、ドレインが出力端子に接続され
ている第２のｐチャネルＭＯＳトランジスタとで構成さ
れる直列接続回路と；所定の中間電位をクランプするク
ランプ回路と；上記高電位電源とクランプ電位との間で
動作するラッチ回路と；上記クランプ電位と接地電位と
の間で動作するラッチ反転回路と；を有し、上記ラッチ
回路の出力端子が上記第１のｐチャネルＭＯＳトランジ
スタのゲートに接続されていることを特徴とする半導体
出力回路。
【請求項２】請求項１において、クランプ電位としての上記中間電位をＶｇとし、上記高
電位電源の電圧をＶＤＤＯとし、素子耐圧をＶｂとした
場合、ＶＤＤＯ−Ｖｂ≦Ｖｇ≦Ｖｂである関係を満たしていることを特徴とする半導体出力
回路。
【請求項３】請求項１または請求項２において、上記ラッチ回路は、ソースがともに高電位電源に接続さ
れ、互いにゲートが他のドレインに接続されている第
３、第４のｐチャネルＭＯＳトランジスタで構成され、
上記第３のｐチャネルＭＯＳトランジスタのドレインが
上記第１のｐチャネルＭＯＳトランジスタのゲートに接
続されている回路であり、上記クランプ回路は、互いにドレインが接続されている
第５のｐチャネルＭＯＳトランジスタと第１のｎチャネ
ルＭＯＳトランジスタとの直列接続回路と、互いにドレ
インが接続されている第６のｐチャネルＭＯＳトランジ
スタと第２のｎチャネルＭＯＳトランジスタとの直列接
続回路とで構成され、上記第５のｐチャネルＭＯＳトラ
ンジスタのソースが上記第３のｐチャネルＭＯＳトラン
ジスタのドレインに接続され、上記第６のｐチャネルＭ
ＯＳトランジスタのソースが上記第４のｐチャネルＭＯ
Ｓトランジスタのドレインに接続され、上記第５、第６
のｐチャネルＭＯＳトランジスタのゲートには共通に第
１のクランプ電位が印加され、上記第１、第２のｎチャ
ネルＭＯＳトランジスタのゲートには共通に第２のクラ
ンプ電位が印加されている回路であり、上記ラッチ反転回路は、互いにソースが接地されている
第３、第４のｎチャネルＭＯＳトランジスタで構成さ
れ、上記第３、第４のｎチャネルＭＯＳトランジスタの
ドレインは、それぞれ、上記第１、第２のｎチャネルＭ
ＯＳトランジスタのソースに接続され、上記第３のｎチ
ャネルＭＯＳトランジスタのゲートには入力信号が印加
され、上記第４のｎチャネルＭＯＳトランジスタのゲー
トには入力信号の反転信号が印加される回路であること
を特徴とする半導体出力回路。
【請求項４】請求項３において、上記第１、第２のクランプ電位として、低電位電源の電
位が共通に印加されることを特徴とする半導体出力回
路。
【請求項５】請求項３において、上記第１、第２のクランプ電位として、上記低電位電源
よりも低い電位が共通に印加されることを特徴とする半
導体出力回路。
【請求項６】請求項３において、上記第１のクランプ電位として、低電位電源の電位が印
加され、上記第２のクランプ電位として、上記低電位電
源よりも低い電位が印加されることを特徴とする半導体
出力回路。