JP2007202161A - 広い電源電圧範囲を持つ電圧レベル・トランスレータ回路 - Google Patents

Abstract

【課題】複数の電圧レベル間をインタフェースするための改良された電圧レベル・トランスレータ回路を提供する。
【解決手段】第１の電圧源を基準とした入力信号を、第２の電圧源を基準とした出力信号に変換するための電圧レベル・トランスレータ回路が、入力信号を受け取るための入力段は、１つのトランジスタ・デバイスと一緒に関連付けられた第１のしきい値電圧を持つトランジスタ・デバイスを含む。さらに、入力信号の論理状態を表す信号を保存するように作用するラッチ回路を含み、１つのトランジスタ・デバイスと一緒に関連付けられた第２のしきい値電圧を持つトランジスタ・デバイスを含み、第２のしきい値電圧は、第１のしきい値電圧より大きい。電圧クランプ回路が、入力段とラッチ回路の間に接続され、入力段の両端間の電圧を制限するように作用し、入力段の両端間の電圧の振幅は、第１および第２の電圧源間の電圧差に応じて制御される。
【選択図】図２

Description

本発明は、一般に、電子回路に関し、より詳細には、電圧レベル・トランスレータ回路に関する。

無線受話器、ノートブック・コンピュータ、および携帯情報端末（ＰＤＡ）を含むいくつかの携帯デバイスは、２つ以上の異なる電圧レベルで動作する回路を用いることが多い。たとえば、かかる携帯デバイスで利用されている回路は、回路の一部、たとえば、入出力（ＩＯ）バッファなどが、ＩＯ電圧源から供給することができるように、より大きい電圧レベル（たとえば、約３．３ボルト）で動作し、一方、回路の他の部分、たとえば、コア・ロジックなどは、コア電圧源から供給することができるように、実質的に、より小さい電圧レベル（たとえば、約１．０ボルト）で動作するように、構成することができる。電圧レベルの差は、複数の電圧レベル間をインタフェースするための電圧レベル・トランスレータ回路を使用することを必要とすることが多い。

広範囲のＩＯ電圧源レベルにわたって、回路（たとえば、ＩＯバッファ）を、動作させることを必要とする場合がある多くの応用例がある。ＩＯ電圧源のレベルは、個々の応用例によって設定することができる。性能上の観点（たとえば、速度、電力消費量、信頼性など）から、一般に、複数の回路を製作することが好ましく、各回路は、特定の期待されるＩＯ電圧源レベルの動作用に、個々に最適化される。しかし、この手法は、回路の設計と製作の両方のコストを著しく上昇させ、したがって望ましくない。ＩＯ電圧源が、たとえば、電力を保存するためなどに、コア電圧源レベルに相当するレベルにまで低下させられたとき、標準的な電圧レベル・トランスレータ回路は、動作不能となることが多く、または、不十分な性能で動作する（たとえば、速度がより遅くなること、スキューが増大することなど）ということがよく知られている。したがって、広範囲のＩＯ電圧源レベルを処理するように設計されている標準的な電圧レベル・トランスレータ回路は、通常、回路の性能について妥協することによって、設計される。
米国特許出願第１１／０６５７８５号

したがって、従来の電圧レベル・トランスレータ回路によって示される１つまたは複数の問題に苦しまない複数の電圧レベル間をインタフェースするための改良された電圧レベル・トランスレータ回路が必要である。

本発明は、例示的実施形態において、複数の電圧レベル間を、たとえば、この回路のより小さいコア電圧源を基準とする入力信号と、この回路のより大きい電圧源を基準とする出力信号との間などをインタフェースできる電圧トランスレータ回路を提供することによって、先に言及された必要性を満たす。少なくとも、部分的に、より大きい電圧源と、より小さいコア電圧源との間の差に基づいて、電圧トランスレータ回路は、有利には、少なくとも２つの異なる基準電圧レベルの中の１つを選択し、それによって、電圧レベル・トランスレータ回路が、標準的な電圧レベル・トランスレータ回路に比べてより広い電源電圧の範囲にわたって動作することを可能にするように構成される。さらに、本発明の電圧レベル・トランスレータ回路は、１つの信号経路を用い、したがって、この回路は、より大きい電圧源のレベルに関係なく、実質的に一定の伝搬遅延を示す。

本発明の一実施形態によれば、第１の電圧源を基準とする入力信号を、第２の電圧源を基準とする出力信号に変換するための電圧レベル・トランスレータ回路が提供される。この電圧レベル・トランスレータ回路は、入力信号を受け取るための入力段を含み、この入力段は、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた第１のしきい値電圧を持つトランジスタ・デバイスを含む。この電圧レベル・トランスレータ回路は、さらに、入力信号の論理状態を表す信号を保存するように作用するラッチ回路を含み、このラッチ回路は、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた第２のしきい値電圧を持つトランジスタ・デバイスを含み、第２のしきい値電圧は、第１のしきい値電圧より大きい。電圧クランプ回路は、入力段とラッチ回路の間に接続される。この電圧クランプ回路は、入力段の両端間の電圧を制限するように作用し、入力段の両端間の電圧の振幅が、第１および第２の電圧源間の電圧差に応じて、制御される。

この電圧クランプ回路は、好ましくは、少なくとも第１および第２の基準信号と一緒に関連付けられた第１および第２の振幅をそれぞれ持つ基準信号を受け取るように、また少なくとも、部分的に、第１および第２の電圧源間の電圧差に基づいて、少なくとも第１および第２の基準信号の中の１つを、基準選択回路の出力信号として選択するように作用する基準選択回路を含む。入力段の両端間の電圧は、基準選択回路の出力信号の関数である。

本発明の他の実施形態によれば、集積回路が、前述の方法で形成された少なくとも１つの電圧レベル・トランスレータ回路を含む。
本発明のこれらのおよび他の特徴および利点は、添付図面と共に解釈されるべきである、その例示的実施形態に関する以下の詳しい説明から明らかになるであろう。

本発明を、本明細書では、例示的電圧レベル・トランスレータ回路を例にとって説明する。しかし、本発明が、これらのまたは他の特定の回路配置には限定されないということを理解されたい。むしろ、本発明は、より一般に、広範囲の電源電圧レベルにわたって、詳細には、回路の出力信号を基準とするより大きい電圧源が、回路への入力信号を基準とするより小さいコア電源に値が実質的に近いとき、回路性能の著しい劣化を全く受けずに、回路内の複数の電圧レベル間をインタフェースするための技術に適用できる。本発明の実装形態を、本明細書では、相補型金属酸化膜半導体（ＣＭＯＳ）製作プロセスを使用して形成することができるような、Ｐ型金属酸化物半導体（ＰＭＯＳ）およびＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ・デバイスを特に参照して説明するが、本発明は、かかるトランジスタ・デバイスおよび／またはかかる製作プロセスには限定されないこと、また他の適当なデバイス、たとえば、バイポーラ接合トランジスタ（ＢＪＴ）等など、および／または製作プロセス（たとえば、バイポーラ、バイポーラＣＭＯＳ等）を、当業者に明らかであるように、同様に用いることができることを理解されたい。

図１は、より小さいコア電源電圧、たとえば、ＶＤＤＣＯＲＥなどを基準とする入力信号（たとえば信号ＡおよびＡＮ）を、より大きい電源電圧、たとえば、ＶＤＤＩＯなどを基準とする出力信号Ｚに変換するために用いることができる電圧レベル・トランスレータ回路１００を説明している。多くの応用例では、より小さいコア電源電圧ＶＤＤＣＯＲＥは、通常約１．０ボルトであり、より大きい電源電圧ＶＤＤＩＯは、通常約３．３ボルトである。しかし、本発明は、これらの、またはＶＤＤＣＯＲＥおよびＶＤＤＩＯ用の他の特定の電圧レベルには限定されないということを理解されたい。さらに、本発明の技術を、同様に、当業者によって理解されるように、より大きい電源電圧ＶＤＤＩＯを基準とする入力信号を、より小さいコア電源電圧ＶＤＤＣＯＲＥを基準とする出力信号に変換するためにも用いることができる。

従来の混合信号集積回路プロセスは、通常、「高電圧」と「低電圧」トランジスタ・デバイスの両方を提供する。高電圧デバイスは、一般に、約０．７５ボルトのわずかなしきい値電圧を持ち、より大きい電源電圧ＶＤＤＩＯ（たとえば、約３．３ボルト）で動作するものである。低電圧デバイスは、たとえば、約０．３５ボルトなど、実質的に高電圧デバイスより小さいわずかなしきい値電圧を有し、より小さいコア電源電圧ＶＤＤＣＯＲＥ（たとえば、約１．０ボルト）で動作するものである。

入力信号ＡＮは、入力信号Ａの論理反転であり、したがって、信号Ａが、論理ハイ・レベルであるとき、信号ＡＮは、論理ロー・レベルであり、逆の場合も同様である。信号ＡおよびＡＮは、たとえば、通常の方法で接続された低電圧ＰＭＯＳトランジスタＭ１Ｐおよび低電圧ＮＭＯＳトランジスタ・デバイスＭ１Ｎを含むインバータ１０２によって、生成することができる。インバータ１０２は、より小さいコア電源ＶＤＤＣＯＲＥによって電力供給され、その負電源として、ＶＳＳを受け取る。電圧レベル・トランスレータ回路１００は、より大きい電源電圧ＶＤＤＩＯによって、電力供給され、その負電圧源として、ＶＳＳを受け取る。本明細書で使用されるような「負電圧源」という用語は、ＶＤＤＩＯまたはＶＤＤＣＯＲＥに対する相対的な電圧源の値を指すものであり、０ボルト未満の電圧を使用することが本発明によって意図されているが、必ずしも０ボルト未満の電圧を指すものではない。

電圧レベル・トランスレータ回路１００は、１対の高電圧ＰＭＯＳトランジスタ・デバイスＭ３Ｐ１およびＭ３Ｐ２を含み、各デバイスは、ソース（Ｓ）がＶＤＤＩＯに接続され、一方のトランジスタのゲート（Ｇ）が、他方のトランジスタのドレイン（Ｄ）に、たすきがけの構成で接続されている。具体的には、Ｍ３Ｐ１のゲートは、Ｍ３Ｐ２のドレインに、ノードｉ２で接続され、Ｍ３Ｐ２のゲートは、Ｍ３Ｐ１のドレインに、ノードｉ１で接続されている。トランジスタＭ３Ｐ１およびＭ３Ｐ２は、電圧レベル・トランスレータ回路１００の論理的状態をラッチするように作用する。

金属酸化物半導体（ＭＯＳ）デバイスは、実際的に、対称的であり、それによって双方向となるため、ＭＯＳデバイス内のソースおよびドレイン指定の割当ては、本質的に、任意であるということを理解されたい。したがって、ソースおよびドレインを、本明細書では、一般に、第１および第２のソース／ドレインとそれぞれ呼ぶことができ、この場合、この文脈における「ソース／ドレイン」はソースまたはドレインを示す。

電圧レベル・トランスレータ回路１００は、１対の高電圧ＮＭＯＳトランジスタ・デバイスＭ３Ｎ１およびＭ３Ｎ２をさらに含み、各トランジスタ・デバイスは、入力信号ＡおよびＡＮをそれぞれ受け取るためのゲートを持つ。デバイスＭ３Ｎ１およびＭ３Ｎ２は、電圧レベル・トランスレータ回路１００の入力段を形成する。Ｍ３Ｎ１およびＭ３Ｎ２のソースは、好ましくは、ＶＳＳに接続され、Ｍ３Ｎ１およびＭ３Ｎ２のドレインは、トランジスタＭ３Ｐ１およびＭ３Ｐ２のドレインにそれぞれ接続されている。標準インバータとして一緒に接続された高電圧ＰＭＯＳトランジスタＭ３Ｐ３および高電圧ＮＭＯＳトランジスタＭ３Ｎ３を含む出力段１０４が、好ましくは、ノードｉ１に接続され、電圧レベル・トランスレータ回路１００の出力信号Ｚを生成する。

電圧レベル・トランスレータ回路１００の基本的な動作は次の通りである。入力信号Ａが論理ハイ（「１」）レベルであるとき、デバイスＭ３Ｎ１はオンにされ、ノードｉ１をＶＳＳに引きつける。信号Ａの論理的補数である入力信号ＡＮは、論理ロー（「０」）レベルであり、したがって、デバイスＭ３Ｎ２はオフにされる。論理ロー・レベル状態であるノードｉ１はデバイスＭ３Ｐ２をオンにし、それによって、ノードｉ２がＶＤＤＩＯに引きつけられる。論理ハイ・レベル状態であるノードｉ２は、デバイスＭ３Ｐ１をオフにし、したがって、デバイスＭ３Ｐ１およびＭ３Ｐ２を含むハーフ・ラッチ構造は、安定状態で動作する。ローであるノードｉ１により、電圧レベル・トランスレータ回路１００の出力Ｚは、論理ハイ・レベルとなる。同様に、入力信号Ａが論理ロー・レベルであるとき、デバイスＭ３Ｎ１はオフにされる。信号Ａの論理的補数である入力信号ＡＮは、論理ハイ・レベルであり、したがって、デバイスＭ３Ｎ２はオンにされ、それによって、ノードｉ２がＶＳＳに引きつけられる。論理ロー・レベル状態であるノードｉ２は、デバイスＭ３Ｐ１をオンにし、それによって、ノードｉ１がＶＤＤＩＯに引きつけられる。論理ハイ・レベル状態であるノードｉ１は、デバイスＭ３Ｐ２をオフにする。ハイであるノードｉ１により、電圧レベル・トランスレータ回路１００の出力Ｚは、論理ロー・レベルとなる。

電流集積回路（ＩＣ）プロセス技術を使用すると、高電圧デバイスＭ３Ｎ１およびＭ３Ｎ２が、コア電圧源ＶＤＤＣＯＲＥを基準とする入力信号ＡおよびＡＮによってゲート制御されるとき、非常にゆっくりとオンになり、または全くオンになることができない。ＶＤＤＣＯＲＥが、約１．０ボルトであるとき、たとえば、コア入力信号は、わずか約０．９ボルトになる場合があり、または、チップ内の電流×抵抗（ＩＲ）の低下を考慮すると、より小さくなる場合がある。したがって、約０．７５ボルトのしきい値電圧では、高電圧デバイスＭ３Ｎ１およびＭ３Ｎ２は、約１００ミリボルト（ｍＶ）未満の過励振を起こす。わずかに高速な印加（たとえば、約１００メガヘルツ（ＭＨｚ）ほど）でさえ、デバイスＭ３Ｎ１およびＭ３Ｎ２は、オンになるのが非常に遅いので、回路１００が、ほとんど十分に機能しない可能性がある。

図２は、先に図１に即して説明した回路の過励振の問題に解決策を提供する例示的電圧レベル・トランスレータ回路２００を示す概略図である。電圧レベル・トランスレータ回路２００内では、入力信号ＡおよびＡＮは、低電圧デバイスＭ１Ｎ１およびＭＩＮ２をそれぞれドライブする。デバイスＭＩＮ１およびＭＩＮ２は、電圧レベル・トランスレータ回路２００の入力段２０４を形成する。図１に示した電圧レベル・トランスレータ回路１００内の高電圧デバイスＭ３Ｎ１およびＭ３Ｎ２を、低電圧デバイスＭ１Ｎ１およびＭＩＮ２にそれぞれ置き換える１つの利点は、通常約０．７５ボルトのしきい値電圧を持つ高電圧デバイスに比べて、低電圧デバイスが、通常約０．３５ボルトのそれと一緒に関連付けられた実質的により小さいしきい値電圧を持つことである。したがって、低電圧デバイスＭ１Ｎ１およびＭ１Ｎ２は、本質的に同じ寸法の高電圧デバイスに比べて、約４００ｍＶの付加的な過励振を提供することができる。

低電圧デバイスＭ１Ｎ１およびＭ１Ｎ２を、より大きい電源電圧ＶＤＤＩＯを受け取ることから保護するために、電圧レベル・トランスレータ回路２００は、好ましくは、デバイスＭ１Ｎ１およびＭ１Ｎ２のドレインとデバイスＭ３Ｐ１およびＭ３Ｐ２のドレインとの間にそれぞれ接続された電圧クランプ回路２０２を含んでいる。電圧クランプ回路２０２は、好ましくは１対の高電圧ＮＭＯＳトランジスタＭ３Ｎ１およびＭ３Ｎ２を含んでいる。具体的には、デバイスＭ１Ｎ１およびＭ１Ｎ２のドレインは、デバイスＭ３Ｎ１およびＭ３Ｎ２のソースに、ノードｉ４およびｉ３で、それぞれ接続されている。デバイスＭ３Ｎ１およびＭ３Ｎ２のドレインは、高電圧ＰＭＯＳデバイスＭ３Ｐ１およびＭ３Ｐ２のドレインに、ノードｉ１およびｉ２で、それぞれ接続され、Ｍ３Ｎ１およびＭ３Ｎ２のゲートは、ノードｉ３およびｉ４におけるドレイン電圧を所望の電圧レベルに固定するために、バイアス電圧、ＶＲＥＦを提供する基準電源に接続されている。デバイスＭ１Ｎ１およびＭ１Ｎ２は、低電圧デバイスであるため、一般に、より大きい電源電圧ＶＤＤＩＯに耐えることはできず、したがって、電圧クランプ回路２０２は、Ｍ１Ｎ１およびＭ１Ｎ２を過電圧ストレスによる損傷から保護する電圧レベルをノードｉ３およびｉ４に提供することによって、入力段２０４の両端間の電圧を制限する。入力段２０４の両端間の電圧は、この句が本明細書で使用されるときは、低電圧ＮＭＯＳデバイスＭ１Ｎ１およびＭ１Ｎ２のバイアス端子（たとえば、ドレインおよびソース）の両端間の電圧を指すものとする。好ましくは、ノードｉ３およびｉ４における電圧レベルは、それぞれ、低電圧デバイスＭ１Ｎ２およびＭ１Ｎ１上の最大許容電圧より決して大きくならない。

デバイスＭ３Ｐ１およびＭ３Ｐ２は、少なくとも、電圧レベル・トランスレータ回路２００の出力部（たとえば、ノードｉ１）で信号を保存するように作用するラッチ回路２０６の一部を形成し、この信号は、電圧レベル・トランスレータ回路に与えられた入力信号（たとえば、ＡまたはＡＮ）の論理状態を表す。

電圧レベル・トランスレータ回路２００の基本的な動作は、先に説明したように、電圧レベル・トランスレータ回路２００の入力段が、より速いスイッチング速度をもたらすために、低電圧デバイス（ＭＮ１、ＭＮ２）を用い、また主に信頼性を得るために、低電圧デバイスＭ１Ｎ１およびＭ１Ｎ２を、過電圧ストレスから保護する電圧クランプ回路２０２を用いること以外は、先に図１に即して説明した電圧レベル・トランスレータ回路１００に関するものと本質的に同じままである。ノードｉ１は、好ましくは、図１に示す電圧レベル・トランスレータ回路１００と同様の方法で、出力部信号Ｚを生成するための標準インバータ出力段１０４をドライブする。

図３は、図２に示した電圧レベル・トランスレータ回路２００と共に使用するのに適した例示的基準回路３００を説明している。基準回路３００は、電圧レベル・トランスレータ回路２００のノードｉ３およびｉ４で出現する電圧を固定するために使用されるバイアス電圧ＶＲＥＦを生成するように作用する。図３から明らかなように、例示的基準回路３００は、３個のダイオード接続された高電圧ＮＭＯＳトランジスタ・デバイス、すなわち、積み重ね構成で配置されたＭ３ＮＤ１、Ｍ３ＮＤ２、およびＭ３ＮＤ３を含む簡単な分圧回路として実装することができる。具体的には、Ｍ３ＮＤ１のゲートおよびドレインは、Ｍ３ＮＤ２のソースに、ノードＮ１で接続され、Ｍ３ＮＤ１のソースは、ＶＳＳに接続され、Ｍ３ＮＤ２のゲートおよびドレインは、Ｍ３ＮＤ３のソースに、ノードＮ２で接続され、Ｍ３ＮＤ３のゲートおよびドレインは、ともにノードＮ３で接続されている。ノードＮ３は、ノードＮ３に接続されたドレイン、およびＶＤＤＩＯに接続されたソースを持つ高電圧ＰＭＯＳトランジスタ・デバイスＭ３ＰＳＷとして実装された抵抗を介して、ＶＤＤＩＯに接続されている。基準回路３００は、バイアス電圧ＶＲＥＦ内のノードＮ２で発生する場合があるノイズを、少なくとも、部分的に低減させる働きをするノードＮ２とＶＳＳの間に結合されたキャパシタＣＲを含んでもよい。あるいは、任意の実質的に一定の電圧源が、交流（ａｃ）接地として作用するため、キャパシタＣＲを、ノードＮ２と他の実質的に一定の電圧源（たとえば、ＶＤＤＩＯ）との間に接続してもよい。キャパシタＣＲの値は、好ましくは、当業者によって理解されるように、減衰されるべき所望の周波数成分に応じて選択される。

基準回路３００内で電力を保存するために、デバイスＭ３ＰＳＷのゲートは、好ましくは、電源遮断動作モード時などに、選択的に基準回路を使用不能にするために使用することができる制御信号、ＰＤを受け取るようになされている。トランジスタＭ３ＰＳＷは、好ましくは、基準回路３００内の電流（たとえば、約４マイクロアンペア）を制限するための長いチャネル・デバイスである。基準電圧ＶＲＥＦは、ノードＮ２で生成される。さらに、高電圧のＮＭＯＳデバイス、Ｍ３ＮＳＷを基準回路３００内に含むことができ、Ｍ３ＮＳＷのソースはＶＳＳに接続され、Ｍ３ＮＳＷのドレインはノードＮ２に接続され、およびＭ３ＮＳＷのゲートは制御信号ＰＤを受け取るようになされている。デバイスＭ３ＮＳＷは、好ましくは、電源遮断動作モード時に、基準電圧ＶＲＥＦを、ＶＳＳ（たとえば、接地）に引きつける。

制御信号ＰＤが、論理ハイ・レベルであるとき、デバイスＭ３ＰＳＷはオフになり、デバイスＭ３ＮＳＷはオンになり、それによって、基準電圧ＶＲＥＦが、ＶＳＳ（たとえば、ロー）に引きつけられる。再び図２を参照すると、ローであるＶＲＥＦは、電圧クランプ・デバイスＭ３Ｎ１およびＭ３Ｎ２をオフにし、それによって、ノードｉ１が浮動する。電圧レベル・トランスレータ回路２００内の出力段１０４が、誤った出力信号Ｚを生成すること、および／または、かなりの電流を消費することを（たとえば、ノードｉ１における電圧が、ＶＳＳとＶＤＤＩＯの間で、およそ中間であるとき、）防止するために、ＶＤＤＩＯに接続されたソースと、ノードｉ１に接続されたドレインと、制御信号ＰＤの論理的補数となることができる第２の制御信号、ＰＤＢを受け取るようになされたゲートとを持つ高電圧のＰＭＯＳデバイス、Ｍ３Ｐ４が、好ましくは、含まれる。制御信号ＰＤがハイであるとき、制御信号ＰＤＢは、論理ロー・レベルとなり、それによって、デバイスＭ３Ｐ４がオンなり、またノードｉ１がハイに作動する。明確には示されていないが、デバイスＭ３Ｐ４は、ＶＳＳに接続されたソースと、ノードｉ１に接続されたドレインと、制御信号ＰＤを受け取るようになされたゲートとを持つ高電圧のＮＭＯＳデバイスと交換することができることが当業者には明らかとなろう。図３の基準回路３００が使用不能にされたとき、ノードｉ１が浮動することを防止するためのさまざまな他の機構が、同様に、考えられる。

ある種の半導体プロセス技術（たとえば、１３０ナノメートル・プロセス）では、コア電圧源ＶＤＤＣＯＲＥは、わずか０．９ボルトである場合がある。しかし、電圧レベル・トランスレータ回路（たとえば、１００、２００）への入力部で受け取る実際のコア電圧レベルは、主にチップ内のＩＲドロップにより、さらに小さくなる場合がある（たとえば、約０．８５ボルト）。図３に示した基準回路３００と共に図２に示した電圧レベル・トランスレータ回路２００は、０．８５ボルトのコア電源までは十分に動作する。しかし、ＶＤＤＩＯが、たとえば、ＶＤＤＣＯＲＥの近くなどで、著しく低下させられた場合、基準回路３００は、必要とされる基準信号ＶＲＥＦを、ほとんどもたらさないものと思われ、また電圧レベル・トランスレータ回路２００があまりに遅く動作し、または全くというわけではないが動作せず、その両方はどちらも望ましいものではない。図１に示した電圧レベル・トランスレータ回路１００は、ＶＤＤＩＯが実質的に低下させられたとき（たとえば、およそＶＤＤＣＯＲＥまでに）、十分に動作することができるが、コア電圧源ＶＤＤＣＯＲＥが約１ボルト未満に低下したときは適正に動作しない。

先に言及された問題を解決するための１つの技術は、より大きい電圧源ＶＤＤＩＯが、コア電圧源ＶＤＤＣＯＲＥのある所定の範囲内であるときを検出することであり、またＶＤＤＩＯとＶＤＤＣＯＲＥの間の差に応じて、電圧レベル・トランスレータ回路内で信号経路を変更することである。具体的には、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が、指定されたレベルより大きいとき、この回路は、より小さいコア電圧ＶＤＤＣＯＲＥを基準とする入力信号を、より大きい電圧ＶＤＤＩＯを基準とする出力信号に変換するように作用する。あるいは、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が、指定されたレベル未満、またはそれに等しいとき、電圧レベル・トランスレータ回路は、有利には、入力信号を変換することなく、回路の入力部から、その出力部への直行信号経路を提供し、それによって、本質的に、電圧レベル・トランスレータ回路を迂回させるように作用する。「Ｓｅｌｆ−Ｂｙｐａｓｓｉｎｇ Ｖｏｌｔａｇｅ Ｌｅｖｅｌ Ｔｒａｎｓｌａｔｏｒ Ｃｉｒｃｕｉｔ」という名称の本願の権利者が所有する米国特許出願第１１／０６５７８５号内に記載されたこの方法を使用すると（この開示は、参考として、本明細書に組み込まれている。）、入力信号は、異なる信号経路を通って伝わり、したがって、コア電源ＶＤＤＣＯＲＥに対する相対的な電圧源ＶＤＤＩＯのレベルに応じて、異なる遅延が生じる。

本発明のある態様によれば、より大きいＩＯ電圧源ＶＤＤＩＯとより小さいコア電圧源ＶＤＤＣＯＲＥと間の差に応じて、少なくとも２つのモードのうちの一方で選択的に動作可能である電圧レベル・トランスレータ回路が、実現される。ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が、指定されたレベルより大きい第１のモードでは、電圧レベル・トランスレータ回路は、好ましくは、第１の基準信号、ＶＲＥＦ１を選択するように作用し、この信号は、電圧レベル・トランスレータ回路内の電圧クランプ回路をバイアスするために、実質的にＶＤＤＣＯＲＥより大きくすることができる（たとえば、ＶＳＳ上の約２つのしきい値電圧）。ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が、指定されたレベル未満、またはそれに等しい第２のモードでは、電圧レベル・トランスレータ回路は、有利には、第２の基準信号、ＶＲＥＦ２を選択するように作用し、この信号は、電圧クランプ回路をバイアスするために、実質的にコア電源ＶＤＤＣＯＲＥと同等とすることができ、第２の基準信号ＶＲＥＦ２は、第１の基準信号ＶＲＥＦ１より大きい。電圧レベル・トランスレータ回路内の電圧クランプ回路のバイアス電圧を上昇させるための機構を提供することによって、ＶＤＤＩＯがＶＤＤＣＯＲＥに匹敵しているとき、信号スキューは有益に減少させられ、速度は電圧レベル・トランスレータ回路内で上昇させられる。

図４は、本発明の一実施形態に従って形成された例示的基準選択回路４００を示す構成図である。例示的基準選択回路４００は、検知回路４０２、および動作可能なように検知回路に結合されたマルチプレクサ４０４を含む。検知回路４０２は、好ましくは、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の電圧差を検出し、ＶＤＤＩＯが、ＶＤＤＣＯＲＥの所定のしきい値電圧内であるか否かを表す少なくとも１つの制御信号を生成する。具体的には、検知回路４０２は、ＶＤＤＩＯをＶＤＤＣＯＲＥと比較し、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差に応じて、制御信号、ＶＩＯＬおよびＶＩＯＬＢを生成するように作用する。たとえば、ＶＤＤＩＯが、ＶＤＤＣＯＲＥ上のしきい値電圧より大きいとき、制御信号ＶＩＯＬは、論理ロー・レベルであり、ＶＩＯＬの論理的補数である制御信号ＶＩＯＬＢは、論理ハイ・レベルである。ＶＤＤＩＯが、ＶＤＤＣＯＲＥのしきい値電圧未満、またはそれと同等にまで低下したとき、制御信号ＶＩＯＬはハイになり、制御信号ＶＩＯＬＢはローになる。

検知回路４０２によって生成された制御信号ＶＩＯＬおよびＶＩＯＬＢは、基準選択回路４００に供給された２つの基準信号、ＶＲＥＦ１およびＶＲＥＦ２の中の一方を選択するために、マルチプレクサ４０４によって使用される。本発明は、さらに、基準信号ＶＲＥＦＩおよびＶＲＥＦ２を、たとえば、バンドギャップ基準（明示的に示されていない）、または基準選択回路内に含まれる他の基準発生器などによって、基準選択回路４００内で生成することができるということも意図している。マルチプレクサ４０４によって生成された出力信号、ＶＲＥＦは、制御信号ＶＩＯＬおよびＶＩＯＬＢの論理的状態に応じて、実質的に、ＶＲＥＦ１またはＶＲＥＦ２に等しくなる。出力信号ＶＲＥＦは、好ましくは、図２の電圧レベル・トランスレータ回路２００内の電圧クランプ２０２をバイアスするために使用される。マルチプレクサ４０４は、２つのみの基準信号ＶＲＥＦ１およびＶＲＥＦ２を、その入力として受け取るようになされるものとして示されているが、本発明は、任意の特定の数の基準信号には限定されない。むしろ、マルチプレクサ４０４は、出力信号ＶＲＥＦを、マルチプレクサに供給された任意の数の基準信号に関係づけるように作用するものとすることができる。このことを実施するために、検知回路４０２は、したがって、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が複数の所定の電圧範囲内であるときを検出し、また複数の制御信号を生成するようになすことができ、各制御信号は、ＶＤＤＩＯとＶＤＤＣＯＲＥの間の差が、対応する電圧のレベルおよび／または範囲未満であること、またはそれに等しいことを示している。

本発明の一実施形態では、基準信号ＶＲＥＦ１を、図３内に示した基準回路３００の出力として生成された基準電圧ＶＲＥＦに等しくすることができる。この場合、ＩＯ電圧源ＶＤＤＩＯが、基準回路３００（図３）内のＮＭＯＳデバイスＭ３ＮＤ１、Ｍ３ＮＤ２、およびＭ３ＮＤ３を適切にバイアスするほど大きいとき、しかも基準回路がオンに作動させられている（たとえば、制御信号ＰＤがローである）ものと仮定すれば、基準信号ＶＲＥＦ１は、実質的に、ＶＳＳ上の約２つのＮＭＯＳしきい値電圧（たとえば、約１．５ボルト）に等しくなる。ＶＤＤＩＯが、ＶＳＳ上の約３つのしきい値電圧未満（たとえば、約２．２５ボルト未満）に低下したとき、ＮＭＯＳデバイスＭ３ＮＤ１、Ｍ３ＮＤ２、Ｍ３ＮＤ３は、オフになり始め、したがって、基準回路３００は、ＶＲＥＦをＶＳＳ上の約２つのしきい値電圧で保持することはもはやできない。基準信号ＶＲＥＦ２は、コア電源電圧ＶＤＤＣＯＲＥに等しくすることができる。したがって、ＶＤＤＩＯが、ＶＤＤＣＯＲＥ上の１つのしきい値電圧より大きいとき、基準信号ＶＲＥＦ１が、好ましくは、基準選択回路４００によって生成された出力信号ＶＲＥＦとして選択され、そうでない場合は、基準信号ＶＲＥＦ２が選択される。より大きい電圧源ＶＤＤＩＯが、実質的に、より小さいコア電圧源ＶＤＤＣＯＲＥに等しいとき、ＶＤＤＣＯＲＥが、電圧クランプをバイアスするための出力信号ＶＲＥＦとして選択されるので、電圧レベル・トランスレータ回路２００（図２を参照されたい）は、低ＩＯ電源電圧の場合でさえ、適正に動作し続ける。

図５は、本発明のある態様に従って、図４内に示した検知回路４０２を実装するように用いることができる例示的検知回路５００を示す概略図である。本発明は、示された特定の検知回路の配置に限定されないということを理解されたい。検知回路５００は、好ましくは、第１のインバータとして構成されたＰＭＯＳデバイス５０２およびＮＭＯＳデバイス５０４を含む。具体的には、デバイス５０２のソースは、ＩＯ供給源ＶＤＤＩＯに接続できるようになされ、デバイス５０２のドレインは、デバイス５０４のドレインに、ノードＮ１で接続され、デバイス５０２および５０４のゲートは、ノードＮ２で一緒に接続され、デバイス５０４のソースは、ＶＳＳに接続できるようになされている。第１のインバータは、コア電圧源ＶＤＤＣＯＲＥによって、ノードＮ２でドライブされる。検知回路５００は、制御信号ＶＩＯＬおよびＶＩＯＬＢをそれぞれ生成するための第２のインバータ５０６、および第３のインバータ５０８をさらに含む。インバータ５０６の入力部は、好ましくは、第１のインバータの出力部に、ノードＮ１で接続され、インバータ５０６の出力部は、インバータ５０８の入力部に接続される。制御信号ＶＩＯＬは、第２のインバータ５０６の出力部で生成され、信号ＶＩＯＬの論理的補数である制御信号ＶＩＯＬＢは、第３のインバータ５０８の出力部で生成される。インバータ５０６および５０８は、少なくとも部分的に、第１のインバータによって生成された出力信号、ＶＣＯＭＰを緩衝する働きをする。

デバイス５０２および５０４は、好ましくは、たとえば、１つのまたは両方のデバイスのチャネル幅対長さ（Ｗ／Ｌ）の比率を適切に選択することなどによって、寸法決めされ、それによって、標準インバータのものと比べて、高い切り替え点（たとえば、ＶＤＤＩＯ／２よりＶＤＤＩＯにより近い）を持つ比較的弱いインバータを形成する。ＩＯ電圧源ＶＤＤＩＯが、コア電圧源ＶＤＤＣＯＲＥより大きい少なくとも１つのしきい値電圧であるとき、ＰＭＯＳデバイス５０２は、オンのままである。この場合、ノードＮ１における第１のインバータの出力部ＶＣＯＭＰは、ハイになり、それによって、制御信号ＶＩＯＬはローになり、制御信号ＶＩＯＬＢがハイになる。ＶＤＤＩＯが、ＶＤＤＣＯＲＥ上の約１つのしきい値電圧未満となるとき、ＰＭＯＳデバイス５０２はオフになり始め、ＮＭＯＳデバイス５０４が、ノードＮ１を、ＶＳＳ（たとえば、ロー）に引きつける。この場合、ＶＣＯＭＰはローになり、制御信号ＶＩＯＬはハイになり、制御信号ＶＩＯＬＢはローになる。

図６は、本発明のある態様に従って、図４に示したマルチプレクサ４０４を実装するように用いることができる例示的マルチプレクサ６００を示す概略図である。本発明は、示された特定のマルチプレクサ配置には限定されないということを理解されたい。マルチプレクサ６００は、好ましくは、第１および第２の伝達ゲート（パス・ゲートとも呼ばれる）、６０２および６０４をそれぞれ含み、または他のスイッチング回路を有する。各伝達ゲート６０２、６０４は、図示のように並列配置で一緒に接続されたＮＭＯＳデバイスおよびＰＭＯＳデバイスを含む。伝達ゲートは、制御信号ＶＩＯＬおよびＶＩＯＬＢによって制御される双方向スイッチとして作用する。第１の伝達ゲート６０２の入力部は、好ましくは、第１の基準信号ＶＲＥＦ１を受け取るようになされ、第２の伝達ゲート６０４の入力部は、第２の基準信号ＶＲＥＦ２を受け取るようになされている。伝達ゲート６０２の出力部は、マルチプレクサ６００の出力信号ＶＲＥＦを生成できるように、伝達ゲート６０４の出力部に、ノードＮ１で接続されている。

制御信号ＶＩＯＬが、伝達ゲート６０２内のＰＭＯＳデバイスのゲートに、また伝達ゲート６０４内のＮＭＯＳデバイスのゲートに印加され、制御信号ＶＩＯＬＢは、信号ＶＩＯＬの論理的補数であり、伝達ゲート６０２内のＮＭＯＳデバイスのゲートに、また伝達ゲート６０４内のＰＭＯＳデバイスのゲートに印加される。このように構成されるマルチプレクサでは、制御信号ＶＩＯＬがローであるとき、基準信号ＶＲＥＦ１が、マルチプレクサ６００の出力信号ＶＲＥＦとして選択され、そうでない場合は、基準信号ＶＲＥＦ２が選択される。

図７は、本発明の一実施形態に従って形成された例示的基準選択回路７００を示す概略図である。基準選択回路７００を、基準選択回路４００（図４を参照されたい）の例示的実装形態内で使用すると、図２の電圧レベル・トランスレータ回路２００内の電圧クランプ回路２０２をバイアスすることができる。本発明が、示された特定の基準選択回路の配置には限定されないことを認識されたい。

基準選択回路７００は、好ましくは、ダイオード構成で接続された第１の高電圧のＮＭＯＳデバイスＭ３ＮＤ１、および本質的にゲート・スイッチとして作用する高電圧のＰＭＯＳデバイスＭ３ＰＳＷを含む。具体的には、デバイスＭ３ＮＤ１のソースが、コア電圧源ＶＤＤＣＯＲＥに接続できるようになされており、Ｍ３ＮＤ１のゲートおよびドレインが、デバイスＭ３ＰＳＷのドレインに、ノードＮ１で接続されている。デバイスＭ３ＰＳＷのソースは、ＩＯ電圧源ＶＤＤＩＯに接続できるようになされており、Ｍ３ＰＳＷのゲートは、制御信号、ＰＤを受け取るようになされており、この信号は、基準選択回路７００を選択的に不能にするための電源遮断信号とすることができる。基準選択回路を選択的に使用不能にすることが必要とされないとき、デバイスＭ３ＰＳＷを、適切な値の抵抗体または他の負荷要素と交換することができる。図２の電圧レベル・トランスレータ回路２００内の電圧クランプ回路２０２をバイアスするための出力信号、ＶＲＥＦが、ノードＮ１で生成される。

ＰＭＯＳデバイスＭ３ＰＳＷは、好ましくは、長いチャネル・デバイスであり、それによって、制御信号ＰＤが非活性状態（たとえば、論理ロー）であるとき、基準選択回路７００内の電流、Ｉ１が制限される。ＶＤＤＩＯが、実質的に、ＶＤＤＣＯＲＥより大きい（たとえば、１つのしきい値電圧より大きい）とき、ノードＮ１で生成される出力信号ＶＲＥＦは、ＶＤＤＣＯＲＥ上の約１つのしきい値電圧（たとえば、約１．７５ボルト）となる。この電圧は、本質的に、電圧レベル・トランスレータ回路の入力段２０４内の低電圧ＮＭＯＳデバイス（Ｍ１Ｎ１およびＭＩＮ２）に過度に負荷をかけずに、電圧レベル・トランスレータ回路２００（図２を参照されたい）における電圧クランプ回路２０２内のＮＭＯＳデバイス（Ｍ３Ｎ１およびＭ３Ｎ２）のゲートに印加することができる最大許容電圧レベルに実質的に等しい。これは、ノードｉ３およびｉ４が、ＶＤＤＣＯＲＥに実質的に等しいＶＲＥＦ未満の約１つのしきい値電圧の最大値を基準としている場合があるためである。

ＶＤＤＩＯが、ＶＤＤＣＯＲＥ上の約１つのしきい値電圧以下の範囲内に低下したとき、ダイオード接続されたＮＭＯＳデバイスＭ３ＮＤ１はオフになるが、デバイスＭ３ＰＳＷは、制御信号ＰＤによってゲート制御され、オンのままであり、それによって、ノードＮ１が引きつけられ、したがって、出力信号ＶＲＥＦが実質的にＶＤＤＩＯまで引きつけられる。この場合、ＶＲＥＦは、ＶＤＤＣＯＲＥ上の約１つのしきい値電圧以下となることができる。デバイスＭ３ＰＳＷは、好ましくは、たとえば、基準選択回路７００内の電流Ｉ１を制限するために、実質的に１未満の長いチャネルＷ／Ｌ比率を選択などすることによって、弱くなるように、また出力信号ＶＲＥＦが、ＶＤＤＣＯＲＥ上の約１つのしきい値電圧より決して大きくならないことを保証するように寸法決めされる。

電源遮断動作モード時、制御信号ＰＤは、好ましくは、論理ハイ・レベルであり、それによって、ＰＭＯＳデバイスＭ３ＰＳＷがオフになる。この動作が行われているとき、ノードＮ１で生成された電圧ＶＲＥＦは不確定であり、また浮動しており望ましくない場合がある。ＶＲＥＦが未定になることを防止するために、第２の高電圧ＮＭＯＳデバイスＭ３ＮＳＷが、好ましくは、基準選択回路内に含まれ、ノードＮ１とＶＳＳの間に接続され、制御信号ＰＤによってゲート制御される。したがって、電源遮断モード時など、信号ＰＤがハイであるとき、デバイスＭ３ＮＳＷはオンにされ、それによって、ノードＮ１がＶＳＳに引きつけられる。あるいは、デバイスＭ３ＮＳＷを、ノードＮ１と他の電圧源、たとえば、ＶＤＤＣＯＲＥなどとの間に接続することができる。基準選択回路７００は、さらに、ノードＮ１とＶＳＳの間に接続されたキャパシタ、ＣＲを含むことができる。キャパシタＣＲは、少なくとも部分的に、電圧ＶＲＥＦ内のノードＮ１で発生する可能性があるノイズを低減させる働きをする。あるいは、任意の実質的に一定の電圧源が、交流接地として作用するので、キャパシタＣＲを、ノードＮ１と他の実質的に一定の電圧源（たとえば、ＶＤＤＣＯＲＥ）との間に接続することができる。キャパシタＣＲの値は、好ましくは、当業者によって理解されるように、減衰させるべき所望の周波数成分に応じて選択される。

図８は、時間に応じた（秒単位で）、図３に示した基準回路３００と共に使用されたときの図２の例示的電圧レベル・トランスレータ回路２００内のいくつかの信号の例示的なシミュレーションの結果に関するグラフである。このシミュレーション結果は、約１０メガヘルツ（ＭＨｚ）の速度で、また最悪のプロセス、電圧、および温度（ＰＶＴ）状態（たとえば、遅い集積回路プロセス、および低温）下で動作する例示的電圧レベル・トランスレータ回路用に提供されたものである。より大きいＩＯ電圧源ＶＤＤＩＯが、グラフ８０２によって表され、より小さいコア電圧源ＶＤＤＣＯＲＥが、グラフ８０４によって表され、電圧クランプ回路（図２内の２０２）をバイアスするための基準回路３００（図３）によって生成された電圧ＶＲＥＦが、グラフ８０６によって表され、電圧レベル・トランスレータ回路（図２内の２００）に供給された入力信号Ａが、グラフ８０８によって表され、電圧レベル・トランスレータ回路によって生成された出力信号Ｚが、グラフ８１０によって表されている。ＶＤＤＩＯは、０．９ボルトから約３．６ボルトにまで変動させられ、一方、ＶＤＤＣＯＲＥは、０．８５ボルトで保持されている。この図から明らかであるように、ＶＤＤＩＯが約１．９ボルト未満であるとき、電圧レベル・トランスレータ回路によって生成された出力信号Ｚは０であり、この回路が、所期の電源電圧範囲を超えては、適正に作用しないことを示している。

図９は、一方、時間に応じた（秒単位で）、図７に示した基準回路７００と共に使用されたときの図２の例示的電圧レベル・トランスレータ回路２００内のいくつかの信号の例示的なシミュレーションの結果に関するグラフである。このシミュレーション結果は、図８と同じ状態下で、すなわち、約１０ＭＨｚの速度で、また最悪ＰＶＴ状態（たとえば、遅い集積回路プロセス、および低温）下で動作する例示的電圧レベル・トランスレータ回路用に提供されたものである。ＩＯ電圧源ＶＤＤＩＯが、グラフ９０２によって表され、より小さいコア電圧源ＶＤＤＣＯＲＥが、グラフ９０４によって表され、電圧クランプ回路（図２内の２０２）をバイアスするための基準選択回路７００（図７）によって生成された電圧ＶＲＥＦが、グラフ９０６によって表され、電圧レベル・トランスレータ回路（図２内の２００）に供給された入力信号Ａが、グラフ９０８によって表され、電圧レベル・トランスレータ回路によって生成された出力信号Ｚが、グラフ９１０によって表されている。

図８内に示したシミュレーションにおいて見られるように、ＶＤＤＣＯＲＥは、０．８５ボルトで保持され、ＶＤＤＩＯは、０．９ボルトから３．６ボルトにまで変動させられる。ＶＤＤＩＯが非常に小さいとき、ＶＲＥＦの値は、実質的にＶＤＤＩＯに等しくなる。ＶＤＤＩＯが上昇するにつれて、ＶＲＥＦは、実質的に、連続的に上昇して、ＶＤＤＣＯＲＥ上の約１つのしきい値の定常値に達する。この図から明らかであるように、この電圧レベル・トランスレータ回路は、ＶＤＤＩＯの変動量全体（たとえば、約０．９ボルトから約３．６ボルトまで）にわたって、許容出力信号Ｚを生成し、この回路が、図３の基準回路３００と共に使用されたときの電圧レベル・トランスレータ回路に比べて、実質的により広い電源電圧の範囲にわたって適正に作用していることを示している。

本明細書において説明した本発明の電圧レベル変換技術を、当業者には明らかなように、他の電圧レベル間で変換できるように、他の回路構成で使用することができることを認識されたい。たとえば、図２に示した電圧レベル・トランスレータ回路２００内のトランジスタ・デバイスの極性と逆の極性を持つトランジスタ・デバイスを含むトランスレータ回路（図示せず）を、当業者によって理解されるように、用いることができる。

本発明の電圧レベル・トランスレータ回路の少なくとも一部を、集積回路内に実装することができる。集積回路を形成する際に、複数の同一のダイが、通常、半導体ウェハの表面上の繰り返されたパターン内に製作される。各ダイは、本明細書において説明したデバイスを含み、また他の構造体および／または回路を含むことができる。個々のダイは、ウェハから、切断され、またはさいの目に切られ、次いで、集積回路として実装される。当業者は、ウェハをさいの目に切り、ダイを実装して、集積回路を作成する方法を知っている。このように製作された集積回路は、本発明の一部とみなされる。

本発明の例示的実施形態を、本明細書において、添付図面を参照して、説明してきたが、本発明は、それらの精密な実施形態には限定されないということ、しかもさまざまな他の変更および修正を、添付の特許請求の範囲から逸脱することなく、当業者によって、その中に加えることができるということを理解されたい。

本発明の技術を組み込むように修正することができる例示的電圧レベル・トランスレータ回路を示す概略図である。 本発明の技術が実装された例示的電圧レベル・トランスレータ回路を示す概略図である。 図２に示した電圧レベル・トランスレータ回路で使用するのに適した例示的基準回路を示す概略図である。 本発明の一実施形態に従って形成された例示的基準選択回路を示す構成図である。 本発明の一実施形態に従って、図４に示した基準選択回路と共に使用するのに適した例示的検知回路を示す概略図である。 本発明の一実施形態に従って、図４に示した基準選択回路と共に使用するのに適した例示的マルチプレクサ回路を示す概略図である。 本発明の例示的実施形態に従って形成された、図２に示した電圧レベル・トランスレータ回路で使用するのに適した例示的基準回路を示す概略図である。 図３の例示的基準回路を使用する、図２に示した電圧レベル・トランスレータ回路用の例示的シミュレーション波形を示す図である。 図７の例示的基準回路を使用する、図２に示した電圧レベル・トランスレータ回路用の例示的シミュレーション波形を示す図である。

Claims (10)

1. 第１の電圧源を基準とする入力信号を、第２の電圧源を基準とする出力信号に変換するための電圧レベル・トランスレータ回路であって、
   前記入力信号を受け取るための、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた第１のしきい値電圧を持つトランジスタ・デバイスを含む入力段と、
   前記入力段に結合され、前記入力信号の論理状態をあらわす信号を保存するように作用し、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた、前記第１のしきい値電圧より大きい第２のしきい値電圧を持つトランジスタ・デバイスを含むラッチ回路と、
   前記入力段と前記ラッチ回路の間に接続された、前記入力段の両端間の電圧を制限するように作用する電圧クランプ回路であって、前記入力段の両端間の電圧の振幅が、前記第１および第２の電圧源間の電圧差に応じて制御される電圧クランプ回路とを含む、電圧レベル・トランスレータ回路。
2. 前記電圧クランプ回路が、少なくとも、第１および第２の基準信号と一緒に関連付けられた第１および第２の振幅をそれぞれ持つ基準信号を受け取るように、また少なくとも、部分的に、前記第１および第２の電圧源間の電圧差に基づいて、前記少なくとも第１および第２の基準信号の中の１つを、前記基準選択回路の出力信号として選択するように作用する基準選択回路を含み、前記入力段の両端間の電圧が、前記基準選択回路の前記出力信号の関数である、請求項１に記載の電圧レベル・トランスレータ回路。
3. 前記電圧クランプ回路が、少なくとも前記第１および第２の電圧源を受け取るように、しかも前記第１および第２の電圧源間の電圧差を表す少なくとも第１の制御信号を生成するように作用する検知回路を含み、前記入力段の両端間の電圧が前記第１の制御信号に応じて制御される、請求項１に記載の電圧レベル・トランスレータ回路。
4. 前記第１の制御信号が、（ｉ）前記第１および第２の電圧源間の電圧差が、指定された量未満またはそれにほぼ等しいかどうか、また（ｉｉ）前記第１および第２の電圧源間の電圧差が、前記指定された量より大きいどうかの少なくとも一方を表す、請求項３に記載の電圧レベル・トランスレータ回路。
5. 前記電圧クランプ回路が、少なくとも第１および第２の信号を受け取るように作用する検知回路を含み、各前記第１および第２の信号が、それぞれ、前記第１および第２の電圧源の振幅を表し、前記検知回路が、さらに、前記第１および第２の電圧源間の電圧差を表す少なくとも第１の制御信号を生成するように作用し、前記入力段の両端間の電圧が、前記第１の制御信号に応じて制御される請求項１に記載の電圧レベル・トランスレータ回路。
6. 前記電圧クランプ回路が、
   少なくとも前記第１および第２の電圧源を受け取り、また前記第１および第２の電圧源間の電圧差を表す少なくとも第１の制御信号を生成するように作用する検知回路と、
   少なくとも第１および第２の基準信号を受け取り、また出力基準信号を生成するように作用するスイッチング回路とを含み、前記スイッチング回路が、前記少なくとも第１の制御信号に応じて、前記少なくとも第１および第２の基準信号の中の１つを、前記出力基準信号として選択するように作用し、前記入力段の両端間の電圧が、前記スイッチング回路の前記出力基準信号の関数である、請求項１に記載の電圧レベル・トランスレータ回路。
7. 前記電圧レベル・トランスレータ回路の少なくとも一部が、前記電圧レベル・トランスレータ回路に供給される少なくとも第１の制御信号に応じて、選択的にオフにされるように構成できる、請求項１に記載の電圧レベル・トランスレータ回路。
8. 前記電圧クランプ回路が、前記第１の電圧源に接続できるようになされたソースと、第１のノードで、一緒に接続され、前記第２の電圧源に、直列抵抗素子を介して接続できるようになされている前記ＮＭＯＳデバイスのゲートおよびドレインとを含むＮＭＯＳデバイスを含む基準選択回路を含み、前記基準選択回路が、前記第１のノードで、少なくとも、部分的に、前記第１および第２電圧源間の電圧差に基づいた出力信号を生成するように作用し、前記入力段の両端間の電圧が、前記基準選択回路の前記出力信号の関数である、請求項１に記載の電圧レベル・トランスレータ回路。
9. 前記電圧クランプ回路が、
   前記第１の電圧源に接続できるようになされたソースと、第１のノードで一緒に接続されている前記ＮＭＯＳデバイスのゲートおよびドレインとを含む第１のＮＭＯＳデバイスと、
   第３の電圧源に接続できるようなされたソースと、前記第１のノードに接続されたドレインと、第１の制御信号を受け取るようになされたゲートとを含む第２のＮＭＯＳデバイスと、
   前記第２の電圧源に接続できるようになされたソースと、前記第１のノードに接続されたドレインと、前記第１の制御信号を受け取るようになされたゲートとを含むＰＭＯＳデバイスとを含む、基準選択回路であって、前記第１の制御信号に応じて選択的に使用不能になる基準選択回路を含み、
   前記基準選択回路が、前記第１のノードで、少なくとも、部分的に、前記第１および第２の電圧源間の電圧差に基づく出力信号を生成するように作用し、前記入力段の両端間の電圧が、前記基準選択回路の前記出力信号の関数である、請求項１に記載の電圧レベル・トランスレータ回路。
10. 第１の電圧源を基準とする入力信号を、第２の電圧源を基準とする出力信号に変換するための少なくとも１つの電圧レベル・トランスレータ回路を含む集積回路であって、前記少なくとも１つの電圧レベル・トランスレータ回路が、
    前記入力信号を受け取るための、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた第１のしきい値電圧を持つトランジスタ・デバイスを含む入力段と、
    前記入力段に結合され、前記入力信号の論理状態を表す信号を保存するように作用し、少なくとも１つのトランジスタ・デバイスと一緒に関連付けられた、前記第１のしきい値電圧より大きい第２のしきい値電圧を持つトランジスタ・デバイスを含むラッチ回路と、
    前記入力段と前記ラッチ回路の間に接続され、前記入力段の両端間の電圧を制限するように作用する電圧クランプ回路とを含み、前記入力段の両端間の電圧の振幅が、前記第１および第２の電圧源間の電圧差に応じて制御される、集積回路。

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