JP2004023402A - Ｉｏセル回路 - Google Patents
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Abstract
【課題】コストアップを最小限に食い止めることが可能なＩＯセル回路を提供する。
【解決手段】プルアップ抵抗とプルダウン抵抗を内蔵し、制御信号によってプルアップ機能或いはプルダウン機能を活性化するＩＯセル回路において、プルアップ機能活性時に端子５Ｖ入力に耐え得るためにプルダウン抵抗回路（ＮＭＯＳトランジスタ３）の一部を共用してプルアップ抵抗を構成した。
【選択図】 図１
【解決手段】プルアップ抵抗とプルダウン抵抗を内蔵し、制御信号によってプルアップ機能或いはプルダウン機能を活性化するＩＯセル回路において、プルアップ機能活性時に端子５Ｖ入力に耐え得るためにプルダウン抵抗回路（ＮＭＯＳトランジスタ３）の一部を共用してプルアップ抵抗を構成した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、５Ｖ入力に対応できる３Ｖ電源仕様のＩＯセル（５ＶトレラントＩＯセル）回路に関し、特にプルアップ機能、プルダウン機能を兼用できるＩＯセル回路に関するものである。本発明は、パソコンなど各種電気機器に応用できる。
【０００２】
【従来の技術】
図２は第１の従来例に係るＩＯセル回路の構成図である。図２の回路では、プルアップ抵抗をＰＭＯＳトランジスタ、プルダウン抵抗をＮＭＯＳトランジスタへ置き換え、ＭＯＳのゲート電位を制御することでプルアップ機能、プルダウン機能の活性化が実現される（プルアップ機能、プルダウン機能を同時に活性化することは、機能上有り得ない）。
【０００３】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、プルアップ抵抗を構成するＰＭＯＳトランジスタ１の信頼性が確保されないという問題がある。
【０００４】
このような問題を解決するため、従来、保護回路を伴った回路（５Ｖトレラント）が知られている。図３は第２の従来例に係るＩＯセル回路の構成図である。図３の回路では、ＮＭＯＳトランジスタ２を追加したので、たとえ端子電圧が外部で強制的に５Ｖへ吊られた場合でもノードＡの電位は、ＶＣＣ−Ｖｔｈを超えることは無く、ＶＣＣ側への電流逆流は無い。また、トレラント動作時以外のケースを考えると、通常ＮＭＯＳトランジスタ２のＶｔｈが０Ｖに近づけば近づく程、プルアップ機能活性時の端子電圧がＶＣＣへ近づくこととなり、良いとされている。
【０００５】
なお、特開平１０−１３５８１８号公報には、入力バッファの消費電力を低減し、かつ信頼性を向上する５Ｖトレラント入力回路が提示されている。
【０００６】
【発明が解決しようとする課題】
図３の回路で追加されたＮＭＯＳトランジスタ２は、端子に直接接続されており、耐圧を十分に検討する必要がある。レイアウトの側面から見た場合、トランジスタのソース或いはドレインの耐圧を上げようとすれば、どうしてもそれらソース或いはドレインの面積を取る必要があり、そのためＩＯセルサイズの拡大、ひいてはチップサイズの拡大を招き、コストアップは免れない。
【０００７】
本発明は、コストアップを最小限に食い止めることが可能なＩＯセル回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、プルアップ抵抗とプルダウン抵抗を内蔵し、制御信号によってプルアップ機能或いはプルダウン機能を活性化するＩＯセル回路において、プルアップ機能活性時に端子５Ｖ入力に耐え得るためにプルダウン抵抗回路の一部を共用してプルアップ抵抗を構成したＩＯセル回路を最も主要な特徴とする。
【０００９】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係るＩＯセル回路の構成図である。本発明では、元々ＮＭＯＳ１個で構成されていたプルダウン抵抗を複数に分割し、その内端子へ直接接続されているＮＭＯＳトランジスタ３を図３のＮＭＯＳトランジスタ２の代わりとして、プルアップ抵抗の一部に使用した。
【００１０】
こうすることで、端子に直結するトランジスタ数が従来より少なくて済み、ＩＯセルサイズを拡大する原因にもならない。
【００１１】
【発明の効果】
以上説明したように、本発明のＩＯセル回路では、プルアップ抵抗の５Ｖトレラントに必要となるＮＭＯＳトランジスタをプルダウン抵抗のＮＭＯＳトランジスタと共用しているので、ＩＯセルサイズを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＩＯセル回路の構成図である。
【図２】第１の従来例に係るＩＯセル回路の構成図である。
【図３】第２の従来例に係るＩＯセル回路の構成図である。
【符号の説明】
１ ＰＭＯＳトランジスタ
２、３ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、５Ｖ入力に対応できる３Ｖ電源仕様のＩＯセル（５ＶトレラントＩＯセル）回路に関し、特にプルアップ機能、プルダウン機能を兼用できるＩＯセル回路に関するものである。本発明は、パソコンなど各種電気機器に応用できる。
【０００２】
【従来の技術】
図２は第１の従来例に係るＩＯセル回路の構成図である。図２の回路では、プルアップ抵抗をＰＭＯＳトランジスタ、プルダウン抵抗をＮＭＯＳトランジスタへ置き換え、ＭＯＳのゲート電位を制御することでプルアップ機能、プルダウン機能の活性化が実現される（プルアップ機能、プルダウン機能を同時に活性化することは、機能上有り得ない）。
【０００３】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、プルアップ抵抗を構成するＰＭＯＳトランジスタ１の信頼性が確保されないという問題がある。
【０００４】
このような問題を解決するため、従来、保護回路を伴った回路（５Ｖトレラント）が知られている。図３は第２の従来例に係るＩＯセル回路の構成図である。図３の回路では、ＮＭＯＳトランジスタ２を追加したので、たとえ端子電圧が外部で強制的に５Ｖへ吊られた場合でもノードＡの電位は、ＶＣＣ−Ｖｔｈを超えることは無く、ＶＣＣ側への電流逆流は無い。また、トレラント動作時以外のケースを考えると、通常ＮＭＯＳトランジスタ２のＶｔｈが０Ｖに近づけば近づく程、プルアップ機能活性時の端子電圧がＶＣＣへ近づくこととなり、良いとされている。
【０００５】
なお、特開平１０−１３５８１８号公報には、入力バッファの消費電力を低減し、かつ信頼性を向上する５Ｖトレラント入力回路が提示されている。
【０００６】
【発明が解決しようとする課題】
図３の回路で追加されたＮＭＯＳトランジスタ２は、端子に直接接続されており、耐圧を十分に検討する必要がある。レイアウトの側面から見た場合、トランジスタのソース或いはドレインの耐圧を上げようとすれば、どうしてもそれらソース或いはドレインの面積を取る必要があり、そのためＩＯセルサイズの拡大、ひいてはチップサイズの拡大を招き、コストアップは免れない。
【０００７】
本発明は、コストアップを最小限に食い止めることが可能なＩＯセル回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、プルアップ抵抗とプルダウン抵抗を内蔵し、制御信号によってプルアップ機能或いはプルダウン機能を活性化するＩＯセル回路において、プルアップ機能活性時に端子５Ｖ入力に耐え得るためにプルダウン抵抗回路の一部を共用してプルアップ抵抗を構成したＩＯセル回路を最も主要な特徴とする。
【０００９】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係るＩＯセル回路の構成図である。本発明では、元々ＮＭＯＳ１個で構成されていたプルダウン抵抗を複数に分割し、その内端子へ直接接続されているＮＭＯＳトランジスタ３を図３のＮＭＯＳトランジスタ２の代わりとして、プルアップ抵抗の一部に使用した。
【００１０】
こうすることで、端子に直結するトランジスタ数が従来より少なくて済み、ＩＯセルサイズを拡大する原因にもならない。
【００１１】
【発明の効果】
以上説明したように、本発明のＩＯセル回路では、プルアップ抵抗の５Ｖトレラントに必要となるＮＭＯＳトランジスタをプルダウン抵抗のＮＭＯＳトランジスタと共用しているので、ＩＯセルサイズを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＩＯセル回路の構成図である。
【図２】第１の従来例に係るＩＯセル回路の構成図である。
【図３】第２の従来例に係るＩＯセル回路の構成図である。
【符号の説明】
１ ＰＭＯＳトランジスタ
２、３ ＮＭＯＳトランジスタ
Claims (1)
- プルアップ抵抗とプルダウン抵抗を内蔵し、制御信号によってプルアップ機能或いはプルダウン機能を活性化するＩＯセル回路において、プルアップ機能活性時に端子５Ｖ入力に耐え得るためにプルダウン抵抗回路の一部を共用してプルアップ抵抗を構成したことを特徴とするＩＯセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002174882A JP2004023402A (ja) | 2002-06-14 | 2002-06-14 | Ｉｏセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002174882A JP2004023402A (ja) | 2002-06-14 | 2002-06-14 | Ｉｏセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004023402A true JP2004023402A (ja) | 2004-01-22 |
| JP2004023402A5 JP2004023402A5 (ja) | 2005-09-29 |
Family
ID=31173738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002174882A Pending JP2004023402A (ja) | 2002-06-14 | 2002-06-14 | Ｉｏセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004023402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192682A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社沖データ | 発光駆動回路及び画像形成装置 |
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-
2002
- 2002-06-14 JP JP2002174882A patent/JP2004023402A/ja active Pending
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