JP2010130579A - トレラントバッファ回路及びインターフェース - Google Patents
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Abstract
【解決手段】トレラントバッファ回路100は、電源端子VDD1と出力端子102の間にソースを共有して直列接続されたPチャンネルMOSトランジスタQ111,Q112と、出力端子102と接地端子の間に接続されたNチャンネルMOSトランジスタQ113と、PチャンネルMOSトランジスタQ111のゲートに出力接続されたインバータ121と、PチャンネルMOSトランジスタQ112のゲートに出力接続されたインバータ122と、各MOSトランジスタQ111、Q112、Q113にそれぞれ第1、第2及び第3の制御信号を出力してこれらのMOSトランジスタのオン・オフを制御する制御回路130とを備える。
【選択図】図1
Description
図1は、本発明の実施の形態1に係るトレラントバッファ回路の構成を示す回路図である。本実施の形態は、出力インターフェースに搭載されるトレラントバッファ回路に適用した例である。
実施の形態2は、トレラントバッファ回路100をUARTインターフェースに適用した例である。
実施の形態3は、UARTインターフェースや外部システム機器との出力インターフェースを複数設けた例である。
101 接地端子
102 出力端子
110 出力回路
121,122 インバータ
130 制御回路
131 入力端子
132,133,134 制御端子
141,142,143,144,145 論理素子
200 UARTインターフェース
210,310 CPU
220,320 レジスタ
230,330,340,350 外部システム回路
300 出力インターフェース
VDD1 電源端子
Q111,Q112,Q114,Q116 PチャンネルMOSトランジスタ
Q113,Q115,Q117 NチャンネルMOSトランジスタ
Claims (8)
- 電源端子と出力端子の間に、ソースを共有し、直列接続される第1及び第2のPチャネルMOSトランジスタと、
前記出力端子と接地端子の間に接続される第1のNチャネルMOSトランジスタと、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ、及び前記第1のNチャネルMOSトランジスタにそれぞれ第1、第2及び第3の制御信号を出力してこれらのMOSトランジスタのオン・オフを制御する制御回路と、
を備えることを特徴とするトレラントバッファ回路。 - 前記第1及び第2のPチャネルMOSトランジスタの各ゲートは、前記第1及び第2の制御信号に基づいて、接地電位又は前記ソースの電位に接続され、
前記第1のNチャネルMOSトランジスタのゲートは、前記第3の制御信号に基づいて、接地電位又は電源電位に接続されることを特徴とする請求項1記載のトレラントバッファ回路。 - 前記第1及び第2のPチャネルMOSトランジスタのソースの電位を電源とし、前記第1の制御信号が入力され、前記第1のPチャネルMOSトランジスタのゲートに出力接続される第1のインバータと、
前記第1及び第2のPチャネルMOSトランジスタのソースの電位を電源とし、前記第2の制御信号が入力され、前記第2のPチャネルMOSトランジスタのゲートに出力接続される第2のインバータとを備えることを特徴とする請求項1記載のトレラントバッファ回路。 - 前記第1及び第2のPチャネルMOSトランジスタは、ソースが共通で、かつバックゲートを前記ソースに接続することにより、前記第1及び第2のPチャネルMOSトランジスタに生じる寄生ダイオードが、それぞれ電流を阻止する逆方向に直列接続されることを特徴とする請求項1記載のトレラントバッファ回路。
- 前記第1及び第2のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ、及び前記第1及び第2のインバータは、出力回路を構成し、
前記制御回路は、前記第1、第2及び第3の制御信号を出力して、前記出力回路を、ハイインピーダンス状態、Low状態、プッシュプル動作、又はオープンドレイン動作のうち少なくともいずれかに切替え動作させることを特徴とする請求項1記載のトレラントバッファ回路。 - 前記制御回路は、前記電源端子の電源により動作することを特徴とする請求項1記載のトレラントバッファ回路。
- 前記第1のインバータは、前記第1及び第2のPチャネルMOSトランジスタにより共有された前記ソースに、ソースが接続された第3のPチャネルMOSトランジスタと、
ドレインとゲートを前記第3のPチャネルMOSトランジスタと共有してソースを接地した第2のNチャネルMOSトランジスタとを備え、
前記第2のインバータは、前記第1及び第2のPチャネルMOSトランジスタにより共有された前記ソースに、ソースが接続された第4のPチャネルMOSトランジスタと、
ドレインとゲートを前記第4のPチャネルMOSトランジスタと共有してソースを接地した第3のNチャネルMOSトランジスタとを備えることを特徴とする請求項3記載のトレラントバッファ回路。 - CPU及びレジスタの出力信号をトレラントバッファ回路を介して、外部機器に出力するインターフェースであって、
前記トレラントバッファ回路は、請求項1乃至請求項7のいずれかに記載のトレラントバッファ回路であることを特徴とするインターフェース。
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