JP2003179478A - 可変な出力ドライバ回路 - Google Patents

可変な出力ドライバ回路

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JP2003179478A
JP2003179478A JP2002157858A JP2002157858A JP2003179478A JP 2003179478 A JP2003179478 A JP 2003179478A JP 2002157858 A JP2002157858 A JP 2002157858A JP 2002157858 A JP2002157858 A JP 2002157858A JP 2003179478 A JP2003179478 A JP 2003179478A
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Kurt Schwartz
スクワーツ カート
Michael Alwais
オルワイズ ミカエル
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Abstract

(57)【要約】 （修正有） 【課題】 ＦＲＡＭ構成可能な出力ドライバ回路であっ
て、ユーザがＣＭＯＳレベルプッシュ／プル操作又は真
のオープンドレイン操作のどちらに対する出力ドライバ
も構成することができるようにする。 【解決手段】不揮発性の構成可能な出力回路ドライバ回
路４０は、ユーザー選択可能な出力回路構成データを記
憶するための不揮発性メモリ（ＦＲＡＭ構成）４４、出
力パット５４に接続するＣＭＯＳ出力ステージ５２及び
ＣＭＯＳ出力ステージ５２に接続する制御論理回路（コ
ントロールロジック）４６を含み、制御論理回路４６
は、入力信号及び回路構成データを受ける。レベルシタ
４８は制御論理回路（コントロールロジック）４６の第
１の出力５６及び出力ステージ５２のノード６４に接続
し、入力論理レベルを出力論理レベルにシフトする。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は出力ドライバ回路に関し、より
詳細には、真(true)のオープンドレイン出力ドライバ及
びプッシュ／プル出力ドライバを提供する方法及び回路
であって、それはユーザコマンド信号によって容易に構
成可能である。
【０００２】一般的に、ＣＭＯＳ集積回路の２つの異な
るバージョンが利用でき、その１つはプッシュ／プル出
力を有し、他はオープンドレイン出力を有する。図１に
関して述べると、集積回路のためのＣＭＯＳプッシュ／
プル出力ドライバ１０は、入力ノード１２、出力パッド
１４、ＮチャンネルプルダウントランジスタＭＮ１及び
ＰチャンネルプルアップトランジスタＭＰ１を含む。ト
ランジスタＭＮ１及びＭＰ２の電流経路は、出力パッド
１４でＶＤＤ電源と接地との間で一体に接続する。パッ
ド１４の出力信号は、ノード１２で入力信号の極性から
反転する。
【０００３】次に図２を参照すると、ＮＭＯＳオープン
ドレイン出力ドライバ２０は、外部電源ＶＥＸＴに接続
された外部プルアップ抵抗１６を有している。集積回路
のためのＮＭＯＳオープンドレイン出力ドライバ２０
は、入力ノード１２、出力パッド１４及び唯一のＮチャ
ンネルプルダウントランジスタＭＮ１を含む。トランジ
スタＭＮ１及びレジスタ１６の電流経路は、出力パッド
１４でＶＥＸＴ電源と接地との間で一体に接続する。
【０００４】標準のＣＭＯＳプッシュ／プルドライバ回
路１０は、外部プルアップ電圧がＶＤＤ＋ＶBE（ＶBEは
ダイオードしきい電圧である）を超える場合、ＰＭＯＳ
ウェル（図１に示さず）の順方向バイアス及び関連リー
ク電流を防止するために、分離されるＰＭＯＳプルアッ
プトランジスタＭＰ１を有しなければならない。真のオ
ープンドレイン出力は、装置の供給電圧に依存してはな
らない。従って、集積回路は上で述べた２つのドライバ
オプションのどちらも、一般的に提供される。これらの
２つのドライバオプションは、通常金属マスクオプショ
ンかプログラム可能なフューズを有する工場で構成され
る一般の回路に基づき、ユーザが出力タイプを構成する
ことができるようになっていない。
【０００５】出力ドライバの両方のタイプを提供する先
行技術ユーザ−構成可能出力回路３０を図３に示す。出
力ドライバ回路３０は、入力ノード３２及び制御論理回
路３６に接続する制御信号ノード３４を含む。次に、制
御論理回路３６は、トランジスタＭＰ１及びＭＮ１のゲ
ートに、論理信号を提供する。出力が示される駆動のた
めの論理状態を表３８に記入する。データ出力状態は、
入力ノード３２（ＩＮ）によって制御され、所望の出力
構成のタイプは、制御信号ノード３４（ＰＰ）によって
制御される。ノード３２上のハイ論理及びノード３４上
のロー論理はトランジスタＭＮ１及びＭＰ１がターンオ
フされるため”ＨｉＺ”ハイインピーダンス出力を生じ
る。
【０００６】図３で示される回路３０によって提供され
る構成能力は揮発性であり、パワーアップの後のユーザ
によって構成されなくてはならない。それは、制御論理
回路３６でのデータ状態がパワーが除去されるたびに破
壊されるからである。更に、標準のプッシュ／プル出力
ドライバ構成で上で説明したように、外部プルアップ電
圧がＶＤＤを超える場合、Ｎ−ウェル（図３に図示せ
ず）は順方向にバイアスされる。
【０００７】従って、先行技術で、異なるマスク構成を
有する分離した装置は、真のオープンドレイン出力を提
供するために完全にＰチャンネルを出力ドライバから取
り外すことを必要にされる。代替えとして、構成可能な
回路は、出力回路の両方のタイプを提供するが、出力回
路以外の構成能力は揮発性であり、プルアップ抵抗に接
続する許容外部電圧に制限がある。
【０００８】従って、プッシュ／プル出力及び真のオー
プンドレイン出力を提供することができる不揮発性の、
構成可能な出力ドライバ回路が望ましい。
【０００９】
【発明の概要】本発明に従うと、ＦＲＡＭ構成可能出力
ドライバ回路は、プルアップデバイス及び標準のＮチャ
ンネルトランジスタプルダウン装置のための一連の２つ
のスタックされたＰチャンネルトランジスタを使う出力
ステージを有する。２つのスタックされたＰチャンネル
トランジスタは、ＶＤＤ電源電圧に結合される第一のＰ
チャンネルトランジスタのソース及びＰチャンネルトラ
ンジスタが出力パッドに結合した第二のソースを有する
個々のＮ型ウェルを有する。出力がプッシュ／プルモー
ドでハイを駆動するとき、両方のＰチャンネル出力トラ
ンジスタが、伝導し、出力パッドは、ハイに駆動される
ことができる。出力ドライバが、プッシュ／プルかオー
プンドレインモードでローを駆動するとき、第一及び第
二のＰチャンネルトランジスタは両方ともターンオフ
し、出力パッドはローにされることができる。オープン
ドレインモードで、入力がハイであるとき、出力パッド
は、トライステート(tri-stated)であり、出力パッド
は、外部プルアップ装置によってハイに引かれる。第二
のＰチャンネルトランジスタは、出力パッド電圧に関係
なく離れて残る。外部プルアップ電圧がＶＤＤを超える
ならば、出力パッドノードを通す漏れ電流はない。それ
は、第二のＰチャンネルトランジスタのＮ−ウェルがパ
ッドに接続され、真のオープンドレインモード出力ドラ
イバ回路の操作と同一だからである。出力トランジスタ
への制御信号は、クローバー電流を防止するためにセッ
トされる。不揮発性制御論理が、プッシュ／プルかオー
プンドレインモード構成をセットするために使われる。
【００１０】プッシュ／プル又はオープンドレイン出力
ドライバとしてユーザ−構成可能であることが本発明の
利点である。
【００１１】この設計で、かなりの費用、時間、柔軟性
の利点があることが、本発明の出力ドライバの更なる利
点である。
【００１２】出力ドライバ構成が不揮発性の強誘電性の
ランダムアクセスメモリで記憶され、エンドユーザによ
っていつでも変えられることができることが、本発明の
出力ドライバの更なる利点である。
【００１３】それは、構成が持続的に記憶される本発明
の出力ドライバ及びパワー損失の後でさえ保持されるデ
ータの更なる利点である。
【００１４】本発明の、上述したもの及び他の目的、特
徴及び利点は、以下の本発明の好ましい実施形態の詳細
な説明からより明らかになり、それは添付の図面に関し
て進められる。
【００１５】
【詳細な説明】図４Ａについて述べると、不揮発性の構
成可能な出力回路ドライバ回路４０は、ユーザ−選択可
能な出力回路構成データを記憶するための不揮発性メモ
リ４４、出力パッド５４に接続するＣＭＯＳ出力ステー
ジ５２及びＣＭＯＳ出力ステージ５２に接続する制御論
理回路４６を含む。制御論理回路４６は、入力信号及び
回路構成データを受ける。更に詳細に下で説明されてい
るように、出力ドライバ回路４０も出力パッド５４を通
して実質的に漏れ電流流れを最小にするためにＣＭＯＳ
出力ステージ５３を横切って電圧を制御するために回路
を含む。
【００１６】不揮発性メモリ４４は、理想的には、本発
明の譲受人である、コロラド州、コロラドスプリングス
のラムトロンインターナショナル社によって製造される
タイプの強誘電性のランダムアクセスメモリである。図
示した、１つのトランジスタ、１つのコンデンサ（「１
Ｔ−１Ｃ」）強誘電体メモリセルベースメモリ、又は２
−トランジスタ、２つのコンデンサ（「２Ｔ−２Ｃ」）
強誘電性のメモリセルベースメモリのどちらも使われる
ことができる。２Ｔ−２Ｃメモリセルは、１Ｔ−１Ｃメ
モリセルのうちの２つを使い、相補型データとして１−
ビットデータ状態を記憶する。
【００１７】少しの間、図４Ｂに言及する。不揮発性メ
モリ４４は更に詳細に示される。１つの実施形態で、不
揮発性メモリ４４は、強誘電性のコンデンサ８２を含む
１Ｔ−１Ｃ強誘電体メモリセルを含み、該コンデンサ８
２は、プレートライン７４に接続する１つの末端を有
し、パス−ゲートトランジスタ７８のソース／ドレイン
に接続する他の末端を有する。トランジスタ７８のゲー
トはワード線７２に接続し、トランジスタ７８の他のソ
ース／ドレインはビット線７６に接続する。強誘電体コ
ンデンサ８２及びトランジスタ７８を含む強誘電性のメ
モリセルに加えて、メモリ４４は、パワーアップで刻時
されたパルスを受けるためのビット線７６及び入力８６
に接続するＤ入力を有しているラッチ８４を含む。Ｑ出
力は、制御論理ブロック４６に接続するＰＰ出力信号を
提供する。
【００１８】図４Ａに言及すると、ＣＭＯＳ出力ステー
ジ５２は、それぞれ／ＨＩＧＨ、／ＨＩＧＨ＿Ｐ２及び
ＬＯＷ論理信号を受けるための、ノード６２、６４及び
５８で、第一の、第二の及び第三入力を有する。第一の
ＰチャンネルトランジスタＭＰ１のソースはＶＤＤ電源
に接続し、ゲートは第一の入力を形成する。第二のＰチ
ャンネルトランジスタＭＰ２のソースは、Ｐチャンネル
トランジスタＭＰ１のドレインに接続し、ゲートは第二
の入力を形成し、ドレインは出力パッド５４に接続す
る。ＮチャンネルトランジスタＭＮ１のソースは接地に
接続し、ゲートは第三入力を形成し、ドレインは出力パ
ッド５４に接続される。ＰチャンネルトランジスタＭＰ
１のバルクノードはＶＤＤ電源に接続する。Ｐチャンネ
ルトランジスタＭＰ２のバルクノードは出力パッド５４
に接続する。ＮチャンネルトランジスタＭＮ１のバルク
ノードは接地に接続する。出力ステージ５２の第二の入
力６４の電圧は出力パッドの上で選択的にＶＰＡＤと表
示された電圧にセットされ、更に説明するように、出力
ステージを通して漏れ電流が防止するようになってい
る。
【００１９】制御論理回路４６は、ＩＮで表された入力
信号を受けるための第一の入力４２と、ＰＰで表された
回路構成データ信号を受けるための第二入力とを含む。
制御論理回路４６も、出力ステージ５２の第一の入力に
接続する第一の出力５６と、出力ステージ５２の第３の
入力に接続する第二の出力５８とを含む。ノード５６の
第一の出力信号はＨＩＧＨで表され、ノード５８の第二
の出力信号はＬＯＷで表されている。
【００２０】制御論理回路４６は、以下の論理テーブル
６６で示される論理関係を提供するように設計されてい
る。
【００２１】
【表２】
【００２２】構成データ信号ＰＰがハイであるとき、出
力ステージ５２は、プッシュプル出力構成に置かれる。
構成データ信号ＰＰが低いとき、出力ステージ５２は、
真のオープンドレインモードに置かれる。それは、／Ｈ
ＩＧＨがＶＤＤにセットされ／ＨＩＧＨ＿Ｐ２がＶＰＡ
Ｄ出力パッド電圧にセットされたとき、トランジスタＭ
Ｐ１及びＭＰ２を通して可能な漏れ電流がないからであ
る。出力パッド電圧に関係なく、出力ステージ（トラン
ジスタＭＰ２のゲートツードレイン電圧）をわたる電圧
は、実質的にゼロと等しく、従って、漏れ電流の流れは
防止される。例えＶＰＡＤ電圧がＶＤＤ電圧供給パワー
を超えても、トランジスタＭＰ１又はＭＰ２のＮウェル
は順方向にバイアスしない。
【００２３】レベルシフタ回路４８は、出力パッド５４
に接続するパワー末端、制御論理回路の第一の出力５６
に接続する入力及び出力ステージ５２の第二の入力６４
に接続する出力を有する。レベルシフタは、第一の及び
第二のＰチャンネルトランジスタＭＰＬＳ１及びＭＰＬ
Ｓ２を含む。トランジスタＭＰＬＳ１及びＭＰＬＳ２の
ソースは、パワー末端に接続する。トランジスタＭＰＬ
Ｓ１及びＭＰＬＳ２のゲート及びドレインは、クロスカ
ップルされ、第一のＰチャンネルトランジスタＭＰＬＳ
１のドレインは、ノード６４でレベルシフタの出力を形
成する。第一の及び第二のＮチャンネルトランジスタＭ
ＮＬＳ１及びＭＮＬＳ２は、Ｐチャンネルトランジスタ
ＭＰＬＳ１及びＭＰＬＳ２のドレインに接続する。Ｎチ
ャンネルトランジスタＭＮＬＳ１のドレインは、トラン
ジスタＭＰＬＳ１のドレインに接続し、ゲートはノード
５６でレベルシフタの入力を形成し、ソースは接地に接
続する。ＮチャンネルトランジスタＭＮＬＳ２のドレイ
ンはトランジスタＭＰＬＳ２のドレインに接続され、ゲ
ートはインバータＩ１を通してノード６２で反転レベル
シフタ入力信号を受け、ソースは接地に接続する。作動
中、レベルシフタ４８の関数は、入力論理電圧レベルを
出力論理レベルにシフトすることである。論理低入力信
号は、論理低出力信号のために接地で残るが、論理ハイ
入力信号はＶＤＤ電源電圧から電圧が出力パッド５４の
上で見いだされるＶＰＡＤまでシフトされる。
【００２４】次に図５について述べると、プロットは、
プッシュ／プルモードで構成される構成可能な出力ドラ
イバ回路４０に対する、ＬＯＷ、／ＨＩＧＨ＿Ｐ２、Ｈ
ＩＧＨ及び出力パッド信号を示し、出力ピンはハイに駆
動される。
【００２５】次に図６について述べると、プロットは、
プッシュ／プルモードで構成される構成可能な出力ドラ
イバ回路４０に対する、ＬＯＷ、／ＨＩＧＨ＿Ｐ２、Ｈ
ＩＧＨ及び出力パッド信号を示し、出力ピンはハイに駆
動される。
【００２６】次に図７について述べると、プロットは、
オープンドレインモードで構成される構成可能な出力ド
ライバ回路４０に対する、ＬＯＷ、／ＨＩＧＨ＿Ｐ２、
ＨＩＧＨ、及び出力パッド信号を示し、出力ピンはハイ
に駆動される。
【００２７】次に図８について述べると、プロットは、
オープンドレインモードで構成される構成可能な出力ド
ライバ回路４０に対するＬＯＷ、／ＨＩＧＨ＿Ｐ２、Ｈ
ＩＧＨ、及び出力パッド信号を示し、出力ピンはハイに
駆動される。
【００２８】このように、ユーザ−選択可能な出力回路
構成データが不揮発性の強誘電性のメモリで持続的に記
憶される出力ドライバ回路４０及び関連構造方法が説明
され、ＣＭＯＳ出力ステージは、構成データに応じてプ
ッシュ／プル出力か真のオープンドレイン出力を提供す
るために構成され、ＣＭＯＳ出力ステージをわたった電
圧は、出力パッドを通した実質的な漏れ電流流れを最小
にするために制御される。
【００２９】本発明の原理をその好ましい実施形態で説
明及び図示したが、当該技術において熟練するものによ
って、本発明が、このような原理から逸脱することな
く、その構成及び詳細が修正されることができることが
認められる。例えば、他のレベルシフタが使用されるこ
とができ、不揮発性メモリはフラッシュ、Ｅ２ＰＲＯ
Ｍ、ＥＰＲＯＭ又は他のどの電気的に変更可能な不揮発
性メモリでもありえる。従って、請求項の精神及び範囲
内から来る全ての修正及び変更を請求する。
【００３０】
【図面の簡単な説明】
【図１】先行技術ＣＭＯＳプッシュ／プル出力ドライバ
回路の回路図である。
【図２】外部プルアップレジスタ及び供給部を有する先
行技術ＮＭＯＳオープンドレイン出力ドライバ回路の回
路図である。
【図３】先行技術構成可能な出力ドライバ回路の回路図
である。
【図４Ａ】プッシュ／プルを有する本発明に従う不揮発
性の、構成可能な出力ドライバ回路の概略図は、出力モ
ード及び真のオープンドレイン出力モードである。
【図４Ｂ】更に詳細に図４Ａの不揮発性メモリブロック
を示す回路図である。
【図５】プッシュ／プルで構成される本発明の構成可能
な出力ドライバ回路のための回路信号のプロットは、高
く駆動される出力ピンを有する、モードである。
【図６】プッシュ／プルで構成される本発明の構成可能
な出力ドライバ回路のための回路信号のプロットは、低
くされる出力ピンを有する、モードである。
【図７】ハイに駆動される出力ピンを有する、オープン
ドレインモードで構成される本発明の構成可能な出力ド
ライバ回路への回路動機のプロットである。
【図８】ハイに駆動される出力ピンを有する、オープン
ドレインモードで構成される本発明の構成可能な出力ド
ライバ回路への回路信号のプロットである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミカエル オルワイズ アメリカ合衆国， カリフォルニア州， ニューバリー パーク アマドール レー ン 1644 Ｆターム(参考） 5B015 HH01 JJ05 KB33 QQ17 5J056 AA04 AA11 BB17 BB58 CC00 CC21 DD13 DD29 EE07 EE11

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性の構成可能な出力回路ドライバ
    であって、 ユーザが選択可能な出力回路構成データを記憶するため
    の不揮発性メモリと、 出力パッドに接続するＣＭＯＳ出力ステージと、 ＣＭＯＳ出力ステージに接続する制御論理回路と、 実質的に漏れ電流を最小にするために、出力パッド中を
    流れる、入力信号及び回路構成データを受けるため及び
    ＣＭＯＳ出力ステージを横切って電圧を制御するための
    手段とを有する、出力回路ドライバ。
  2. 【請求項２】 不揮発性メモリが強誘電性のランダムア
    クセスメモリを含む請求項１記載の出力ドライバ回路。
  3. 【請求項３】 ＣＭＯＳ出力ステージが、 第一のＰチャンネルトランジスタと、 第二のＰチャンネルトランジスタと、 Ｎチャンネルトランジスタと、を含む請求項１記載の出
    力ドライバ回路。
  4. 【請求項４】 制御論理回路が出力ステージを駆動する
    ための第一の及び第二の出力を含む請求項１記載の出力
    ドライバ回路。
  5. 【請求項５】 電圧制御手段が、制御論理回路、出力パ
    ッド及び出力ステージに接続されたレベルシフタを含む
    請求項１記載の出力ドライバ回路。
  6. 【請求項６】 ユーザ−選択可能な出力回路構成データ
    を記憶するための不揮発性メモリと、 第一、第二及び第三入力並びに、出力パッドに接続する
    出力を有するＣＭＯＳ出力ステージと、 入力信号を受けるための第一の入力、回路構成データを
    受けるための第２入力、出力ステージの第一の入力に接
    続する第一の出力、及び出力ステージの第三入力に接続
    された第二出力を有する制御論理回路と、 出力パッドに接続するパワー末端、制御論理回路の第一
    の出力に接続する入力、及び第二出力ステージの第２入
    力に接続する出力を有しているレベルシフタ回路と、を
    有する不揮発性の構成可能な出力回路ドライバ。
  7. 【請求項７】 不揮発性メモリが強誘電性のランダムア
    クセスメモリを含む請求項６記載の出力ドライバ回路。
  8. 【請求項８】 不揮発性メモリが１Ｔ−１Ｃ強誘電体メ
    モリセルを含む請求項６記載の出力ドライバ回路。
  9. 【請求項９】 不揮発性メモリが２Ｔ−２Ｃ強誘電体メ
    モリセルを含む請求項６記載の出力ドライバ回路。
  10. 【請求項１０】 ＣＭＯＳ出力ステージが、ＶＤＤ電
    源、出力ステージの第一の入力を形成しているゲート及
    びドレインに接続された、ソースを有する第一のＰチャ
    ンネルトランジスタと、 第一のＰチャンネルトランジスタのゲートに接続された
    ソース、出力ステージの第二の入力を形成しているゲー
    ト及び出力パッドに接続するドレインのドレインを有す
    る第二のＰチャンネルトランジスタと、 接地に接続するソース、出力ステージの第三入力を形成
    しているゲート及び出力パッドに接続するドレインを有
    するＮチャンネルトランジスタを含む請求項６記載の出
    力ドライバ回路。
  11. 【請求項１１】 第一のＰチャンネルトランジスタがＶ
    ＤＤ電源に接続されたバルクノードを更に含む請求項１
    ０記載の出力ドライバ回路。
  12. 【請求項１２】 第二のＰチャンネルトランジスタが出
    力パッドに接続されたバルクノードを更に含む請求項１
    ０記載の出力ドライバ回路。
  13. 【請求項１３】 Ｎチャンネルトランジスタが接地に接
    続されたバルクノードを更に含む請求項１０記載の出力
    ドライバ回路。
  14. 【請求項１４】 制御論理回路が以下の論理関係を提供
    する請求項６記載の出力ドライバ回路。 【表１】
  15. 【請求項１５】 出力ステージの第二の入力の電圧は、
    出力ステージを通した漏れ電流を防止するために、出力
    パッド上で選択的にセットされる請求項６記載の出力ド
    ライバ回路。
  16. 【請求項１６】 パワー末端に接続するソース及びクロ
    ス接続(cross-coupled)するゲート及びドレインを各々
    有する第一及び第二のＰチャンネルトランジスタを含
    み、第一のＰチャンネルトランジスタのドレインがレベ
    ルシフタの出力を形成し、 Ｐチャンネルトランジスタのドレインに接続する第一及
    び第二のＮチャンネルトランジスタレベルシフタを含む
    請求項６記載の出力ドライバ回路。
  17. 【請求項１７】 第一のＮチャンネルトランジスタが、
    第一のＰチャンネルトランジスタのドレインに接続する
    ドレイン、レベルシフタの入力を形成しているゲート及
    び接地に接続するソースを含む請求項１６記載の出力ド
    ライバ回路。
  18. 【請求項１８】 第二のＮチャンネルトランジスタが、
    第二のＰチャンネルトランジスタのドレインに接続する
    ドレイン、反転するレベルシフタ入力信号を受けるため
    のゲート及び接地に接続するソースを含む請求項１６記
    載の出力ドライバ回路。
  19. 【請求項１９】 ユーザ−選択可能な出力回路構成デー
    タを持続的に記憶し、 構成データに応じてプッシュ／プル出力か真の(true)オ
    ープンドレイン出力を提供するためにＣＭＯＳ出力ステ
    ージを構成し、 出力パッド中を流れる漏れ電流を実質的に最小にするた
    めにＣＭＯＳ出力ステージを横切る電圧を制御するこ
    と、を含む出力回路ドライバのための構造方法。
  20. 【請求項２０】 ユーザ−選択可能な出力回路構成デー
    タを持続的に記憶することが、強誘電性の不揮発性メモ
    リ回路で構成データを記憶することを含む請求項２０記
    載の方法。
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