KR100724664B1

KR100724664B1 - Ｍｏｓ형 반도체 집적 회로 장치

Info

Publication number: KR100724664B1
Application number: KR1020050125166A
Authority: KR
Inventors: 게이이찌 구시다; 오사무 히라바야시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-12-20
Filing date: 2005-12-19
Publication date: 2007-06-04
Also published as: CN1794585A; TW200633382A; CN1794585B; US20060132227A1; TWI303925B; US7215178B2; JP2006179974A; JP4496069B2; KR20060070448A

Abstract

각각 P 채널 및 N 채널 MOS 트랜지스터를 갖고, 전단의 출력 신호가 후단에 입력 신호로서 공급되도록 다단 접속된 복수의 MOS형 회로가 설치된다. 상기 복수의 MOS형 회로 중, 최종단으로부터 보아 홀수단째의 MOS형 회로 각각의 전원 공급 노드와 전원 전압 VDD의 공급 노드 사이에는 제1 트랜지스터가 삽입된다. 상기 복수의 MOS형 회로 중, 최종단으로부터 보아 짝수단의 MOS형 회로 각각의 전원 공급 노드와 전원 전압 VDD의 공급 노드 사이에는 제2 트랜지스터가 삽입된다. 제어 회로는, 복수의 MOS형 회로가 스탠바이 상태로 되어 있을 때에, 각각 스탠바이 상태로 되어 있는 복수의 MOS형 회로를 스탠바이 상태로부터 액티브 상태로 복귀시킬 때에, 처음에 제2 트랜지스터가 도통하고, 다음으로, 제1 트랜지스터가 도통하도록 제어한다.

트랜지스터, 로우 디코더, 인버터 회로, 슬립 신호, 제어 신호

Description

ＭＯＳ형 반도체 집적 회로 장치{MOS TYPE SEMICONDUCTOR INTERGRATED CIRCUIT DEVICE}

도 1은 종래의 반도체 집적 회로 장치의 회로도.

도 2는 종래의 반도체 집적 회로 장치의 회로도.

도 3은 제1 실시예에 따른 스태틱형 랜덤 액세스 메모리의 회로도.

도 4는 도 3 중의 인버터 회로의 구체적인 구성의 일례를 도시하는 회로도.

도 5는 도 3의 스태틱형 랜덤 액세스 메모리의 동작의 일례를 나타내는 타이밍차트.

도 6은 제1 실시예의 변형예에 따른 로우 디코더의 회로도.

도 7은 제2 실시예에 따른 반도체 집적 회로 장치의 블록도.

도 8은 도 7의 반도체 집적 회로 장치에 설치된 인터페이스 회로와 제어 회로를 추출하여 도시하는 회로도.

도 9는 제2 실시예의 변형예에 따른 반도체 집적 회로 장치의 회로도.

도 10은 제3 실시예에 따른 반도체 집적 회로 장치의 회로도.

도 11은 제3 실시예의 변형예에 따른 반도체 집적 회로 장치의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 로우 디코더

11 : 입력 제어 회로

12 : NAND 게이트 회로

13 : NOR 게이트 회로

14, 15 : 인버터 회로

16 : P 채널 MOS 트랜지스터

18 : N 채널 MOS 트랜지스터

101, 102 : CMOS 인버터 회로

103 : 스위치용 P 채널 MOS 트랜지스터

104 : 스위치용 N 채널 MOS 트랜지스터

105 : 스위치용 P 채널 MOS 트랜지스터

104, 105 : 스위치용 트랜지스터

SLP : 슬립 신호

SLP1, SLP2 : 제어 신호

WL : 워드선

[비특허문헌1] "A 90㎚ Low Power 32K-Byte Embedded SRAM with Gate Leakage Suppression Circuit for Mobile Application", 2003 Symposiumon VLSI Circuits Digest of Technical Papers, pp247-250(도 4),

[비특허문헌2] "16.7fA/cell Tunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray-Induced Multi-Errors", 2003 IEEE International Solid-State Circuits Conference(ISSCC 2003/February 12, 2003/Salon 1-6/9:00AM)

본 출원은 2004년 12월 20일 출원된 일본 특허 출원 제2004-368209호에 기초한 것으로 그 우선권 주장을 하며, 그 전체 내용은 본 명세서에서 참조로서 포함된다.

본 발명은, 회로에 공급되는 전원을 스탠바이 시에 차단함으로써 저소비 전력화를 실현하는 MOS형 반도체 집적 회로 장치에 관한 것이다.

최근의 반도체 업계에서는, 휴대용 전자 기기 시장의 확대에 수반하여, 저소비 전력화가 도모된 반도체 집적 회로 장치가 요구되고 있다. 반도체 집적 회로 장치의 소비 전력을 결정하는 요인으로서, 액티브 시, 즉 동작 시의 소비 전류와, 동작이 불필요한 기간인 스탠바이 시의 리크 전류를 예로 들 수 있다. 또한, MOS 트랜지스터 등의 반도체 소자에서의 스탠바이 시의 리크 전류는, 트랜지스터의 오프 리크 전류와 게이트 리크 전류를 포함한다.

도 1은 저소비 전력화가 도모된 종래의 반도체 집적 회로 장치의 일부의 구성을 나타내고 있다. 이 회로는, 직렬 접속된 2개의 CMOS 인버터 회로(101, 102)와, 전원 전압 VDD의 공급 노드와 2개의 CMOS 인버터 회로(101, 102)의 P 채널 MOS 트랜지스터측의 공통 소스 사이에 접속된 스위치용 P 채널 MOS 트랜지스터(103)를 갖는다. 스위치용 트랜지스터(103)는, 액티브 시에는 온 상태로 되고, 스탠바이 시에는 오프 상태로 된다.

도 1의 회로에서는, 스탠바이 시에 트랜지스터(103)가 오프 상태로 되고, 회로 전체의 전원이 차단되므로, 전술한 바와 같은 오프 리크 전류나 게이트 리크 전류가 대폭 삭감된다.

그러나, 스탠바이로부터 통상 동작으로 이행할 때, 혹은 그 반대의 과정 시에, 전원 간에 불필요한 관통 전류가 흐른다. 또한, 스탠바이 시에 각 노드의 전위가 부정으로 되기 때문에, 오동작이 발생할 우려가 있다.

도 2는 저소비 전력화가 도모된 종래의 다른 반도체 집적 회로 장치의 일부의 구성을 나타내고 있다. 이 회로는, 직렬 접속된 2개의 CMOS 인버터 회로(101, 102)와, 한 쪽의 CMOS 인버터 회로(101)의 N 채널 MOS 트랜지스터측의 소스와 접지 전압 VSS의 공급 노드 사이에 접속된 스위치용 N 채널 MOS 트랜지스터(104)와, 다른 쪽의 CMOS 인버터 회로(102)의 P 채널 MOS 트랜지스터측의 소스와 전원 전압 VDD의 공급 노드 사이에 접속된 스위치용 P 채널 MOS 트랜지스터(105)를 갖는다. 스위치용 트랜지스터(104, 105)는 모두, 액티브 시에는 온 상태로 되고, 스탠바이 시에는 오프 상태로 된다.

도 2의 회로에서는, 스탠바이 시에 트랜지스터(104, 105)가 오프 상태로 되어, 회로 전체의 전원이 차단되므로, 전술한 바와 같은 오프 리크 전류의 삭감이 실현된다. 또한, 각 노드의 전위가 부정으로 되는 것에 의한 오동작의 발생을 방지할 수 있다.

그러나, 한 쪽의 CMOS 인버터 회로(101)에는 전원 전압 VDD가 항상 공급되어 있기 때문에, 스탠바이 시에 게이트 리크 전류가 흐른다. 즉, 도 2의 회로에서는, 스탠바이 시에서의 게이트 리크 전류의 삭감을 도모할 수 없다.

또한, 비특허 문헌 1, 및 비특허 문헌 2에는, 각각 스탠바이 시에 전원 전압의 값을 저하시킴으로써, 리크 전류의 삭감을 도모한 SRAM이 기재되어 있다.

본 발명의 하나의 국면에 따르면, 적어도 각각 1개의 P 채널 및 N 채널 MOS 트랜지스터를 갖고, 또한 각각 전원 공급 노드를 갖고, 전단의 출력 신호가 후단에 입력 신호로서 공급되도록 다단 접속되어 있는 복수의 MOS형 회로와, 상기 복수의 MOS형 회로 중, 최종단으로부터 보아 홀수단째의 MOS형 회로 각각의 전원 공급 노드와 제1 전원 전압 노드 사이에 삽입된 제1 스위치 소자와, 상기 복수의 MOS형 회로 중, 최종단으로부터 보아 짝수단의 MOS형 회로 각각의 전원 공급 노드와 상기 제1 전원 전압 노드 사이에 삽입된 제2 스위치 소자와, 상기 제1 및 제2 스위치 소자에 접속되어, 상기 제1, 제2 스위치 소자를 제어하는 제어 회로로써, 상기 제어 회로는 각각 스탠바이 상태로 되어 있는 상기 복수의 MOS형 회로를 스탠바이 상태로부터 액티브 상태로 복귀시킬 때에, 처음에 상기 제2 스위치 소자를 도통시키고, 다음으로, 상기 제1 스위치 소자를 도통시키는 제어 회로로 이루어지는 MOS형 반도체 집적 회로 장치가 제공되어 있다.

이하, 도면을 참조하여 본 발명을 실시예에 의해 설명한다.

(제1 실시예)

도 3은 제1 실시예에 따른 스태틱형 랜덤 액세스 메모리(SRAM)의 회로 구성을 나타내고 있다. 참조 부호 10은 워드선 구동 회로(이하, 로우 디코더라고 칭함)이다. 로우 디코더(10)에는 워드선 WL이 접속되어 있다. 워드선 WL에는, 이 워드선 WL의 신호에 의해서 선택되는 각각 스태틱형 셀로 이루어지는 복수의 메모리 셀 MC가 접속되어 있다. 각 메모리 셀 MC에는, 선택된 메모리 셀로부터 읽어낸 데이터, 및 선택된 메모리 셀에 공급되는 기입용 데이터가 전달되는 한쌍의 비트선 BL, /BL이 각각 접속되어 있다.

로우 디코더(10)는 내부 어드레스 신호를 디코드하여 워드선 WL을 구동한다. 로우 디코더(10)는, 입력 제어 회로(11), 및 입력 제어 회로(11)로부터 출력되는 복수 비트의 내부 어드레스 신호를 디코드하는 복수의 CMOS형 회로를 포함한다. 본 예에서는, 복수의 CMOS형 회로로서, 각각 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터로 이루어지는 2 입력의 NAND 게이트 회로(12), 2 입력의 NOR 게이트 회로(13), 및 2개의 인버터 회로(14, 15)를 포함한다.

입력 제어 회로(11)은, 액티브 시에는, 공급되는 복수 비트, 본 예에서는 3 비트의 내부 어드레스 신호에 따른 신호를 출력하고, 스탠바이 시에는 내부 어드레스 신호에 상관없이 워드선 WL이 "L" 레벨로 구동되도록 3 비트의 출력 신호의 논리 레벨을 일의적으로 설정한다.

로우 디코더(10) 내의 복수의 CMOS형 회로는, 전단의 출력 신호가 후단에 입력 신호로서 공급되도록 다단 접속되어 있다. 즉, NAND 게이트 회로(12)에는, 입력 제어 회로(11)로부터 출력되는 3 비트의 신호 중 2 비트의 신호가 공급된다. NOR 게이트 회로(13)에는, NAND 게이트 회로(12)의 출력 신호와, 입력 제어 회로(11)로부터 출력되는 3 비트의 신호 중 나머지 1 비트의 신호가 공급된다. 인버터 회로(14)에는 NOR 게이트 회로(13)의 출력 신호가 공급된다. 인버터 회로(15)에는 인버터 회로(14)의 출력 신호가 공급된다. 그리고, 인버터 회로(15)의 출력 노드는 워드선 WL에 접속되어 있다. 인버터 회로(15)의 출력 신호는 워드선 WL을 직접 구동하기 때문에, 인버터 회로(14)와 비교하여, 인버터 회로(15)에는, 보다 큰 전류를 흘릴 필요가 있다.

도 4는, 도 3 중 인버터 회로(14, 15)의 구체적인 회로 구성의 일례를 나타내고 있다. 양 인버터 회로(14, 15)는, 각각 1개의 P 채널 및 N 채널 MOS 트랜지스터를 포함한다. 여기서, 인버터 회로(14)보다도 큰 전류가 인버터 회로(15)에 흐르도록 하기 위해, P, N 양 채널의 MOS 트랜지스터 중, 적어도 P 채널측의 소자 사이즈를, 인버터 회로(14)측보다도 인버터 회로(15)측 쪽이 크게 되도록 하고 있다. 물론, N 채널측의 소자 사이즈에 대해서도, 인버터 회로(14)측보다도 인버터 회로(15)측 쪽이 크게 되도록 하여도 된다.

로우 디코더(10) 내에 설치된 복수의 CMOS형 회로 중, 최종단으로부터 보아 홀수단째에 상당하는 인버터 회로(15) 및 NOR 게이트 회로(13) 각각의 전원 공급 노드, 즉 각 게이트 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(16)의 소스, 드레인 간이 삽입되어 있다.

또한, 최종단으로부터 보아 짝수단째에 상당하는 인버터 회로(14) 및 NAND 게이트 회로(12) 각각의 전원 공급 노드, 즉 각 게이트 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(17)의 소스, 드레인 간이 삽입되어 있다.

또한, 최종단, 즉 인버터 회로(15)의 출력 노드와 접지 전압 VSS의 공급 노드 사이에는, 노이즈 제거용 N 채널 MOS 트랜지스터(18)의 소스, 드레인 간이 삽입되어 있다.

상기 트랜지스터(16, 18)의 각 게이트에는 제어 신호 SLP1이 공급되고, 트랜지스터(17)의 게이트에는 제어 신호 SLP2가 공급된다.

제어 회로(20)는, 슬립 신호 SLP에 따라서 상기 제어 신호 SLP1 및 SLP2를 생성하는 것이며, 예를 들면 4개의 인버터 회로(21∼24), 2 입력의 NOR 게이트 회로(25), 및 2 입력의 NAND 게이트 회로(26)를 포함한다. 입력 제어 회로(11)의 동작도 상기 슬립 제어 신호 SLP에 따라서 제어된다.

슬립 신호 SLP는, 제어 회로(20) 내의 NOR 게이트 회로(25) 및 NAND 게이트 회로(26) 각각의 한 쪽의 입력 노드에 공급된다. 또한, 슬립 신호 SLP는, 직렬 접속된 2개의 인버터 회로(21, 22)를 통하여, NOR 게이트 회로(25) 및 NAND 게이트 회로(26) 각각의 다른 쪽의 입력 노드에 공급된다. NOR 게이트 회로(25)의 출력 신호는 인버터 회로(23)에 공급되고, 이 인버터 회로(23)의 출력 노드로부터 상기 제어 신호 SLP1이 출력된다. NAND 게이트 회로(26)의 출력 신호는 인버터 회로(24)에 공급되고, 이 인버터 회로(24)의 출력 노드로부터 상기 제어 신호 SLP2가 출력된다.

다음에 상기 구성으로 되는 SRAM의 동작을, 도 5에 도시한 타이밍차트를 이용하여 설명한다.

액티브 시에는, 슬립 신호 SLP가 "L 레벨"로 된다. 슬립 신호 SLP가 "L" 레벨일 때, 제어 회로(20)에서는, 인버터 회로(22)의 출력 신호가 "L" 레벨로 되기 때문에, NOR 게이트 회로(25)의 출력 신호가 "H" 레벨, 인버터 회로(23)의 출력 신호, 즉 제어 신호 SLP1이 "L" 레벨로 된다. 또한, NAND 게이트 회로(26)의 출력 신호가 "H" 레벨로 되어, 인버터 회로(24)의 출력 신호, 즉 제어 신호 SLP2가 "L" 레벨로 된다.

이 때, 로우 디코더(10)에서는, 트랜지스터(16, 17)가 모두 온 상태로 된다. 그리고, 한 쪽의 트랜지스터(16)를 통하여 NOR 게이트 회로(13) 및 인버터 회로(15)에 대하여 전원 전압 VDD가 공급되고, 다른 쪽의 트랜지스터(17)를 통하여 NAND 게이트 회로(12) 및 인버터 회로(14)에 대하여 전원 전압 VDD가 공급된다. 또한, 트랜지스터(18)는 오프 상태로 된다. 그리고, 입력 제어 회로 H로부터 출력되는 3 비트의 신호가 로우 디코더(10)로 디코드되고, 이 디코드 결과에 따라서 워드선 WL이 구동된다.

스탠바이 시에는, 슬립 신호 SLP가 "H" 레벨로 된다. 슬립 신호 SLP가 "H" 레벨일 때, 제어 회로(20)에서는, 인버터 회로(22)의 출력 신호가 "H" 레벨로 되기 때문에, NOR 게이트 회로(25)의 출력 신호가 "L" 레벨, 인버터 회로(23)의 출력 신호, 즉 제어 신호 SLP1이 "H" 레벨로 된다. 또한, NAND 게이트 회로(26)의 출력 신호가 "L" 레벨로 되어, 인버터 회로(24)의 출력 신호, 즉 제어 신호 SLP2가 "H" 레벨로 된다.

이 때, 로우 디코더(10)에서는, 트랜지스터(16, 17)가 모두 오프 상태로 되어, 로우 디코더(10) 내의 모든 CMOS형 회로에 대한 전원이 차단된다. 또한, 트랜지스터(18)가 온 상태로 되어, 워드선 WL이 "L" 레벨로 고정된다. 이 상태에서는, 로우 디코더(10)의 전원이 차단되어 있기 때문에, 로우 디코더(10) 내의 모든 CMOS형 회로에서는 오프 리크 전류와 게이트 리크 전류가 거의 흐르지 않는다. 또한, 트랜지스터(18)에는 게이트 리크 전류가 흐른다. 그러나, 이 트랜지스터(18)는 노이즈 제거용이기 때문에, 트랜지스터 사이즈를 로우 디코더(10) 내의 다른 트랜지스터에 비하여 충분히 작게 할 수 있기 때문에, 그 값은 무시할 수 있을 정도이다. 이에 의해, 스탠바이 시에서의 오프 리크 전류와 게이트 리크 전류를 삭감할 수 있다.

또한, 스탠바이 시에, 입력 제어 회로(11)는 로우 디코더(10)의 출력 신호가 일의적으로 "L" 레벨로 되도록 3 비트의 출력 신호의 논리 레벨을 설정한다. 그 이유는, 워드선 WL에 접속되어 있는 메모리 셀 MC는, 워드선 WL의 신호가 "L" 레벨일 때에 비선택 상태로 되고, 스탠바이 시에는, 모드 천이 시를 포함시켜, 워드선 WL의 신호를 "L" 레벨, 즉 VSS 전위로 할 필요가 있기 때문이다. 예를 들면, 로우 디코더(10)가 도 3에 도시한 바와 같이 구성되어 있는 경우, 입력 제어 회로(11)는, 3 비트의 신호의 논리 레벨을, 도 3 중에 도시한 바와 같이 "L", "L", "H" 레벨로 설정한다. 이에 의해, NAND 게이트 회로(12)의 출력 신호가 "H" 레벨, NOR 게이트 회로(13)의 출력 신호가 "L" 레벨, 인버터 회로(14)의 출력 신호가 "H" 레 벨, 인버터 회로(15)의 출력 신호가 "L" 레벨로 되고, 워드선 WL의 신호가 "H" 레벨측으로 상승하지 않도록 된다. 또한, 스탠바이 시에, 각 CMOS형 회로는 전원이 차단되어 있기 때문에, 각 CMOS형 회로의 출력 신호의 논리 레벨은 각 노드에 존재하고 있는 기생 용량에 축적되어 있는 전하에 의한 것이다.

다음으로, 액티브 상태로부터 스탠바이 모드로 이행할 때의 동작을 설명한다. 스탠바이 모드로 이행하면, 슬립 신호 SLP가 "L" 레벨로부터 "H" 레벨로 상승된다. 이 후, NOR 게이트 회로(25)의 출력 신호가 즉시 "L" 레벨로 되고, 제어 신호 SLP1이 "H" 레벨로 된다. 이에 의해, 로우 디코더(10)에서는, 트랜지스터(16)가 오프 상태로 되어, NOR 게이트 회로(13) 및 인버터 회로(15)에 공급되어 있던 전원 전압 VDD가 차단된다. 이 때, 트랜지스터(17)는 온 상태이며, 최종단의 인버터 회로(15)의 전단의 인버터 회로(14)에는 전원이 공급되어 있고, 또한 입력 제어 회로(11)로부터의 신호에 의해 그 출력 신호는 "H" 레벨로 설정된다. 이 때문에, 가장 큰 관통 전류가 흐를 가능성이 있는 최종단의 인버터 회로(15)에 대한 전원이 차단되어, 이 인버터 회로(15)에는 관통 전류가 흐르지 않는다. 또한, 제어 신호 SLP1이 "H" 레벨로 되면 트랜지스터(18)가 온하고, 워드선 WL이 "L" 레벨로 설정되므로, 트랜지스터(16)가 오프 상태로 되어도 워드선 WL에 노이즈가 가해지지는 않는다. 즉, 노이즈에 의한 오동작을 방지할 수 있다.

스탠바이 모드로 이행한 후, 트랜지스터(16)가 충분히 오프 상태로 되면, 제어 회로(20) 내의 인버터 회로(22)의 출력 신호 SLPd가 "L" 레벨로부터 "H" 레벨로 변화한다. 이 후, NAND 게이트 회로(25)의 출력 신호가 "L" 레벨로 되고, 제어 신 호 SLP2가 "H" 레벨로 된다. 이에 의해, 로우 디코더(10)에서는, 트랜지스터(17)가 오프 상태로 되어, NAND 게이트 회로(12) 및 인버터 회로(14)에 공급되어 있던 전원 전압 VDD가 차단된다. 이 때, 인버터 회로(15)에는 이미 전원 전압이 공급되어 있지 않고, 또한 트랜지스터(18)가 온하고 있기 때문에, 워드선 WL에 노이즈가 가해지는 일이 없다. 즉, 이 경우에도, 노이즈에 의한 오동작을 방지할 수 있다.

스탠바이 모드로부터 액티브 상태로 복귀할 때는, 슬립 신호 SLP가 "H" 레벨로부터 "L" 레벨로 내려간다. 이 후, NAND 게이트 회로(26)의 출력 신호가 즉시 "H" 레벨로 되고, 제어 신호 SLP2가 "L" 레벨로 된다. 이에 의해, 로우 디코더(10)에서는, 트랜지스터(17)가 온 상태로 되어, NAND 게이트 회로(12) 및 인버터 회로(14)에 대한 전원 전압 VDD의 공급이 재개된다. 이 때, 인버터 회로(22)의 출력 신호 SLPd는 또는 "H" 레벨이기 때문에, NOR 게이트 회로(25)의 출력 신호는 "L" 레벨이며, 제어 신호 SLP1는 "H" 레벨이다. 따라서, 트랜지스터(16)는 오프 상태이며, 최종단의 인버터 회로(15)에는 전원이 공급되어 있지 않다. 이 때문에, NAND 게이트 회로(12) 및 인버터 회로(14)에 대한 전원 전압 VDD의 공급이 재개되어도, 이 인버터 회로(15)에 관통 전류가 흐르지는 않는다.

이 후, 제어 회로(20) 내의 인버터 회로(22)의 출력 신호 SLPd가 "H" 레벨로부터 "L" 레벨로 변화한다. 이 후, NOR 게이트 회로(25)의 출력 신호가 "H" 레벨로 되고, 제어 신호 SLP1이 "L" 레벨로 된다. 이에 의해, 로우 디코더(10)에서는, 트랜지스터(16)가 온 상태로 되어, NOR 게이트 회로(13) 및 인버터 회로(15)에 대한 전원 전압 VDD의 공급이 재개된다. 이 때, 최종단의 인버터 회로(15)의 전단의 인버터 회로(14)의 출력 신호의 논리 레벨이 이미 확정되어 있기 때문에, 인버터 회로(15)에 관통 전류가 흐르지는 않는다.

이와 같이, 액티브 상태로부터 스탠바이 모드로 이행할 때, 혹은 그 반대의 과정 시에, 가장 큰 전류가 흐르는 최종단의 인버터 회로(15)에서는 관통 전류가 흐르지 않는다.

전술한 바와 같이, 본 실시예의 SRAM에서는, 관통 전류나 오동작의 발생을 방지할 수 있음과 함께, 오프 리크 전류 및 게이트 리크 전류의 삭감을 도모할 수 있다.

(제1 실시예의 변형예)

도 6은, 제1 실시예의 변형예에 따른 로우 디코더(10)의 구성을 나타내고 있다. 본 변형예에서는, 도 3의 경우와는 달리, 워드선 WL에 접속되어 있는 메모리 셀 MC는, 워드선 WL의 신호가 "L" 레벨일 때에 선택된다. 이것에 수반하여, 도 6에 도시한 로우 디코더(10)는, 워드선 WL의 구동시에는 "L" 레벨의 신호를 출력하고, 구동 시에는 "H" 레벨의 신호를 출력한다.

도 3에 도시한 로우 디코더(10)에서는, 복수의 각 CMOS형 회로에 대한 전원의 공급/차단을 제어하는 스위치로서 P 채널 MOS 트랜지스터(16, 17)가 설치되어 있다. 이에 대하여, 도 6에 도시한 로우 디코더(10)에서는, 상기 P 채널 MOS 트랜지스터(16, 17)에 상당하는 스위치로서 N 채널 MOS 트랜지스터(31, 32)가 설치된다.

즉, 한 쪽의 트랜지스터(31)의 소스, 드레인 간은, 최종단으로부터 보아 홀 수단째에 상당하는 인버터 회로(15) 및 NOR 게이트 회로(13) 각각의 접지 전압측의 전원 공급 노드, 즉 각 게이트 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다.

또한, 최종단으로부터 보아 짝수단째에 상당하는 인버터 회로(14) 및 NAND 게이트 회로(12) 각각의 접지 전압측의 전원 공급 노드, 즉 각 게이트 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다.

이 경우, 트랜지스터(31)의 게이트에는 제어 신호 SLP1의 반전 신호/SLP1이 공급되고, 트랜지스터(32)의 게이트에는 제어 신호 SLP2의 반전 신호/SLP2가 공급된다.

또한, 도 3의 경우와는 달리, 인버터 회로(15)의 출력 노드와 전원 전압 VDD의 공급 노드 사이에는, 노이즈 제거용의 P 채널 MOS 트랜지스터(33)의 소스, 드레인 간이 삽입되어 있다.

이 변형예에 따른 SRAM으로도, 도 3에 도시한 실시예의 SRAM과 마찬가지의 효과가 얻어진다.

(제2 실시예)

도 7은 제2 실시예에 따른 반도체 집적 회로 장치의 블록도이다. 이 반도체 집적 회로 장치에서는, 반도체 칩(40) 내에 복수의 IP(Intellectual Property) 블록(41)이 형성되어 있다. IP 블록은, 미리 준비된 소정의 기능을 갖는 회로를 의미한다. 도 7에서는, 반도체 칩(40) 내에 4개의 IP 블록(41)이 형성되어 있는 경 우를 예시하고 있다. 또한, 반도체 칩(40) 내에는, 상기 4개의 IP 블록(41)끼리 접속하는 칩 내 배선(42)이 형성되어 있다. 또한, 칩 외부와의 사이에서 신호를 입출력하기 위한 배선은 도시를 생략하고 있다.

상기 4개의 각 IP 블록(41) 내에는, 대응하는 IP 블록 내의 신호를 칩 내 배선(42)에 출력하는 인터페이스 회로 및 인터페이스 회로의 동작을 제어하는 제어 회로가 각각 설치되어 있다.

도 8은 각 IP 블록(41) 내에 설치된 인터페이스 회로(50)와 제어 회로(60)를 추출하여 나타내고 있다. 인터페이스 회로(50)는, IP 블록(41) 내에서 생성된 신호가 입력되는 프리 버퍼로서의 인버터 회로(51)와, 이 인버터 회로(51)의 출력 신호가 입력되어, 칩 내 배선(42)에 대하여 신호를 출력하는 메인 버퍼로서의 인버터 회로(52)를 포함한다. 인버터 회로(52)의 출력 노드는 칩 내 배선(42)에 접속되어 있다. 상기 양 인버터 회로(51, 52)는 각각, P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터로 이루어지는 CMOS형 회로이다.

또한, 인버터 회로(52)의 출력 신호는 칩 내 배선(42)을 직접 구동하기 때문에, 인버터 회로(51)와 비교하여, 인버터 회로(52)에는 보다 큰 전류를 흘릴 필요가 있다. 그 때문에, 도 3 중 인버터 회로(14, 15)의 경우와 마찬가지로, 인버터 회로(51, 52) 내의 P, N 양 채널의 MOS 트랜지스터 중, 적어도 P 채널측의 소자 사이즈를, 인버터 회로(51)측보다도 인버터 회로(52)측 쪽이 크게 되도록 하고 있다. 물론, N 채널측의 소자 사이즈에 대해서도, 인버터 회로(51) 측보다도 인버터 회로(52)측 쪽이 크게 되도록 하여도 된다.

상기 인버터 회로(52)의 전원 공급 노드, 즉 인버터 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(53)의 소스, 드레인 간이 삽입되어 있다. 또한, 상기 인버터 회로(51)의 전원 공급 노드, 즉 인버터 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(54)의 소스, 드레인 간이 삽입되어 있다. 상기 트랜지스터(53)의 각 게이트에는 제어 신호 SLP1이 공급되고, 트랜지스터(54)의 게이트에는 제어 신호 SLP2가 공급된다.

제어 회로(60)는, 슬립 신호 SLP에 따라서 상기 제어 신호 SLP1 및 SLP2를 생성하는 것이며, 예를 들면 도 3 중에 도시한 제어 회로(20)와 마찬가지의 회로 구성을 갖는다.

다음에 상기 구성으로 되는 반도체 집적 회로 장치의 동작을 설명한다.

액티브 시에는, 슬립 신호 SLP가 "L" 레벨로 된다. 슬립 신호 SLP가 "L" 레벨일 때는, 도 3의 경우와 마찬가지로, 제어 신호 SLP1, SLP2가 모두 "L" 레벨로 된다.

이 때, 인터페이스 회로(50)에서는, 트랜지스터(53, 54)가 모두 온 상태로 되어, 인버터 회로(52, 51)에 대하여 전원 전압 VDD가 공급되어, IP 블록(41) 내에서 생성된 신호가 2개의 인버터 회로(52, 51)를 통하여 칩 내 배선(42)에 출력된다.

스탠바이 시에는, 슬립 신호 SLP가 "H" 레벨로 된다. 슬립 신호 SLP가 "H" 레벨일 때, 도 3의 경우와 마찬가지로, 제어 신호 SLP1, SLP2가 모두 "H" 레벨로 된다.

이 때, 인터페이스 회로(50)에서는, 트랜지스터(53, 54)가 모두 오프 상태로 되어, 인버터 회로(52, 51)에 대한 전원이 차단된다. 이 상태에서는, 인버터 회로(52, 51)의 전원이 차단되어 있기 때문에, 인버터 회로(52, 51)에서는 오프 리크 전류와 게이트 리크 전류가 거의 흐르지 않는다. 이에 의해, 스탠바이 시에서의 오프 리크 전류와 게이트 리크 전류를 삭감할 수 있다.

다음으로, 액티브 상태로부터 스탠바이 모드로 이행할 때의 동작을 설명한다. 스탠바이 모드로 이행하면, 슬립 신호 SLP가 "L" 레벨로부터 "H" 레벨로 상승된다. 도 3의 경우와 마찬가지로, 이 후, 우선, 제어 신호 SLP1이 "H" 레벨로 된다. 제어 신호 SLP1이 "H" 레벨로 되면, 인터페이스 회로(50)에서는, 트랜지스터(53)가 오프 상태로 되어, 최종단의 인버터 회로(52)에 공급되어 있던 전원 전압 VDD가 차단된다. 이 때, 트랜지스터(54)는 온 상태이며, 최종단의 인버터 회로(52)의 전단의 인버터 회로(51)에는 전원이 공급되어 있다. 이 때문에, 가장 큰 관통 전류가 흐를 가능성이 있는 최종단의 인버터 회로(52)에 대한 전원이 차단되더라도, 이 인버터 회로(52)에는 관통 전류가 흐르지 않는다.

스탠바이 모드로 이행한 후, 트랜지스터(53)가 충분히 오프 상태로 되면, 도 3의 경우와 마찬가지로, 제어 신호 SLP2가 "H" 레벨로 된다. 이에 의해, 인터페이스 회로(50)에서는, 트랜지스터(54)가 오프 상태로 되어, 인버터 회로(51)에 공급되어 있던 전원 전압 VDD가 차단된다. 이 때, 최종단의 인버터 회로(52)에는 이미 전원 전압이 공급되어 있지 않기 때문에, 칩 내 배선(42)에 노이즈가 가해지는 일 이 없다. 즉, 노이즈에 의한 오동작을 방지할 수 있다.

스탠바이 모드로부터 액티브 상태로 복귀할 때는, 슬립 신호 SLP가 "H" 레벨로부터 "L"레벨로 내려간다. 이 때, 도 3의 경우와 마찬가지로, 우선, 제어 신호 SLP2가 "L"레벨로 된다. 이에 의해, 인터페이스 회로(50)에서는, 트랜지스터(54)가 온 상태로 되어, 인버터 회로(51)에 대한 전원 전압 VDD의 공급이 재개된다. 이 때, 최종단의 인버터 회로(52)에는 전원이 공급되어 있지 않기 때문에, 이 인버터 회로(52)에 관통 전류가 흐르지는 않는다.

이 후, 도 3의 경우와 마찬가지로, 제어 신호 SLP1이 "L" 레벨로 된다. 이에 의해, 인터페이스 회로(50)에서는, 트랜지스터(53)가 온 상태로 되어, 최종단의 인버터 회로(52)에 대한 전원 전압 VDD의 공급이 재개된다. 이 때, 최종단의 인버터 회로(52)의 전단의 인버터 회로(51)의 출력 신호의 논리 레벨이 이미 확정되어 있기 때문에, 인버터 회로(52)에 관통 전류가 흐르지는 않는다.

이와 같이, 액티브 상태로부터 스탠바이 모드로 이행할 때, 혹은 그 반대의 과정 시에, 가장 큰 전류가 흐르는 최종단의 인버터 회로(52)에서는 관통 전류가 흐르지 않는다.

전술한 바와 같이, 본 실시예의 반도체 집적 회로 장치에서는, 관통 전류나 오동작의 발생을 방지할 수 있음과 함께, 오프 리크 전류 및 게이트 리크 전류의 삭감을 도모할 수 있다.

(제2 실시예의 변형예)

도 9는, 제2 실시예의 변형예에 따른 반도체 집적 회로 장치의 인터페이스 회로(50) 및 제어 회로(60)의 구성을 나타내고 있다. 도 8에 도시한 인터페이스 회로(50)에서는, 2개의 인버터 회로(52, 51)에 대한 전원의 공급/차단을 제어하는 스위치로서 P 채널 MOS 트랜지스터(53, 54)를 설치하도록 하고 있다. 이것에 대하여, 도 9에 도시한 인터페이스 회로(50)에서는, 상기 P 채널 MOS 트랜지스터(53, 54)에 상당하는 스위치로서 N 채널 MOS 트랜지스터(55, 56)가 설치된다.

즉, 한 쪽의 트랜지스터(55)의 소스, 드레인 간은, 인버터 회로(52)의 접지 전압측의 전원 공급 노드, 즉 인버터 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다. 다른 쪽의 트랜지스터(56)의 소스, 드레인 간은, 인버터 회로(51)의 접지 전압측의 전원 공급 노드, 즉 인버터 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다.

이 경우, 트랜지스터(55)의 게이트에는 제어 신호 SLP1의 반전 신호/SLP1이 공급되고, 트랜지스터(56)의 게이트에는 제어 신호 SLP2의 반전 신호/SLP2가 공급된다.

이 변형예에 따른 반도체 집적 회로 장치에서도, 도 8에 도시한 실시예의 반도체 집적 회로 장치와 마찬가지의 효과가 얻어진다.

(제3 실시예)

도 10은, 제3 실시예에 따른 반도체 집적 회로 장치의 구성을 나타내고 있다. 이 반도체 집적 회로 장치에서는, 반도체 칩(70) 내에, 인터페이스 회로(80)와, 이 인터페이스 회로(80)의 동작을 제어하는 제어 회로(90)가 형성되어 있다.

인터페이스 회로(80)는, 반도체 칩(70) 내에서 생성된 신호를 칩 외부에 출력하는 것이며, 프리 버퍼로서의 인버터 회로(81)와, 이 인버터 회로(81)의 출력 신호가 입력되는 메인 버퍼로서의 인버터 회로(82)를 포함한다. 인버터 회로(82)의 출력 노드는 칩의 출력 단자 OUT에 접속되어 있다. 상기 양 인버터 회로(81, 82)는 각각, P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터로 이루어지는 CMOS형 회로이다.

인버터 회로(82)의 출력 신호는 출력 단자 OUT 및 이것에 접속된 배선을 구동하기 위해서, 인버터 회로(81)에 비하여, 인버터 회로(82)에는 보다 큰 전류를 흘릴 필요가 있다. 그 때문에, 도 3 중 인버터 회로(14, 15)의 경우와 마찬가지로, 인버터 회로(81, 82) 내의 P, N 양 채널의 MOS 트랜지스터 중, 적어도 P 채널측의 소자 사이즈를, 인버터 회로(81)측보다도 인버터 회로(82)측 쪽이 크게 되도록 하고 있다. 물론, N 채널측의 소자 사이즈에 대해서도, 인버터 회로(81)측보다도 인버터 회로(82)측 쪽이 크게 되도록 하여도 된다.

상기 인버터 회로(82)의 전원 공급 노드, 즉 인버터 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(83)의 소스, 드레인 간이 삽입되어 있다. 또한, 상기 인버터 회로(81)의 전원 공급 노드, 즉 인버터 회로 내의 P 채널 MOS 트랜지스터측의 소스와, 전원 전압 VDD의 공급 노드 사이에는, P 채널 MOS 트랜지스터(84)의 소스, 드레인 간이 삽입되어 있다. 상기 트랜지스터(83)의 각 게이트에는 제어 신호 SLP1이 공급되고, 트랜지스터(84)의 게이트에는 제어 신호 SLP2가 공급된다.

제어 회로(90)는, 슬립 신호 SLP에 따라서 상기 제어 신호 SLP1 및 SLP2를 생성하는 것이며, 예를 들면 도 3 중에 도시한 제어 회로(20)와 마찬가지의 회로 구성을 갖는다.

상기한 바와 같은 구성의 반도체 집적 회로 장치의 동작은, 도 8에 도시한 인터페이스 회로(50)와 마찬가지이며, 도 8에 도시한 인터페이스 회로(50)와 마찬가지의 효과가 얻어진다.

(제3 실시예의 변형예)

도 11은, 제3 실시예의 변형예에 따른 반도체 집적 회로 장치의 구성을 나타내고 있다. 도 10에 도시한 반도체 집적 회로 장치에서는, 인터페이스 회로(80)를 구성하는 2개의 인버터 회로(82, 81)에 대한 전원의 공급/차단을 제어하는 스위치로서 P 채널 MOS 트랜지스터(83, 84)가 설치되어 있다. 이것에 대하여, 도 11에 도시한 반도체 집적 회로 장치에서는, P 채널 MOS 트랜지스터(83, 84)에 상당하는 스위치로서 N 채널 MOS 트랜지스터(85, 86)가 설치된다.

즉, 한 쪽의 트랜지스터(85)의 소스, 드레인 간은, 인버터 회로(82)의 접지 전압측의 전원 공급 노드, 즉 인버터 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다. 다른 쪽의 트랜지스터(86)의 소스, 드레인 간은, 인버터 회로(81)의 접지 전압측의 전원 공급 노드, 즉 인버터 회로 내의 N 채널 MOS 트랜지스터측의 소스와, 접지 전압 VSS의 공급 노드 사이에 삽입되어 있다.

이 경우, 트랜지스터(85)의 게이트에는 제어 신호 SLP1의 반전 신호/SLP1이 공급되고, 트랜지스터(86)의 게이트에는 제어 신호 SLP2의 반전 신호/SLP2가 공급된다.

이 변형예에 따른 반도체 집적 회로 장치로도, 도 10에 도시한 실시예의 반도체 집적 회로 장치와 마찬가지의 효과가 얻어진다.

당업자에게는 부가적인 장점 및 수정이 쉽게 떠오를 수 있다. 따라서, 광범위한 국면에서의 본 발명은 여기에 도시하고 기술하는 특정한 상세 및 대표적인 실시에에 한정되지 않는다. 이에 따라서, 첨부된 특허 청부 범위 및 그 등가물로 정의된 총괄적인 발명의 컨셉의 사상 및 범주에서 벗어나지 않고 다양한 변형이 이루어질 수 있다.

본 발명에 따르면, 관통 전류나 오동작의 발생을 방지할 수 있음과 함께, 오프 리크 전류 및 게이트 리크 전류의 삭감을 도모할 수 있다.

Claims

적어도 각각 1개의 P 채널 및 N 채널 MOS 트랜지스터를 갖고, 또한 각각, 전원 공급 노드를 갖고, 전단의 출력 신호가 후단에 입력 신호로서 공급되도록 다단 접속되어 있는 복수의 MOS형 회로와,

상기 복수의 MOS형 회로 중, 최종단으로부터 보아 홀수단째의 MOS형 회로 각각의 전원 공급 노드와 제1 전원 전압 노드 사이에 삽입된 제1 스위치 소자와,

상기 복수의 MOS형 회로 중, 최종단으로부터 보아 짝수단의 MOS형 회로 각각의 전원 공급 노드와 상기 제1 전원 전압 노드 사이에 삽입된 제2 스위치 소자와,

상기 제1 및 제2 스위치 소자에 접속되어, 상기 제1, 제2 스위치 소자를 제어하는 제어 회로로써, 상기 제어 회로는 각각 스탠바이 상태로 되어 있는 상기 복수의 MOS형 회로를 스탠바이 상태로부터 액티브 상태로 복귀시킬 때에, 처음에 상기 제2 스위치 소자를 도통시키고, 다음으로, 상기 제1 스위치 소자를 도통시키는 제어 회로

로 이루어지는 MOS형 반도체 집적 회로 장치.
제1항에 있어서,

상기 제어 회로는, 상기 복수의 MOS형 회로를 액티브 상태로부터 스탠바이 상태로 이행시킬 때에, 처음에 상기 제1 스위치 소자를 비도통으로 하고, 다음으로, 상기 제2 스위치 소자를 비도통으로 하는 MOS형 반도체 집적 회로 장치.
제1항에 있어서,

상기 제1 및 제2 스위치 소자가 P 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 고전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
제1항에 있어서,

상기 제1 및 제2 스위치 소자가 N 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 저전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
제1항에 있어서,

상기 복수의 MOS형 회로 중 최종단의 MOS형 회로 내의 적어도 상기 P 채널 MOS 트랜지스터의 소자 사이즈가, 최종단 이외의 MOS형 회로 내의 상기 P 채널 MOS 트랜지스터의 소자 사이즈보다도 큰 MOS형 반도체 집적 회로 장치.
복수의 메모리 셀이 접속되어 있는 워드선과,

상기 워드선에 접속되어, 상기 워드선을 구동하는 구동 회로와,

상기 구동 회로에 접속되어, 상기 구동 회로의 동작을 제어하는 제1 제어 회로를 갖고,

상기 구동 회로는,

적어도 각각 1개의 P 채널 및 N 채널 MOS 트랜지스터를 갖고, 또한 각각 전 원 공급 노드를 갖고, 전단의 출력 신호가 후단에 입력 신호로서 공급되도록 다단 접속되어 있는 복수의 MOS형 회로와,

상기 복수의 MOS형 회로 중, 최종단으로부터 보아 홀수단째의 MOS형 회로 각각의 전원 공급 노드와 제1 전원 전압 노드 사이에 삽입된 제1 스위치 소자와,

상기 복수의 MOS형 회로 중, 최종단으로부터 보아 짝수단의 MOS형 회로 각각의 전원 공급 노드와 상기 제1 전원 전압 노드 사이에 삽입된 제2 스위치 소자를 갖고,

상기 제1 제어 회로는, 각각 스탠바이 상태로 되어 있는 상기 복수의 MOS형 회로를 스탠바이 상태로부터 액티브 상태로 복귀시킬 때에, 처음에 상기 제2 스위치 소자를 도통시키고, 다음으로, 상기 제1 스위치 소자를 도통시키는 MOS형 반도체 집적 회로 장치.
제6항에 있어서,

상기 제1 제어 회로는, 상기 복수의 MOS형 회로를 액티브 상태로부터 스탠바이 상태로 이행시킬 때에, 처음에 상기 제1 스위치 소자를 비도통으로 하고, 다음으로, 상기 제2 스위치 소자를 비도통으로 하는 MOS형 반도체 집적 회로 장치.
제6항에 있어서,

상기 스탠바이 상태로 되어 있을 때에, 상기 구동 회로의 출력 신호가 저레벨로 되도록 상기 구동 회로의 입력 신호의 논리 레벨을 설정하는 제2 제어 회로를 더 갖는 MOS형 반도체 집적 회로 장치.
제6항에 있어서,

상기 워드선과 제2 전원 전압 노드 사이에 삽입되고, 상기 스탠바이 상태일 때에 도통하도록 제어되는 제3 스위치 소자를 더 갖는 MOS형 반도체 집적 회로 장치.
제6항에 있어서,

상기 제1 및 제2 스위치 소자가 P 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 고전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
제6항에 있어서,

상기 제1 및 제2 스위치 소자가 N 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 저전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
출력 단자로부터 신호를 출력하는 인터페이스 회로와,

상기 인터페이스 회로에 접속되고, 상기 인터페이스 회로의 동작을 제어하는 제어 회로를 갖고,

상기 인터페이스 회로는,

P 채널 및 N 채널 MOS 트랜지스터를 갖고, 또한 전원 공급 노드를 갖고, 출력 노드가 상기 인터페이스 회로의 출력 단자에 접속된 제1 MOS형 회로와,

P 채널 및 N 채널 MOS 트랜지스터를 갖고, 또한 전원 공급 노드를 갖고, 출력 신호를 상기 제1 MOS형 회로에 입력하는 제2 MOS형 회로와,

상기 제1 MOS형 회로의 전원 공급 노드와 제1 전원 전압 노드 사이에 삽입된 제1 스위치 소자와,

상기 제2 MOS형 회로의 전원 공급 노드와 상기 제1 전원 전압 노드 사이에 삽입된 제2 스위치 소자를 갖고,

상기 제어 회로는, 각각 스탠바이 상태로 되어 있는 상기 제1 및 제2 MOS형 회로를 스탠바이 상태로부터 액티브 상태로 복귀시킬 때에, 처음에 상기 제2 스위치 소자를 도통시키고, 다음으로, 상기 제1 스위치 소자를 도통시키는 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 인터페이스 회로는, 반도체 칩 내의 복수개의 각 IP 블록 내에 각각 설치되어 있는 MOS형 반도체 집적 회로 장치.
제13항에 있어서,

상기 복수개의 IP 블록끼리 접속하는 복수의 칩 내 배선을 더 갖는 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 인터페이스 회로는 반도체 칩 내에 설치되어 있고, 상기 인터페이스 회로는 상기 반도체 칩 내에서 생성되는 신호를 칩 외부에 출력하는 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 제어 회로는, 상기 제1 및 제2 MOS형 회로를 액티브 상태로부터 스탠바이 상태로 이행시킬 때에, 처음에 상기 제1 스위치 소자를 비도통으로 하고, 다음으로, 상기 제2 스위치 소자를 비도통으로 하는 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 제1 및 제2 스위치 소자가 P 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 고전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 제1 및 제2 스위치 소자가 N 채널 MOS 트랜지스터이고, 또한 상기 제1 전원 전압 노드가 저전압측의 전원 전압 노드인 MOS형 반도체 집적 회로 장치.
제12항에 있어서,

상기 제1 MOS형 회로 내의 적어도 상기 P 채널 MOS 트랜지스터의 소자 사이 즈가, 상기 제2 MOS형 회로 내의 상기 P 채널 MOS 트랜지스터의 소자 사이즈보다도 크게 되어 있는 MOS형 반도체 집적 회로 장치.