KR20010088097A

KR20010088097A - 저전압 동적로직의 전력소모 억제회로

Info

Publication number: KR20010088097A
Application number: KR1020000012112A
Authority: KR
Inventors: 전현규
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-03-10
Filing date: 2000-03-10
Publication date: 2001-09-26
Also published as: JP2001267908A; US6441647B2; JP3445249B2; US20010028258A1; KR100421610B1

Abstract

본 발명은 스텐바이상태시 발생되는 서브-스레숄드 누설전류를 효과적으로 줄일 수 있는 동적(Dynamic)로직의 전력소모 억제회로에 관한 것이다. 본 발명은 서로 다른 도전형의 제1,제2MOS트랜지스터를 구비한 동적로직과, 상기 동적로직의 출력레벨에 따라 각각 서로 다른 제1,제2전압을 상기 제1,제2MOS트랜지스터의 백게이트로 출력하는 전원 선택부로 구성된다. 상기 전원선택부는 동적로직의 출력이 하이레벨이면 제1,제2전압으로서 전원전압과 기판전압을 출력하고, 동적로직의 출력이 로우레벨이면 제1,제2전압으로서 승압전압과 접지전압을 각각 출력한다.

Description

저전압 동적로직의 전력소모 억제회로{A CIRCUIT FOR PREVENTING A POWER CONSUMPTION OF A LOW VOLTAGE DYNAMIC LOGIC}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 스텐바이시 서브-스레숄드 누설전류를 효과적으로 줄일 수 있는 동적(Dynamic)로직의 전력소모 억제회로에 관한 것이다.

도 1a 및 도 1b에는 프리차지 기법(Scheme)을 이용한 종래의 동적로직의 기본 형태가 도시되어 있다.

도 1a에 도시된 바와같이 종래의 동적로직은 프리차지동작시 출력노드(50)를 VDD레벨로 풀-업하는 PMOS트랜지스터(Mp1)와, 프리차지동작시 풀-다운경로를 차단하는 NMOS트랜지스터(Mn1)와, 출력노드(50)와 상기 NMOS트랜지스터(Mn1)사이에 접속된 n-로직(10)으로 구성된다.

또한, 종래의 동적로직은 도 1b와 같이 프리차지동작시 출력노드(60)를 VSS레벨로 풀-업하는 NMOS트랜지스터(Mn2)와, 프리차지동작시 풀-업경로를 차단하는 PMOS트랜지스터(Mp2)와, 상기 PMOS트랜지스터(Mp2)와 출력노드(60)사이에 접속된 p-로직(11)으로 구성할 수 있다. 상기 PMOS트랜지스터(Mp1),(Mp2)들과 NMOS트랜지스터(Mn1),(Mn2)들의 게이트에는 클럭신호(CLK)가 입력되고, PMOS트랜지스터(Mp1),(Mp2)들과 NMOS트랜지스터(Mn1),(Mn2)들의 백게이트(기판노드)에는 각각 전원전압(VDD)과 접지전압(VSS)이 입력된다. 또한, 상기 n-로직 및 p-로직(10),(11)에는 복수의 신호〔in(0)∼in(N)〕들이 입력된다.

이와같이 구성된 종래의 동적로직의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다. 일반적으로 동적로직에서 프리차지상태는 스텐바이상태이고, 이밸류에이션(Evaluation)상태는 액티브상태를 의미한다.

스텐바이상태시 도 1a에 도시된 동적로직(100)에는 로우레벨(논리 "0")의 클럭신호(CLK)가 인가된다. 로우레벨의 클럭신호(CLK)가 인가되면 전원전압(VDD)과 출력노드(50)를 연결하는 PMOS트랜지스터(Mp1)는 턴온되고, n-로직(10)과 접지전압(VSS)을 연결하는 NMOS트랜지스터(Mn1)는 턴오프된다. 따라서, 턴온된 PMOS트랜지스터(Mp1)을 통하여 출력노드(50)가 VDD레벨로 풀-업되어 동적로직(100)의 출력(OUT)은 하이레벨(로직 "1")이 되고, 턴오프된 NMOS트랜지스터(Mn1)에 의해 풀-다운경로는 차단된다.

액티브상태시 동적로직(100)에는 하이레벨(논리 "1")의 클럭신호(CLK)가 인가된다. 하이레벨(논리 "1")의 클럭신호(CLK)가 인가되면 PMOS트랜지스터(Mp1)와 NMOS트랜지스터(Mn1)가 각각 턴오프 및 턴온되어, 동적로직(100)의 출력(OUT)은 n-로직(10)으로 입력되는 신호〔in(0)∼in(N)〕들의 레벨에 의해 결정된다. 만약, 신호〔in(0)∼in(N)〕들이 모두 하이레벨이면 출력노드(50)는 VSS레벨로 풀-다운되어 동적로직(100)의 출력(OUT)은 로우레벨이되고, 입력신호〔in(0)∼in(N)〕중의 적어도 하나가 로우레벨이면 동적로직(100)의 출력(OUT)은 스텐바이상태시의 논리값(논리 "1")을 그대로 유지한다.

또한, 도 1b에 도시된 동적로직(101)은 도 1a에 도시된 동적로직(100)과 서로 대칭적으로 동작되기 때문에 상세한 설명은 생략하기로 한다.

반도체 집적회로는 소자의 신뢰성 및 저전력화를 위하여 점점 낮은 전원전압(VDD)을 사용하고 있다. 따라서, 저전압회로의 구현할 경우에는 동작속도의 감소를 방지하기 위하여 MOS트랜지스터의 문턱전압(Vt)을 낮추어야 한다. 그런데, 저전압 동적로직을 구현하기 위하여 낮은 문턱전압(low-Vt)의 MOS트랜지스터를 사용하게 되면 스텐바이 또는 액티브상태시 풀-다운경로 또는 풀-업경로를 통하여 서브-스레숄드 누설전류가 흐르게 된다.

예를들면, 도 1a에서 NMOS트랜지스터(Mn1)와 PMOS트랜지스터(Mp2)를 낮은 문턱전압을 갖는 MOS트랜지스터로 구현할 경우에는 스텐바이상태시 턴오프된 NMOS트랜지스터(Mn1)가 턴온되거나 또는 액티브상태시 턴오프된 PMOS트랜지스터(Mp2)가 턴온될 수 있다. 그 결과, 턴온된 NMOS트랜지스터(Mn1) 또는 PMOS트랜지스터(Mp2)의 채널을 통하여 누설전류(leakage current)가 흐르게 되어 심각한 전력손실을 유발하게 된다. 이러한 현상은 전체 회로가 장시간동안 프리차지상태를 유지하는 경우 즉 스텐바이상태에서 특히 심화된다. 따라서, 현재 회로적인 측면에서 서브-스레숄드 누설전류를 줄이기 위한 연구가 활발히 진행되고 있다.

미합중국 특허 U.S.P No. 5,610,533에는 서브-스레숄드 누설전류를 줄이기 위한 로직회로(도 6)가 도시되어 있다.

미합중국 특허 U.S.P No. 5,610,533에 도시된 종래의 로직회로는 클럭신호에 따라 인버터의 PMOS트랜지스터와 NMOS트랜지스터의 백게이트에 인가되는 전압을 가변시켜 서브-스레숄드 누설전류를 감소시킨다.

즉, 종래의 로직회로는 스텐바이상태시에 PMOS트랜지스터와 NMOS트랜지스터의 백게이트에 각각 전압(VPP),(VBB)를 인가하여 문턱전압의 크기를 증가시킴으로써 서브-스레숄드 전류를 감소시킨다. 이때, 전압(VPP)는 전원전압(VDD)보다 크고 전압(VBB)는 접지전압(VSS)보다 작다.

그러나, 종래의 로직회로는 서브-스레숄드 전류를 감소시키기 위하여 별도의 클럭신호 발생기를 구비해야 하며, 특히 클럭발생기가 동작모드(스텐바이 또는 액티브)에 따라 서로 다른 클럭신호를 발생하기 위하여 스텐바이상태와 액티브상태를 구별하는 회로가 별도로 구비되어야 하는 등 집적화에 불리한 단점이 있었다.

따라서, 본 발명의 목적은 칩 면적을 줄이며 서브스레숄드 누설전류에 의한 전력소모를 효과적으로 줄일 수 있는 저전압 동적로직의 전력소모 억제회로를 제공하는데 있다.

본 발명의 다른 목적은 액티브 및 스텐바이상태시 동적로직의 출력레벨에 따라 MOS트랜지스터의 기판전압을 조절할 수 있는 저전압 동적로직의 전력소모 억제회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 저전압 동적로직의 전력소모 억제회로는, 서로 다른 도전형의 제1,제2MOS트랜지스터를 구비한 동적로직과, 동적로직의 출력레벨에 따라 제1,제2MOS트랜지스터의 기판전압으로서 서로 다른 제1,제2전압을 출력하는 전원 선택부로 구성된다. 상기 전원선택부는 동적로직의 출력이 하이레벨이면 제1,제2전압으로서 전원전압과 기판전압을 출력하고, 동적로직의 출력이 로우레벨이면 제1,제2전압으로서 승압전압과 접지전압을 각각 출력한다.

도 1a 및 도 1b는 프리차지 기법(Scheme)을 이용한 종래 동적로직의 기본적인 형태를 나타낸 도면.

도 2a 및 도 2b는 본 발명의 기술에 따른 저전압 동적로직의 전력소모 억제회로의 구성도.

도 3a는 도 2a에서, 스텐바이상태시 각 MOS트랜지스터의 백게이트로 입력되는 전압을 나타낸 도면.

도 3b는 도 2a에서, 액티브상태이고 입력신호들이 모두 하이레벨인 경우 각 MOS트랜지스터의 백게이트로 입력되는 전압을 나타낸 도면.

도 3c는 도 2a에서, 액티브상태이고 하나이상의 입력신호가 로우레벨인 경우 각 MOS트랜지스터의 백게이트로 입력되는 전압을 나타낸 도면.

*** 도면의 주요 부분에 대한 부호의 설명 ***

20 : 인버터 21 : 제1전원 선택부

22 : 제2전원 선택부

200, 201 : 저전압 동적로직의 전력소모 억제회로

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하면 다음과 같다.

도 2a 및 도 2b에는 본 발명에 따른 저전압 동적로직의 전력소모 억제회로의 기본 형태가 도시되어 있다. 도 2a 및 도 2b에 도시된 바와같이, 본 발명에 따른 저전압 동적로직의 전력소모 억제회로(200),(201)들은 각각 도 1a 및 도 1b에 도시된 종래의 동적로직(100),(101)들에 부가하여 인버터(20)와 제1,제2전원 선택부(21),(22)를 추가로 포함한다.

인버터(20)는 동적로직(100 또는 101)의 출력노드(50 또는 60)에 접속되며, n-로직(10)에 구비된 MOS트랜지스터들의 백게이트는 제2전원 선택부(22)의 출력노드에 접속되고, p-로직(11)에 구비된 MOS트랜지스터들의 백게이트는 제1전원 선택부(22)의 출력노드에 접속된다.

제1전원 선택부(21)는 동적로직(100)의 출력(OUT)에 따라 PMOS트랜지스터(Mp1)의 백게이트에 승압전압(VPP)을 인가하는 PMOS트랜지스터(Mpp)와, 인버터(20)의 출력(/OUT)에 따라 PMOS트랜지스터(Mp1)의 백게이트에 전원전압(VDD)을 인가하는 PMOS트랜지스터(Mpd)로 구성된다.

제2전원 선택부(22)는 동적로직(100)의 출력(OUT)에 따라 기판전압(VBB)을 NMOS트랜지스터(Mn1)의 백게이트에 인가하는 NMOS트랜지스터(Mnb)와, 인버터(20)의 출력(/OUT)에 따라 접지전압(VSS)을 NMOS트랜지스터(Mn1)의 백게이트에 인가하는 NMOS트랜지스터(Mns)로 구성된다.

이와같이 구성된 본 발명에 따른 동적로직의 전력소모 억제회로의 동작을 도 2a를 참조하여 설명하면 다음과 같다. 여기서, 회로를 구성하는 모든 MOS트랜지스터들은 낮은 문턱전압(low-Vt)을 갖는 것으로 가정한다.

스텐바이(프리차지)상태시 로우레벨의 클럭신호(CLK)가 입력되면 동적로직(100)의 PMOS트랜지스터(Mp1)는 턴온되는 반면 NMOS트랜지스터(Mn1)는 턴오프된다. PMOS트랜지스터(Mp1)가 턴온되면 출력노드(50)가 전원전압(VDD)레벨로 풀-업되어, 동적로직(100)의 출력(OUT)은 하이레벨이되고, 인버터(20)의 출력(/OUT)은 로우레벨이 된다.

일단 동적로직(100)과 인버터(20)의 출력(OUT),(/OUT)들이 각각 하이 및 로우레벨이 되면, 제1전원 선택부(21)는 PMOS트랜지스터(Mp1)의 백게이트에 전원전압(VDD)을 출력하고, 제2전원 선택부(22)는 n-로직(10)의 MOS트랜지스터들과 NMOS트랜지스터(Mn1)의 백게이트에 기판전압(VBB)을 인가한다. 즉, 동적로직(100)의 출력(OUT)과 인버터(20)의 출력(/OUT)에 의해 제1전원 선택부(21)의 PMOS트랜지스터(Mpd)와 제2전원 선택부(22)의 NMOS트랜지스터(Mnb)만이 턴온되어, 도 2a의 회로는 도 3a와 같이 나타낼 수 있다.

따라서, PMOS트랜지스터(Mp1)는 기존의 문턱전압(Vt)을 유지하여 정상적인 풀-업동작을 수행하고, NMOS트랜지스터(Mn1)는 백게이트로 입력되는 기판전압(VBB)에 의해 실효(effective) 문턱전압(Vt.eff)이 증가되어 더욱 강하게 턴오프된다. 그 결과, 턴오프된 NMOS트랜지스터(Mn1)에 의해 출력노드(50)와 접지전압(VSS)사이에 흐르는 서브-스레숄드 누설전류가 효과적으로 억제된다.

액티브(Evaluation)상태시 하이레벨의 클럭신호(CLK)가 입력되면 동적로직(100)의 PMOS트랜지스터(Mp1)는 턴오프되는 반면 NMOS트랜지스터(Mn1)는 턴온된다. 그런데, 액티브상태에서는 n-로직(10)이 동작되기 때문에 동적로직(100) 및 인버터(20)의 출력(OUT),(/OUT)들은 입력신호〔in(0)∼in(N)〕들의 레벨에 의해 결정된다.

① 입력신호〔in(0)∼in(N)〕들이 모두 하이레벨인 경우

입력신호〔in(0)∼in(N)〕들이 모두 하이레벨이면 현재 NMOS트랜지스터(Mn1)이 턴온상태이기 때문에 동적로직(100) 및 인버터(20)의 출력(OUT),(/OUT)들은 각각 로우레벨 및 하이레벨이 된다. 그 결과, 제1전원 선택부(21)의 PMOS트랜지스터(Mpp)와 제2전원 선택부(22)의 NMOS트랜지스터(Mns)만이 턴온되어, 도 2a의 회로는 도 3b와 같이 된다. 즉, 도 3b에 도시된 바와같이, PMOS트랜지스터(Mp1)의 백게이트에는 승압전압(VPP)이 입력되고, n-로직(10)의 MOS트랜지스터들과 NMOS트랜지스터(Mn1)의 백게이트에는 접지전압(VSS)이 입력된다.

따라서, n-로직(10)과 NMOS트랜지스터(Mn1)는 기존의 문턱전압(Vt)을 유지하기 때문에 정상적인 풀-다운동작을 수행하고, PMOS트랜지스터(Mp1)는 승압전압(VPP)에 의해 실효(effective) 문턱전압(Vt.eff)이 증가되어 더욱 강하게 턴오프된다. 이로인하여, 턴오프된 PMOS트랜지스터(Mp1)에 의해 전원전압(VDD)과 출력노드(50)사이에 흐르는 서브-스레숄드 누설전류를 효과적으로 억제된다.

② 하나이상의 입력신호〔in(0)∼in(N)〕가 로우레벨인 경우

적어도 하나이상의 입력신호〔in(0)∼in(N)〕들이 로우레벨이면출력노드(50)는 이전 상태(스텐바이상태)의 전압레벨을 유지하기 때문에, 동적로직(100) 및 인버터(20)의 출력(OUT),(/OUT)들은 각각 하이레벨 및 로우레벨이 된다.

동적로직(100)과 인버터(20)의 출력(OUT),(/OUT)들이 각각 하이 및 로우레벨이면 제1전원 선택부(21)의 PMOS트랜지스터(Mpd)와 제2전원 선택부(22)의 NMOS트랜지스터(Mnb)는 턴온되어, 도 2a에 도시된 회로는 도 3c와 같이 된다. 즉, 도 3c에 도시된 바와같이, PMOS트랜지스터(Mp1)의 백게이트에는 전원전압(VDD)이 입력되고, n-로직(10)의 MOS트랜지스터들과 NMOS트랜지스터(Mn1)의 백게이트에는 기판전압(VBB〈VSS)이 입력된다.

따라서, PMOS트랜지스터(Mp1)는 기존의 문턱전압(Vt)을 유지하여 정상적인 풀-업동작을 수행하고, n-로직(10)과 NMOS트랜지스터(Mn1)는 실효(effective) 문턱전압(Vt.eff)이 증가되기 때문에 더욱 강하게 턴오프된다. 그 결과, n-로직(10)과 NMOS트랜지스터(Mn1)에 의해 출력노드(50)와 접지전압(VSS)사이에 흐르는 서브-스레숄드 누설전류가 효과적으로 억제된다.

표1에는 스텐바이 또는 액티브시 PMOS트랜지스터(Mp1)와 NMOS트랜지스터(Mn1)의 문턱전압 변화가 도시되어 있다.

	스텐바이상태	액티브상태
	스텐바이상태	OUT="0"	OUT="1"
Mp1	Vt.eff 유지	Vt.eff 증가	Vt.eff 유지
Mn1	Vt.eff 증가	Vt.eff 유지	Vt.eff 증가

한편, 도 2b에 도시된 저전압 동적로직의 전력소모 억제회로(201)는 도 1a에도시된 동적로직의 전력소모 억제회로(201)의 동작과 유사하다.

즉, 스탠바이상태시 PMOS트랜지스터(Mp2)와 NMOS트랜지스터(Mn2)의 백게이트에는 승압전압(VPP)과 접지전압(VSS)이 각각 입력된다. 또한, 액티브상태시 동적로직(101)의 출력(OUT)이 로우레벨이면 PMOS트랜지스터(Mp2)와 NMOS트랜지스터(Mn2)의 백게이트에는 승압전압(VPP)과 접지전압(VSS)이 각각 입력되고, 동적로직(101)의 출력(OUT)이 하이레벨이면 PMOS트랜지스터(Mp2)와 NMOS트랜지스터(Mn2)의 백게이트에는 전원전압(VDD)과 기판전압(VBB)이 각각 입력된다.

따라서, 도 2b에 도시된 저전압 동적로직의 전력소모 억제회로(201)도 스탠바이 또는 액티브상태시에 흐르는 서브-스레숄드 누설전류를 효과적으로 억제할 수 있으며, 상세한 설명은 생략하기로 한다.

그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.

상술한 바와같이, 본 발명은 동적로직의 출력에 따라 MOS트랜지스터의 기판전압을 조절함으로써, 특히 전체회로가 장시간 프리차지상태를 유지해야하는 스텐바이상태에서 서브-스레숄드 누설전류를 효과적으로 억제할 수 있다. 그리고, 본 발명은 액티브상태에서도 누설경로를 차단시킴으로써 동작중의 불필요한 전력소모를 줄일 수 있게 된다. 따라서, 본 발명은 저전압 반도체회로의 전력소모를 획기적으로 줄일 수 있으며, PLA(Programmable Logic Array)등에 효과적으로 적용할 수있는 효과가 있다.

또한, 본 발명은 종래와 같이 별도의 회로를 구비하여 외부로부터 MOS트랜지스터의 기판전압을 조절하는 것이 아니라 자체적으로 동적로직의 출력을 감지하여 기판전압을 조절한다. 따라서, 본 발명은 간단한 회로구성에 의해 기판접압을 조절함으로써 제조시 칩 면적을 줄일 수 있는 효과가 있다.

Claims

서로 다른 도전형의 제1,제2MOS트랜지스터를 구비한 동적로직과;

동적로직의 출력레벨에 따라 제1,제2MOS트랜지스터의 기판전압으로서 서로 다른 제1,제2전압을 선택 출력하는 전원 선택부로 구성된 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제1항에 있어서, 상기 제1MOS트랜지스터는 스텐바이상태에서 턴온되는 p-타입이고, 상기 제2MOS트랜지스터는 액티브상태에서 턴온되는 n-타입인 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제1항에 있어서, 상기 전원선택부는 동적로직의 출력에 따라 제1MOS트랜지스터의 백게이트에 승압전압 또는 전원전압을 인가하는 제1전원 선택부와;

동적로직의 출력에 따라 제2MOS트랜지스터의 백게이트에 기판전압 또는 접지전압을 인가하는 제2전원 선택부로 구성된 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제3항에 있어서, 상기 제1전원 선택부는 동적로직의 출력이 하이레벨이면 전원전압을 출력하고, 로우레벨이면 승압전압을 출력하는 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제3항에 있어서, 상기 제2전원 선택부는 동적로직의 출력이 하이레벨이면 기판전압을 출력하고, 로우레벨이면 접지전압을 출력하는 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제3항에 있어서, 상기 제1전원 선택부는 동적로직의 출력에 따라 제1MOS트랜지스터의 백게이트에 승압전압을 인가하는 제1PMOS트랜지스터와;

반전된 동적로직의 출력에 따라 제1MOS트랜지스터의 백게이트에 전원전압을 인가하는 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.
제3항에 있어서, 상기 제2전원 선택부는 동적로직의 출력에 따라 제2MOS트랜지스터의 백게이트에 기판전압을 인가하는 제1NMOS트랜지스터와;

반전된 동적로직의 출력에 따라 제2MOS트랜지스터의 백게이트에 접지전압을 인가하는 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 저전압 동적로직의 전력소모 억제회로.