KR101140347B1 - 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기 - Google Patents

동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기 Download PDF

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Abstract

본 발명에 따른 스위칭 회로는 동적 문턱 전압을 갖는 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터를 스위칭 소자로 이용하여 정상 모드시에는 낮은 문턱 전압을 유지하도록 하여 전류 구동력을 향상시키면서 도통 손실을 감소시키고, 대기 모드시에는 높은 문턱전압을 유지하도록 하여 전력 소모를 최소화할 수 있다. 따라서, 본 발명에 따른 스위칭 회로를 DC-DC 변환기에 적용하면, 정상 모드시 도통 손실을 줄여 전력 변환 효율을 더 높일 수 있고 대기 모드시 전력 소모를 최소화할 수 있으므로, 휴대기기의 배터리 사용시간을 최대화할 수 있어 점차 소형화되어가는 휴대기기 전원 장치에 유용하게 사용할 수 있는 효과가 있다.
동적 문턱 전압(Dynamic Threshold voltage), DT-CMOS, 스위칭 소자(Switching device), DC-DC 변환기(DC-DC Converter), 펄스 폭 변조(Pulse Width Modulation), 온 저항(On-resistance), 누설전류(Leakage current)

Description

동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ＤＣ-ＤＣ 변환기{The switching circuit using DT-CMOS and DC-DC converter for portable electronic device including the same}
본 발명은 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 DC-DC 변환기에 관한 것으로, 더욱 상세하게는 동적 문턱 전압 소자인 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터를 스위칭 소자로 사용하여 대기 모드시의 전력 소모 및 정상 모드시의 도통 손실을 감소시킬 수 있도록 구성된 스위칭 회로 및 이를 포함하는 휴대기기용 DC-DC 변환기(DC-DC Converter)에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-03, 과제명: 유비쿼터스 단말용 부품 모듈].
일반적으로 휴대기기의 배터리는 3.6V의 니켈타드뮴(NiCad) 또는 리튬(Li-ion, Li-polymer) 전지를 사용한다. 하지만 휴대기기의 내부 회로는 3.3V나 2.5V의 전압을 사용하기 때문에, 3.6V의 배터리 전압을 3.3V나 2.5V의 전압으로 낮출 필요가 있다.
이러한 이유로 휴대기기의 전원 장치에는 높은 레벨의 전압을 낮은 레벨의 전압으로 변환하기 위한 DC-DC 변환기가 구비되는데, 대부분의 휴대기기는 배터리를 좀 더 오래 사용하기 위해 높은 전력 변환 효율을 갖는 SMPS(Switch Mode Power Supply) 방식의 DC-DC 변환기를 사용하고 있다.
도 1은 종래의 SMPS 방식의 DC-DC 변환기(100)를 나타낸 도면이다.
도 1을 참조하면, 종래의 DC-DC 변환기(100)는, 펄스폭 변조기(130)로부터 출력되는 펄스폭 변조(Pulse Width Modulation) 신호에 따라 스위칭 회로(110)의 CMOS 트랜지스터(M11, M12)가 교번적으로 동작하여 구형파를 발생시키면, 인덕터(L)와 커패시터(C)를 통해 상기 구형파를 필터링하여 직류 전압을 출력한다.
이 때, 직류 전압의 레벨은 상기 펄스폭 변조기(130)로부터 출력되는 펄스폭 변조 신호에 의해 결정된다.
좀 더 자세히 설명하면, 먼저 오차 증폭기(131)에서 출력 전압(Vout)과 기준 전압과의 오차를 증폭하여 출력하면, 비교기(133)에서 상기 증폭된 오차를 삼각파와 비교하여 펄스 폭을 결정하며, 상기 결정된 펄스 폭에 따라 구형파가 발생된다.
하지만, 이와 같이 구성된 DC-DC 변환기(100)는 다음에 설명하는 바와 같이 스위칭 손실, 도통 손실, 제어 손실을 필연적으로 갖게 된다.
첫 번째로, 스위칭 손실로는 CMOS 트랜지스터(M11, M12)의 기생용량에 의한 손실과, 스위칭시 전압과 전류가 겹쳐지는 곳에서 발생하는 손실(Overlap Loss) 등이 있다.
두 번째로, 도통 손실로는 CMOS 트랜지스터(M11, M12)가 도통됐을 때 온 저항에 의해 발생하는 손실과, 인덕터(L)와 커패시터(C)의 직렬 등가 저항(ESR : Equivalent Series Resistance)에 의한 손실 등이 있다.
세번째로, 제어 손실로는 펄스폭 변조기(130)의 펄스 폭 변조에 소모되는 손실이 있다.
상기 스위칭 손실과 상기 제어 손실은 출력 전류에 상관없이 항상 일정하게 소모되는 손실이지만, 상기 도통 손실은 출력 전류가 커질수록 더 많은 손실이 발생하는 손실이다.
이러한 이유로 도통 손실을 줄이기 위해서 종래에는 스위칭 소자로 사용되는 CMOS 트랜지스터(M11, M12)의 너비(width)를 다소 크게 설계하고 있지만, 이러한 경우 칩 면적과 전력 소모가 증가되는 문제가 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 동적 문턱 전압 소자를 스위칭 소자로 사용하여 정상 모드시의 도통 손실을 감소시킬 수 있는 소형의 스위칭 회로 및 이를 포함하는 휴대기기용 DC-DC 변환기를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 스위칭 회로는, 게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부를 포함하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위하여 본 발명에 따른 휴대기기용 DC-DC 변환기는, 구형파를 발생시키는 스위칭 회로와, 상기 스위칭 회로로부터 발생된 구형파를 필터링하여 직류 전압을 출력하는 인덕터 및 커패시터와, 상기 직류 전압의 레벨을 조절하기 위한 펄스폭 변조 신호를 생성하여 상기 스위칭 회로로 출력하는 펄스폭 변조기를 포함하되, 상기 스위칭 회로는, 게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부를 포함하는 것을 특징으로 한다.
상기 제1, 2 DT-CMOS 트랜지스터의 게이트에 하이 레벨의 동작 전압이 인가되면 상기 제1, 2 DT-CMOS 트랜지스터의 바디 전압이 증가되어 문턱 전압이 감소된다. 이 때, 상기 다이오드 연결된 제1, 2 MOS 트랜지스터의 턴온 전압 만큼 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 더욱 감소된다. 이와 같이 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 감소됨에 따라 상기 제1, 2 DT-CMOS 트랜지스터의 온 저항이 낮아져 온 저항에 의해 발생되는 도통 손실이 감소되며, 또한 상기 제1, 2 DT-CMOS 트랜지스터의 전류 구동력이 증가하여 동작 속도가 향상된다.
상기 제1 DT-CMOS 트랜지스터는 PMOS 트랜지스터인 것이 바람직하고, 상기 제2 DT-CMOS 트랜지스터는 NMOS 트랜지스터인 것이 바람직하며, 상기 제1, 2 DT-CMOS 트랜지스터는 하나의 벌크 반도체 기판 상에 함께 형성되는 것이 바람직하다. 이 때, 상기 제1 DT-CMOS 트랜지스터가 형성된 영역의 벌크 반도체 기판 상에는 딥 구조의 n형 웰이 더 형성되며, 상기 딥 구조의 n형 웰에 의해 상기 제1 DT-CMOS 트랜지스터의 p형 바디가 상기 제2 DT-CMOS 트랜지스터의 n형 바디와 서로 격리되는 것이 바람직하다.
상기 스위칭 회로는, 대기 모드시의 전력 소모를 감소시키기 위한 대기 모드 동작부를 더 포함하며, 상기 대기 모드 동작부는, 입력되는 동작 전압을 인버팅하여 출력하는 제1, 2 인버터; 및 상기 제1, 2 인버터의 출력단에 연결되어 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 바디를 전원 단자와 접지 단자에 각각 연결하여 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 증가시키는 제3, 4 MOS 트랜지스터로 구성된다.
본 발명에 따른 스위칭 회로는 동적 문턱 전압을 갖는 DT-CMOS 트랜지스터를 스위칭 소자로 이용하며, 이에 따라 정상 모드시에는 낮은 문턱 전압을 유지하여 전류 구동력을 향상시키면서 도통 손실을 감소시킬 수 있고, 대기 모드시에는 높은 문턱전압을 유지하여 전력 소모를 최소화할 수 있다.
따라서, 본 발명에 따른 스위칭 회로를 DC-DC 변환기에 적용하면, 정상 모드시 도통 손실을 줄여 전력 변환 효율을 더 높일 수 있고 대기 모드시 전력 소모를 최소화할 수 있으므로, 휴대기기의 배터리 사용시간을 최대화할 수 있어 점차 소형화되어가는 휴대기기 전원 장치에 유용하게 사용할 수 있는 효과가 있다.
이하, 본 발명에 따른 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 DC-DC 변환기에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 동적 문턱 전압 소자를 이용한 스위칭 회로(200)를 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 스위칭 회로(200)는 정상 모드에서 동작하는 정상 모드 동작부(210)와 대기 모드에서 동작하는 대기 모드 동작부(230)를 포함한다.
상기 정상 모드 동작부(210)는 동적 문턱 전압을 갖는 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)와 다이오드 연결된 제1, 2 MOS 트랜지스터(M21, M22)를 포함하며, 상기 대기 모드 동작부(230)는 제1, 2 인버터(INV1, INV2)와 제3, 4 MOS 트랜지스터(M23, M24)를 포함한다.
설명의 편의상 상기 제1 DT-CMOS 트랜지스터(Q1)가 PMOS 트랜지스터이고, 상기 제2 DT-CMOS 트랜지스터(Q2)가 NMOS 트랜지스터이며, 상기 다이오드 연결된 제1, 2 MOS 트랜지스터(M21, M22)는 NMOS 트랜지스터인 것으로 설명한다. 그리고, 상기 제3 MOS 트랜지스터(M23)는 PMOS 트랜지스터이고, 상기 제4 MOS 트랜지스터(M24)는 NMOS 트랜지스터인 것으로 설명한다.
상기 제1 DT-CMOS 트랜지스터(Q1)는 상기 제1 MOS 트랜지스터(M21)를 통해 게이트와 바디가 직접 연결되는 구조를 가지며, 상기 제1 DT-CMOS 트랜지스터(Q1)의 게이트에는 상기 제1 MOS 트랜지스터(M21)의 소스가 연결되고, 바디에는 상기 제1 MOS 트랜지스터(M21)의 게이트와 드레인이 연결된다.
상기 제2 DT-CMOS 트랜지스터(Q2)는 상기 제2 MOS 트랜지스터(M22)를 통해 게이트와 바디가 직접 연결되는 구조를 가지며, 상기 제2 DT-CMOS 트랜지스터(Q2)의 게이트에는 상기 제2 MOS 트랜지스터(M22)의 드레인과 게이트가 연결되고, 바디에는 상기 제2 MOS 트랜지스터(M22)의 소스가 연결된다.
즉, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)는 게이트 전압과 바디 전압이 같이 증가하는 구조이기 때문에, 게이트에 하이 레벨의 동작 전압(S)이 인가되면 바디 전압도 같이 증가되어 문턱 전압이 낮아지게 되며, 이에 따라 온 저항도 감소된다.
따라서, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)는 종래의 CMOS 트랜지스터에 비하여 도통 손실을 감소시킬 수 있으며, 아울러 낮은 문턱 전압에 의해 전류 구동력이 커져 동작 속도도 향상시킬 수 있다.
또한, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 게이트에 로우 레벨의 동작 전압(S)이 인가되면 원래의 문턱 전압으로 복원되어 누설 전류를 최소화할 수 있다.
이와 같이 본 발명의 스위칭 회로(200)는 동적 문턱 전압을 갖는 DT-CMOS 트랜지스터(Q1, Q2)를 스위칭 소자로 이용하여 정상 모드시에는 낮은 문턱 전압을 유지하도록 하여 도통 손실은 줄이면서 전류 구동력을 향상시키고, 대기 모드시에는 높은 문턱전압을 유지하도록 하여 전력 소모를 최소화하며, 이에 대하여는 나중에 더 자세히 설명하기로 한다.
한편, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)는 하나의 반도체 기판상에 서로 독립적으로 형성되며, 이에 대하여 더 자세히 설명하면 다음과 같다.
도 3은 도 2에 있어서 제1, 2 DT-CMOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 기판(300) 상에 동적 문턱 전압을 갖는 n형의 제1 DT-CMOS 트랜지스터(Q1)와 p형의 제2 DT-CMOS 트랜지스터(Q2)가 함께 형성된다.
이와 같이 서로 다른 타입의 DT-CMOS 트랜지스터(Q1, Q2)를 하나의 반도체 기판(300)상에 형성하기 위해서는 p형 바디(330a)와 n형 바디(330b)가 서로 격리된 상태를 유지해야 하는데, 이를 위해 본 발명에서는 상기 제1 DT-CMOS 트랜지스터(Q1)가 형성될 영역의 반도체 기판(300) 상에 딥 구조의 n형 웰(310)을 더 형성한다.
즉, 딥 구조의 n형 웰(310)을 통해 제1 DT-CMOS 트랜지스터(Q1)의 p형 바디(330a)를 고립시키는 구조를 적용함으로써, 벌크(Bulk) 형태의 반도체 기판(300) 상에서도 종래의 CMOS 공정을 이용하여 서로 다른 타입의 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)를 간단하게 제작할 수 있다.
도 4a 및 도 4b는 본 발명에 따른 DT-CMOS 트랜지스터와 종래의 CMOS 트랜지스터의 문턱 전압 및 전압-전류 특성을 비교한 그래프이다.
도 4a 및 도 4b에 나타난 바와 같이, 본 발명에 따른 DT-CMOS 트랜지스터가 종래의 CMOS 트랜지스터에 비하여 더 낮은 문턱 전압을 가지며, 동일한 전압 레벨에서 더 많은 전류의 도통이 가능함을 알 수 있다.
다시 도 2를 참조하면, 먼저 외부로부터 입력되는 동작 전압(S)이 하이 레벨인 경우, 다시 말해서 정상 모드인 경우, 정상 모드 동작부(210)에 포함된 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)와 다이오드 연결된 제1, 2 MOS 트랜지스터(M21, M22)가 온 상태가 된다.
따라서, 상기 다이오드 연결된 제1, 2 MOS 트랜지스터(M21, M22)를 통해 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 게이트와 바디가 서로 연결되어 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 문턱 전압이 낮아지게 된다.
게다가, 상기 다이오드 연결된 제1, 2 MOS 트랜지스터(M21, M22)의 턴온 전압 만큼 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 문턱 전압이 더욱 낮아지게 된다.
이와 같이 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 문턱 전압이 낮아지면, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 온 저항(On-resistance)이 낮아져 온 저항에 의해 발생되는 도통 손실을 감소시킬 수 있다. 또한, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 문턱 전압 감소에 따라 전류 구동력도 향상시킬 수 있다.
다음으로, 외부로부터 입력되는 동작 전압(S)이 로우 레벨인 경우, 다시 말해서 대기 모드인 경우, 상기 제1, 2 인버터(INV1, INV2)가 외부로부터 입력되는 로우 레벨의 동작 전압(S)을 인버팅하여 제3, 4 MOS 트랜지스터(M23, M24)의 게이트에 각각 인가하며, 이에 따라 상기 제3, 4 MOS 트랜지스터(M23, M24)가 턴온된다.
여기에서, 상기 제3 MOS 트랜지스터(M23)의 게이트는 상기 제1 인버터(INV1)의 출력단에 연결되고, 소스는 전원 단자(VDD)에 연결되며, 드레인은 상기 제1 DT-CMOS 트랜지스터(Q1)의 바디에 연결되어 있다. 그리고, 상기 제4 MOS 트랜지스터(M24)의 게이트는 상기 제2 인버터(INV2)의 출력단에 연결되고, 드레인은 상기 제2 DT-CMOS 트랜지스터(Q2)의 바디에 연결되어 있으며, 소스는 접지 단자(GND)에 연결되어 있다.
즉, 상기 제3 MOS 트랜지스터(M23)가 턴온됨에 따라 상기 제1 DT-CMOS 트랜지스터(Q1)의 바디가 전원 단자(VDD)에 연결되며, 상기 제4 MOS 트랜지스터(M24)가 턴온됨에 따라 상기 제2 DT-CMOS 트랜지스터(Q2)의 바디가 접지 단자(GND)에 연결된다.
이와 같이 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 바디가 전원 단자(VDD)와 접지 단자(GND)에 각각 연결되면, 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 문턱 전압이 높아지므로, 누설 전류를 최소화할 수 있다.
한편, 상기 스위칭 회로(200)는 도 1에 도시된 스위칭 회로(110)를 대체하여 DC-DC 변환기에 적용될 수 있으며, 이러한 경우 정상 모드시에는 DC-DC 변환기의 도통 손실을 줄여 전력 변환 효율을 높일 수 있고, 대기 모드시에는 전력 소모를 최소화하여 휴대기기의 배터리 사용시간을 최대화할 수 있다.
이 때, 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 바디쪽으로 누설 전류가 발생할 수 있지만, 높은 출력 전류에서 동작하는 DC-DC 변환기에서는 누설 전류에 의한 효율 손실 보다 상기 제1, 2 DT-CMOS 트랜지스터(Q1, Q2)의 온 저항에 의한 효율 손실이 더 크기 때문에, 바디쪽의 누설 전류를 감안한다 해도 도통 손실을 줄이는 이득이 커서 전체적인 전력 변환 효율은 증가하게 된다.
도 5는 본 발명에 따른 제1, 2 DT-CMOS 트랜지스터를 스위칭 소자로 이용한 DC-DC 변환기와 종래의 CMOS 트랜지스터를 스위칭 소자로 이용한 DC-DC 변환기의 효율을 측정한 그래프이다.
도 5에서 알 수 있는 바와 같이, 본 발명에 따른 DC-DC 변환기의 경우 종래의 DC-DC 변환기와 비교하여 전력 변환 효율이 100mA 출력 전류에서 약 0.3% 증가하며, 출력 전류가 클수록 효율은 더욱 증가 하여 500mA의 출력 전류에서는 전력 변환 효율이 약 2% 증가하는 것을 알 수 있다.
따라서, 본 발명에 따른 DC-DC 변환기는 종래의 DC-DC 변환기와 비교하여 동일 크기에서 더 높은 전력 변환 효율을 기대할 수 있으며, 이에 따라 점차 소형화 되어가는 휴대기기의 전원 장치에 적합하다는 잇점이 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 설명하였다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 본 발명의 범위가 상기의 실시예에 한정되는 것은 아니며, 여러 가지 다른 형태로 변형이 가능함은 물론이다.
도 1은 종래의 SMPS 방식의 DC-DC 변환기를 나타낸 도면이다.
도 2는 본 발명에 따른 동적 문턱 전압 소자를 이용한 스위칭 회로를 나타낸 도면이다.
도 3은 도 2에 있어서 제1, 2 DT-CMOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명에 따른 DT-CMOS 트랜지스터와 종래의 CMOS 트랜지스터의 문턱 전압 및 전압-전류 특성을 비교한 그래프이다.
도 5는 본 발명에 따른 제1, 2 DT-CMOS 트랜지스터를 스위칭 소자로 이용한 DC-DC 변환기와 종래의 CMOS 트랜지스터를 스위칭 소자로 이용한 DC-DC 변환기의 효율을 측정한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 종래의 DC-DC 변환기　　 110 : 종래의 스위칭 회로
M11, M12 : 종래의 CMOS 트랜지스터　 130 : 펄스폭 변조기
131 : 오차 증폭기　　　　 133 : 비교기
200 : 본 발명의 스위칭 회로　　
210 : 정상 모드 동작부 230 : 대기 모드 동작부
Q1, Q2 : 제1, 2 DT-CMOS 트랜지스터
M21, M22 : 다이오드 연결된 제1, 2 MOS 트랜지스터
INV1, INV2 : 제1, 2 인버터　　 M23, M24 : 제3, 4 MOS 트랜지스터

Claims (15)

  1. 게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부; 및
    입력되는 동작 전압을 인버팅하여 출력하는 제1, 2 인버터; 및 상기 제1, 2 인버터의 출력단에 연결되어 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 바디를 전원 단자와 접지 단자에 각각 연결하여 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 증가시키는 제3, 4 MOS 트랜지스터로 구성된, 대기 모드시의 전력 소모를 감소시키기 위한 대기 모드 동작부를 포함하는 것을 특징으로 하는 스위칭 회로.
  2. 제 1항에 있어서,
    상기 제1, 2 DT-CMOS 트랜지스터의 게이트에 하이 레벨의 동작 전압이 인가되면, 상기 제1, 2 DT-CMOS 트랜지스터의 바디 전압이 증가되어 문턱 전압이 감소되는 것을 특징으로 하는 스위칭 회로.
  3. 제 2항에 있어서,
    상기 다이오드 연결된 제1, 2 MOS 트랜지스터의 턴온 전압 만큼 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 더욱 감소되는 것을 특징으로 하는 스위칭 회 로.
  4. 제 3항에 있어서,
    정상 모드시, 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 감소됨에 따라 상기 제1, 2 DT-CMOS 트랜지스터의 온 저항이 낮아져 온 저항에 의해 발생되는 도통 손실이 감소되는 것을 특징으로 하는 스위칭 회로.
  5. 제 1항에 있어서,
    상기 제1 DT-CMOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 DT-CMOS 트랜지스터는 NMOS 트랜지스터이며, 상기 제1, 2 DT-CMOS 트랜지스터는 하나의 벌크 반도체 기판 상에 함께 형성된 것을 특징으로 하는 스위칭 회로.
  6. 제 5항에 있어서,
    상기 제1 DT-CMOS 트랜지스터가 형성된 영역의 벌크 반도체 기판 상에는 딥 구조의 n형 웰이 더 형성되며, 상기 딥 구조의 n형 웰에 의해 상기 제1 DT-CMOS 트랜지스터의 p형 바디가 상기 제2 DT-CMOS 트랜지스터의 n형 바디와 서로 격리되는 것을 특징으로 하는 스위칭 회로.
  7. 제 1항에 있어서,
    상기 제1 DT-CMOS 트랜지스터의 게이트에는 상기 다이오드 연결된 제1 MOS 트랜지스터의 소스가 연결되고, 바디에는 상기 다이오드 연결된 제1 MOS 트랜지스터의 게이트와 드레인이 연결되는 것을 특징으로 하는 스위칭 회로.
  8. 제 1항에 있어서,
    상기 제2 DT-CMOS 트랜지스터의 게이트에는 상기 다이오드 연결된 제2 MOS 트랜지스터의 드레인과 게이트가 연결되고, 바디에는 상기 다이오드 연결된 제2 MOS 트랜지스터의 소스가 연결되는 것을 특징으로 하는 스위칭 회로.
  9. 삭제
  10. 제 1항에 있어서,
    상기 제3, 4 MOS 트랜지스터의 게이트는 상기 제1, 2 인버터의 출력단에 연결되고, 소스는 전원 단자와 접지 단자에 각각 연결되며, 드레인은 상기 제1, 2 DT-CMOS 트랜지스터의 바디에 각각 연결된 것을 특징으로 하는 스위칭 회로.
  11. 구형파를 발생시키는 스위칭 회로와, 상기 스위칭 회로로부터 발생된 구형파를 필터링하여 직류 전압을 출력하는 인덕터 및 커패시터와, 상기 직류 전압의 레벨을 조절하기 위한 펄스폭 변조 신호를 생성하여 상기 스위칭 회로로 출력하는 펄스폭 변조기를 포함하되,
    상기 스위칭 회로는,
    게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부; 및
    입력되는 동작 전압을 인버팅하여 출력하는 제1, 2 인버터; 및 상기 제1, 2 인버터의 출력단에 연결되어 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 바디를 전원 단자와 접지 단자에 각각 연결하여 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 증가시키는 제3, 4 MOS 트랜지스터로 구성된, 대기 모드시의 전력 소모를 감소시키기 위한 대기 모드 동작부를 포함하는 것을 특징으로 하는 휴대기기용 DC-DC 변환기.
  12. 제 11항에 있어서,
    정상 모드시, 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 감소됨에 따라 상기 제1, 2 DT-CMOS 트랜지스터의 온 저항이 낮아져 온 저항에 의해 발생되는 도통 손실이 감소되는 것을 특징으로 하는 휴대기기용 DC-DC 변환기.
  13. 제 11항에 있어서,
    상기 제1 DT-CMOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 DT-CMOS 트랜지스터는 NMOS 트랜지스터이며, 상기 제1, 2 DT-CMOS 트랜지스터는 하나의 벌크 반도체 기판 상에 함께 형성된 것을 특징으로 하는 휴대기기용 DC-DC 변환기.
  14. 제 13항에 있어서,
    상기 제1 DT-CMOS 트랜지스터가 형성된 영역의 벌크 반도체 기판 상에는 딥 구조의 n형 웰이 더 형성되며, 상기 딥 구조의 n형 웰에 의해 상기 제1 DT-CMOS 트랜지스터의 p형 바디가 상기 제2 DT-CMOS 트랜지스터의 n형 바디와 서로 격리되는 것을 특징으로 하는 휴대기기용 DC-DC 변환기.
  15. 삭제
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