JP3205185B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧よりも振幅
の小さい入力信号を受けこれを増幅する回路として好適
なレベル変換回路に関するものであり、例えばインタフ
ェース回路、レベルシフタ回路などとして利用可能なレ
ベル変換回路に関するものである。
の小さい入力信号を受けこれを増幅する回路として好適
なレベル変換回路に関するものであり、例えばインタフ
ェース回路、レベルシフタ回路などとして利用可能なレ
ベル変換回路に関するものである。
【０００２】
【従来の技術】ＴＴＬ（Transistor Transistor Logic
）回路で扱われている信号をＭＯＳ（Metal Oxide Sem
iconductor ）回路に入力する場合のインターフェース
回路として、例えば図９に示すレベル変換回路１０が用
いられている。このレベル変換回路１０は、Ｐチャネル
ＭＯＳ電界効果トランジスタ（以下、Ｐ−ＭＯＳともい
う）１１と、ＮチャネルＭＯＳ電界効果トランジスタ
（以下、Ｎ−ＭＯＳともいう）１３とを直列（この場合
はＮ−ＭＯＳ１５を介し直列）に接続し構成されたＣ(C
omplementary）−ＭＯＳインバータ回路１７および、こ
のＣ−ＭＯＳインバータ回路１７の出力を反転しこのレ
ベル変換回路の出力とするインバータ１９とを具える。
Ｐ−ＭＯＳ１１のソースおよびこのＰ−ＭＯＳ１１を作
り込んである基板は第１の電源ＶDDと接続され、また、
Ｎ−ＭＯＳ１３のソースおよびこのＮ−ＭＯＳ１３を作
り込んである基板は第２の電源（ＧＮＤ）と接続されて
いる。
）回路で扱われている信号をＭＯＳ（Metal Oxide Sem
iconductor ）回路に入力する場合のインターフェース
回路として、例えば図９に示すレベル変換回路１０が用
いられている。このレベル変換回路１０は、Ｐチャネル
ＭＯＳ電界効果トランジスタ（以下、Ｐ−ＭＯＳともい
う）１１と、ＮチャネルＭＯＳ電界効果トランジスタ
（以下、Ｎ−ＭＯＳともいう）１３とを直列（この場合
はＮ−ＭＯＳ１５を介し直列）に接続し構成されたＣ(C
omplementary）−ＭＯＳインバータ回路１７および、こ
のＣ−ＭＯＳインバータ回路１７の出力を反転しこのレ
ベル変換回路の出力とするインバータ１９とを具える。
Ｐ−ＭＯＳ１１のソースおよびこのＰ−ＭＯＳ１１を作
り込んである基板は第１の電源ＶDDと接続され、また、
Ｎ−ＭＯＳ１３のソースおよびこのＮ−ＭＯＳ１３を作
り込んである基板は第２の電源（ＧＮＤ）と接続されて
いる。
【０００３】このレベル変換回路１０では、２つのＭＯ
Ｓ１１，１３それぞれのゲート電極にレベル変換対象の
入力信号ＶINが入力される。第１の電源ＶDDの電圧を５
Ｖ、入力センスレベルを約１．５Ｖとした場合で、入力
信号ＶINとして例えば０〜３Ｖの電圧振幅の信号を入力
した場合、出力ＶOUT として０〜５ボルトの振幅の信号
が出力される。
Ｓ１１，１３それぞれのゲート電極にレベル変換対象の
入力信号ＶINが入力される。第１の電源ＶDDの電圧を５
Ｖ、入力センスレベルを約１．５Ｖとした場合で、入力
信号ＶINとして例えば０〜３Ｖの電圧振幅の信号を入力
した場合、出力ＶOUT として０〜５ボルトの振幅の信号
が出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
レベル変換回路１０では、Ｐ−ＭＯＳ１１の基板電圧が
ＶDDであるので、入力信号ＶINの電圧が、第１の電源の
電圧ＶDDからＰ−ＭＯＳ１１のしきい値電圧を引いた値
より大きい値にならないと、Ｐ−ＭＯＳ１１はオフ状態
にならない。したがって、入力信号ＶINの電圧が、Ｎ−
ＭＯＳ１３がオン状態になる電圧から上記Ｐ−ＭＯＳ１
１がオフ状態になる電圧までの間は、第１の電源ＶDDか
らＰ−ＭＯＳ１１、Ｎ−ＭＯＳ１５およびＮ−ＭＯＳ１
３を通っていわゆる静止時電流ｉが生じてしまうという
問題点があった。その具体例を図３中に特性曲線ＩＩと
して示した。ここで、図３中の横軸は入力信号ＶINの電
圧（Ｖ）を示し、縦軸は静止時電流（ｍＡ）を示す。こ
の図３から分かるように、従来のレベル変換回路１０で
は、入力信号ＶINの電圧がＮ−ＭＯＳ１３のしきい値電
圧Ｖ1 を越えたところから、電源電圧ＶDDからＰ−ＭＯ
Ｓ１１のしきい値電圧を引いた電圧Ｖ2 の範囲で、静止
時電流が生じるのである。したがって、レベル変換回路
１０に入力信号ＶINとして上記のごとく０〜３Ｖの電圧
振幅の信号を入力した場合は、入力信号ＶINの電圧がＮ
−ＭＯＳ１３のしきい値を越えた後ずっと静止時電流が
生じてしまう。これは消費電力を増加させるので改善が
望まれる。
レベル変換回路１０では、Ｐ−ＭＯＳ１１の基板電圧が
ＶDDであるので、入力信号ＶINの電圧が、第１の電源の
電圧ＶDDからＰ−ＭＯＳ１１のしきい値電圧を引いた値
より大きい値にならないと、Ｐ−ＭＯＳ１１はオフ状態
にならない。したがって、入力信号ＶINの電圧が、Ｎ−
ＭＯＳ１３がオン状態になる電圧から上記Ｐ−ＭＯＳ１
１がオフ状態になる電圧までの間は、第１の電源ＶDDか
らＰ−ＭＯＳ１１、Ｎ−ＭＯＳ１５およびＮ−ＭＯＳ１
３を通っていわゆる静止時電流ｉが生じてしまうという
問題点があった。その具体例を図３中に特性曲線ＩＩと
して示した。ここで、図３中の横軸は入力信号ＶINの電
圧（Ｖ）を示し、縦軸は静止時電流（ｍＡ）を示す。こ
の図３から分かるように、従来のレベル変換回路１０で
は、入力信号ＶINの電圧がＮ−ＭＯＳ１３のしきい値電
圧Ｖ1 を越えたところから、電源電圧ＶDDからＰ−ＭＯ
Ｓ１１のしきい値電圧を引いた電圧Ｖ2 の範囲で、静止
時電流が生じるのである。したがって、レベル変換回路
１０に入力信号ＶINとして上記のごとく０〜３Ｖの電圧
振幅の信号を入力した場合は、入力信号ＶINの電圧がＮ
−ＭＯＳ１３のしきい値を越えた後ずっと静止時電流が
生じてしまう。これは消費電力を増加させるので改善が
望まれる。
【０００５】また、従来のレベル変換回路に入力信号Ｖ
INとして例えば２〜５Ｖの電圧振幅の信号を入力しこれ
を０〜５Ｖの電圧振幅を有したレベルの信号にシフトさ
せる場合を考えると、入力信号ＶINの最低レベルが２Ｖ
であるのでＮ−ＭＯＳ１３は継続的にオン状態となるた
め、このケースの場合も、入力電圧ＶINが、接地電圧Ｇ
ＮＤからＮ−ＭＯＳ１３のしきい値電圧を加えた値より
低くなるまでの間（すなわちＮ−ＭＯＳがオフになるま
での間）静止時電流が生じてしまう。
INとして例えば２〜５Ｖの電圧振幅の信号を入力しこれ
を０〜５Ｖの電圧振幅を有したレベルの信号にシフトさ
せる場合を考えると、入力信号ＶINの最低レベルが２Ｖ
であるのでＮ−ＭＯＳ１３は継続的にオン状態となるた
め、このケースの場合も、入力電圧ＶINが、接地電圧Ｇ
ＮＤからＮ−ＭＯＳ１３のしきい値電圧を加えた値より
低くなるまでの間（すなわちＮ−ＭＯＳがオフになるま
での間）静止時電流が生じてしまう。
【０００６】
【課題を解決するための手段】そこでこの出願の第一発
明によれば、第１の電源とこれより低い電圧を示す第２
の電源との間にＣ−ＭＯＳインバータ回路を具え、入力
信号のレベルを変換して出力するレベル変換回路におい
て、第１の電源が示す電圧より低くかつ第２の電源が示
す電圧以上の第３の電圧を発生する少なくとも１つの電
圧発生部と、第１の電源をＣ−ＭＯＳインバータ回路を
構成するＰ−ＭＯＳが作り込まれた基板に接続するため
の第１の回路と、電圧発生部を上記基板に接続するため
の第２の回路と、入力信号に応じこれら第１の回路およ
び第２の回路のいずれか一方を有効とする回路切り換え
部とを具えたことを特徴とする。
明によれば、第１の電源とこれより低い電圧を示す第２
の電源との間にＣ−ＭＯＳインバータ回路を具え、入力
信号のレベルを変換して出力するレベル変換回路におい
て、第１の電源が示す電圧より低くかつ第２の電源が示
す電圧以上の第３の電圧を発生する少なくとも１つの電
圧発生部と、第１の電源をＣ−ＭＯＳインバータ回路を
構成するＰ−ＭＯＳが作り込まれた基板に接続するため
の第１の回路と、電圧発生部を上記基板に接続するため
の第２の回路と、入力信号に応じこれら第１の回路およ
び第２の回路のいずれか一方を有効とする回路切り換え
部とを具えたことを特徴とする。
【０００７】この第一発明において、第１の電源は電源
電圧ＶDDとできる。また、電圧発生部は、第３の電圧の
条件を満足する互いに異なる電圧を発生する複数の電圧
発生部であっても良い。そしてその場合、例えば入力電
圧の大小に応じ上記異なる電圧を発生する電圧発生部の
うちの任意のものを選択するようにしても良い。また、
この第一発明の実施に当たり、第３の電圧を、前記入力
信号における最大電圧に前記Ｐ−ＭＯＳのしきい値電圧
を加えた電圧より低い電圧とするのが良い。こうする
と、入力信号における少なくとも最大電圧の際にＰ−Ｍ
ＯＳをオフできる。具体例でいえば、例えば入力信号が
ハイレベルおよびローレベルの繰り返されるディジタル
信号の場合ローレベルおよびハイレベル間の移行時間よ
りハイレベル状態の時間の方が一般に長いが、少なくと
もこのハイレベル時にＰ−ＭＯＳをオフできる。したが
って、静止時電流を有効に抑制できる。なお、第一発明
における第３の電圧の下限を第２の電源が示す電圧以上
と述べているが、例えば、入力信号における最大電圧程
度とするのが良い。こうすると、入力信号の電圧が入力
信号における最大電圧からＰ−ＭＯＳのしきい値電圧を
引いた値程度になったあたりからＰ−ＭＯＳをオフ状態
にできるからである。
電圧ＶDDとできる。また、電圧発生部は、第３の電圧の
条件を満足する互いに異なる電圧を発生する複数の電圧
発生部であっても良い。そしてその場合、例えば入力電
圧の大小に応じ上記異なる電圧を発生する電圧発生部の
うちの任意のものを選択するようにしても良い。また、
この第一発明の実施に当たり、第３の電圧を、前記入力
信号における最大電圧に前記Ｐ−ＭＯＳのしきい値電圧
を加えた電圧より低い電圧とするのが良い。こうする
と、入力信号における少なくとも最大電圧の際にＰ−Ｍ
ＯＳをオフできる。具体例でいえば、例えば入力信号が
ハイレベルおよびローレベルの繰り返されるディジタル
信号の場合ローレベルおよびハイレベル間の移行時間よ
りハイレベル状態の時間の方が一般に長いが、少なくと
もこのハイレベル時にＰ−ＭＯＳをオフできる。したが
って、静止時電流を有効に抑制できる。なお、第一発明
における第３の電圧の下限を第２の電源が示す電圧以上
と述べているが、例えば、入力信号における最大電圧程
度とするのが良い。こうすると、入力信号の電圧が入力
信号における最大電圧からＰ−ＭＯＳのしきい値電圧を
引いた値程度になったあたりからＰ−ＭＯＳをオフ状態
にできるからである。
【０００８】さらに、この第一発明の実施に当たり、Ｃ
−ＭＯＳインバータ回路を構成するＰ−ＭＯＳが作り込
まれている基板と、このＰ−ＭＯＳのソースとを接続し
ておき、この接続点に前記第１の回路及び第２の回路の
一端を接続しておくのが好適である。
−ＭＯＳインバータ回路を構成するＰ−ＭＯＳが作り込
まれている基板と、このＰ−ＭＯＳのソースとを接続し
ておき、この接続点に前記第１の回路及び第２の回路の
一端を接続しておくのが好適である。
【０００９】また、この出願の第二発明によれば、第１
の電源とこれより低い電圧を示す第２の電源との間にＣ
−ＭＯＳインバータ回路を具え、入力信号のレベルを変
換して出力するレベル変換回路において、第１の電源が
示す電圧以下でかつ第２の電源が示す電圧より高い第３
の電圧を発生する少なくとも１つの電圧発生部と、第２
の電源をＣ−ＭＯＳインバータ回路を構成するＮ−ＭＯ
Ｓが作り込まれた基板に接続するための第１の回路と、
電圧発生部を上記基板に接続するための第２の回路と、
入力信号に応じこれら第１の回路および第２の回路のい
ずれか一方を有効とする回路切り換え部とを具えたこと
を特徴とする。
の電源とこれより低い電圧を示す第２の電源との間にＣ
−ＭＯＳインバータ回路を具え、入力信号のレベルを変
換して出力するレベル変換回路において、第１の電源が
示す電圧以下でかつ第２の電源が示す電圧より高い第３
の電圧を発生する少なくとも１つの電圧発生部と、第２
の電源をＣ−ＭＯＳインバータ回路を構成するＮ−ＭＯ
Ｓが作り込まれた基板に接続するための第１の回路と、
電圧発生部を上記基板に接続するための第２の回路と、
入力信号に応じこれら第１の回路および第２の回路のい
ずれか一方を有効とする回路切り換え部とを具えたこと
を特徴とする。
【００１０】この第二発明において、第２の電源は接地
電位（ＧＮＤ）とできる。また、電圧発生部は、第３の
電圧の条件を満足する互いに異なる電圧を発生する複数
の電圧発生部であっても良い。そしてその場合、例えば
入力電圧の大小に応じ上記異なる電圧を発生する電圧発
生部のうちの任意のものを選択するようにしても良い。
また、この第二発明の実施に当たり、第３の電圧を、前
記入力信号における最低電圧から前記Ｎ−ＭＯＳのしき
い値電圧を引いた電圧より高い電圧とするのが良い。こ
うすると、入力信号における少なくとも最低電圧の際に
Ｎ−ＭＯＳをオフできる。具体例でいえば、例えば入力
信号がハイレベルおよびローレベルの繰り返されるディ
ジタル信号の場合ローレベルおよびハイレベル間の移行
時間よりローレベル状態の時間の方が一般に長いが、少
なくともこのローレベル時にＮ−ＭＯＳをオフできる。
したがって、静止時電流を有効に抑制できる。なお、第
二発明における第３の電圧の上限であるが、例えば、入
力信号における最低電圧程度とするのが良い。こうする
と、入力信号の電圧が入力信号における最低電圧にＮ−
ＭＯＳのしきい値電圧を加えた値程度になったあたりか
らＮ−ＭＯＳをオフ状態にできるからである。
電位（ＧＮＤ）とできる。また、電圧発生部は、第３の
電圧の条件を満足する互いに異なる電圧を発生する複数
の電圧発生部であっても良い。そしてその場合、例えば
入力電圧の大小に応じ上記異なる電圧を発生する電圧発
生部のうちの任意のものを選択するようにしても良い。
また、この第二発明の実施に当たり、第３の電圧を、前
記入力信号における最低電圧から前記Ｎ−ＭＯＳのしき
い値電圧を引いた電圧より高い電圧とするのが良い。こ
うすると、入力信号における少なくとも最低電圧の際に
Ｎ−ＭＯＳをオフできる。具体例でいえば、例えば入力
信号がハイレベルおよびローレベルの繰り返されるディ
ジタル信号の場合ローレベルおよびハイレベル間の移行
時間よりローレベル状態の時間の方が一般に長いが、少
なくともこのローレベル時にＮ−ＭＯＳをオフできる。
したがって、静止時電流を有効に抑制できる。なお、第
二発明における第３の電圧の上限であるが、例えば、入
力信号における最低電圧程度とするのが良い。こうする
と、入力信号の電圧が入力信号における最低電圧にＮ−
ＭＯＳのしきい値電圧を加えた値程度になったあたりか
らＮ−ＭＯＳをオフ状態にできるからである。
【００１１】さらに、この第二発明の実施に当たり、Ｃ
−ＭＯＳインバータ回路を構成するＮ−ＭＯＳが作り込
まれている基板と、このＮ−ＭＯＳのソースとを接続し
ておき、この接続点に前記第１の回路及び第２の回路の
一端を接続しておくのが好適である。
−ＭＯＳインバータ回路を構成するＮ−ＭＯＳが作り込
まれている基板と、このＮ−ＭＯＳのソースとを接続し
ておき、この接続点に前記第１の回路及び第２の回路の
一端を接続しておくのが好適である。
【００１２】なお、これら第一及び第二発明は、シリコ
ン基板に各構成成分を作り込んで構成される場合はもち
ろん、個々の構成成分を組み立てて回路を構成する場合
にも適用できることは明らかである。
ン基板に各構成成分を作り込んで構成される場合はもち
ろん、個々の構成成分を組み立てて回路を構成する場合
にも適用できることは明らかである。
【００１３】
【作用】この出願の第一発明の構成によれば、Ｐ−ＭＯ
Ｓが作り込まれた基板の電位を入力信号に応じ切り換え
ることができる。Ｐ−ＭＯＳが作り込まれた基板の電位
を切り換えるとこのＰ−ＭＯＳをオフ状態とし得る入力
信号の電圧を変えることが出来る。
Ｓが作り込まれた基板の電位を入力信号に応じ切り換え
ることができる。Ｐ−ＭＯＳが作り込まれた基板の電位
を切り換えるとこのＰ−ＭＯＳをオフ状態とし得る入力
信号の電圧を変えることが出来る。
【００１４】また、Ｐ−ＭＯＳが作り込まれた基板とこ
のＰ−ＭＯＳのソースとを接続しておく構成の場合、Ｐ
−ＭＯＳのソースは一般に第１の電源に接続されるか
ら、Ｐ−ＭＯＳが作り込まれた基板と第１電源との接続
回路を容易に構成出来る。また、入力信号に応じこのＰ
−ＭＯＳのソースの電位も切り換えられるようになる。
こうなると、Ｃ−ＭＯＳインバータ回路を構成している
ＰおよびＮの各ＭＯＳのセンスレベルが変わるので、こ
のレベル変換回路はシュミットトリガ回路の機能をも示
すようになる。
のＰ−ＭＯＳのソースとを接続しておく構成の場合、Ｐ
−ＭＯＳのソースは一般に第１の電源に接続されるか
ら、Ｐ−ＭＯＳが作り込まれた基板と第１電源との接続
回路を容易に構成出来る。また、入力信号に応じこのＰ
−ＭＯＳのソースの電位も切り換えられるようになる。
こうなると、Ｃ−ＭＯＳインバータ回路を構成している
ＰおよびＮの各ＭＯＳのセンスレベルが変わるので、こ
のレベル変換回路はシュミットトリガ回路の機能をも示
すようになる。
【００１５】また、この出願の第二発明の構成によれ
ば、Ｎ−ＭＯＳが作り込まれた基板の電位を入力信号に
応じ切り換えることができる。Ｎ−ＭＯＳが作り込まれ
た基板の電位を切り換えるとこのＮ−ＭＯＳをオフ状態
とし得る入力信号の電圧を変えることが出来る。
ば、Ｎ−ＭＯＳが作り込まれた基板の電位を入力信号に
応じ切り換えることができる。Ｎ−ＭＯＳが作り込まれ
た基板の電位を切り換えるとこのＮ−ＭＯＳをオフ状態
とし得る入力信号の電圧を変えることが出来る。
【００１６】また、Ｎ−ＭＯＳが作り込まれた基板とこ
のＮ−ＭＯＳのソースとを接続しておく構成の場合、Ｎ
−ＭＯＳのソースは一般に第２の電源に接続されるか
ら、Ｎ−ＭＯＳが作り込まれた基板と第２電源との接続
回路を容易に構成出来る。また、入力信号に応じこのＮ
−ＭＯＳのソースの電位も切り換えられるようになる。
こうなると、Ｃ−ＭＯＳインバータ回路を構成している
ＰおよびＮの各ＭＯＳのセンスレベルが変わるので、こ
のレベル変換回路はシュミットトリガ回路の機能をも示
すようになる。
のＮ−ＭＯＳのソースとを接続しておく構成の場合、Ｎ
−ＭＯＳのソースは一般に第２の電源に接続されるか
ら、Ｎ−ＭＯＳが作り込まれた基板と第２電源との接続
回路を容易に構成出来る。また、入力信号に応じこのＮ
−ＭＯＳのソースの電位も切り換えられるようになる。
こうなると、Ｃ−ＭＯＳインバータ回路を構成している
ＰおよびＮの各ＭＯＳのセンスレベルが変わるので、こ
のレベル変換回路はシュミットトリガ回路の機能をも示
すようになる。
【００１７】
【実施例】以下、図面を参照してこの出願の第一発明お
よび第二発明の実施例についてそれぞれ説明する。ただ
し、いずれの図もこれらの発明を理解出来る程度に概略
的に示してある。また、説明に用いる各図において同様
な構成成分については同一の番号を付して示してある。
よび第二発明の実施例についてそれぞれ説明する。ただ
し、いずれの図もこれらの発明を理解出来る程度に概略
的に示してある。また、説明に用いる各図において同様
な構成成分については同一の番号を付して示してある。
【００１８】１−１．第一発明の第１実施例 図１は第一発明の第１実施例のレベル変換回路２０を示
した図である。この第１実施例のレベル変換回路２０
は、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３とを直列接続し構
成したＣ−ＭＯＳインバータ回路２５と、このＣ−ＭＯ
Ｓインバータ回路２５の出力端に接続されレベル変換回
路２０の出力ＶOUT を出力するインバータ２７と、この
インバータ２７の出力端にそれぞれゲートが接続されて
いるＰ−ＭＯＳ２９およびＮ−ＭＯＳ３１とを具えてい
る。ただし、Ｐ−ＭＯＳ２１およびＮ−ＭＯＳ２３のゲ
ートそれぞれは、このレベル変換回路２０の入力端子２
０ａと接続してある。また、Ｐ−ＭＯＳ２１のソースと
このＰ−ＭＯＳ２１が作り込まれている基板（シリコン
基板）とを電気的に接続してあり、この接続点にＰ−Ｍ
ＯＳ２９のドレインおよびＮ−ＭＯＳ３１のドレインを
それぞれ接続してある。この接続点での信号を、説明の
都合上以下、信号Ｓ１と称する。また、Ｐ−ＭＯＳ２９
のソースとＮ−ＭＯＳ３１のソースそれぞれは、電源Ｖ
DDと接続してある。また、Ｎ−ＭＯＳ２３のソースは接
地電位に接続してあり、またそのドレインはＰ−ＭＯＳ
２１のドレインに接続してある。なお、これらＰ−ＭＯ
Ｓ２１およびＮ−ＭＯＳ２３のドレイン同士の接続点で
の信号を、説明の都合上以下、信号Ｓ２と称する。
した図である。この第１実施例のレベル変換回路２０
は、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３とを直列接続し構
成したＣ−ＭＯＳインバータ回路２５と、このＣ−ＭＯ
Ｓインバータ回路２５の出力端に接続されレベル変換回
路２０の出力ＶOUT を出力するインバータ２７と、この
インバータ２７の出力端にそれぞれゲートが接続されて
いるＰ−ＭＯＳ２９およびＮ−ＭＯＳ３１とを具えてい
る。ただし、Ｐ−ＭＯＳ２１およびＮ−ＭＯＳ２３のゲ
ートそれぞれは、このレベル変換回路２０の入力端子２
０ａと接続してある。また、Ｐ−ＭＯＳ２１のソースと
このＰ−ＭＯＳ２１が作り込まれている基板（シリコン
基板）とを電気的に接続してあり、この接続点にＰ−Ｍ
ＯＳ２９のドレインおよびＮ−ＭＯＳ３１のドレインを
それぞれ接続してある。この接続点での信号を、説明の
都合上以下、信号Ｓ１と称する。また、Ｐ−ＭＯＳ２９
のソースとＮ−ＭＯＳ３１のソースそれぞれは、電源Ｖ
DDと接続してある。また、Ｎ−ＭＯＳ２３のソースは接
地電位に接続してあり、またそのドレインはＰ−ＭＯＳ
２１のドレインに接続してある。なお、これらＰ−ＭＯ
Ｓ２１およびＮ−ＭＯＳ２３のドレイン同士の接続点で
の信号を、説明の都合上以下、信号Ｓ２と称する。
【００１９】この第１実施例のレベル変換回路２０で
は、電源ＶDDがこの第一発明でいう第１の電源１１０に
相当する。また、接地電位がこの第一発明でいう第２の
電源１２０に相当する。また、Ｎ−ＭＯＳ３１とそのド
レインに接続されている電源ＶDDとで構成される部分
が、この第一発明でいう電圧発生部１３０に相当する。
なぜなら、この電圧発生部１３０でのＮ−ＭＯＳ３１の
ソース側には、Ｎ−ＭＯＳ３１のしきい値電圧をＶNTと
したときＮ−ＭＯＳの特性から、おおよそＶDD−２ＶNT
の値に相当する一定電圧が出力されるからである。つま
り、この第１実施例の場合は、ＶDD＝５Ｖおよび接地電
位＝ＯＶとした場合、第１の電源１１０は５Ｖの電圧を
出力するものとなり、電圧発生部１３０は約５−２ＶNT
（約１．７Ｖ）＝３．３Ｖの電圧を出力するものとな
る。また、この第１実施例のレベル変換回路２０におい
て、Ｐ−ＭＯＳ２９がこの第一発明でいう第１の回路に
相当し、Ｎ−ＭＯＳ３１がこの発明でいう第２の回路に
相当する。また、同一の信号がそれぞれのゲートに入力
されるこれらＰ−ＭＯＳ２９およびＮ−ＭＯＳ３１双方
がこの第一発明でいう回路切り換え部１４０に相当す
る。
は、電源ＶDDがこの第一発明でいう第１の電源１１０に
相当する。また、接地電位がこの第一発明でいう第２の
電源１２０に相当する。また、Ｎ−ＭＯＳ３１とそのド
レインに接続されている電源ＶDDとで構成される部分
が、この第一発明でいう電圧発生部１３０に相当する。
なぜなら、この電圧発生部１３０でのＮ−ＭＯＳ３１の
ソース側には、Ｎ−ＭＯＳ３１のしきい値電圧をＶNTと
したときＮ−ＭＯＳの特性から、おおよそＶDD−２ＶNT
の値に相当する一定電圧が出力されるからである。つま
り、この第１実施例の場合は、ＶDD＝５Ｖおよび接地電
位＝ＯＶとした場合、第１の電源１１０は５Ｖの電圧を
出力するものとなり、電圧発生部１３０は約５−２ＶNT
（約１．７Ｖ）＝３．３Ｖの電圧を出力するものとな
る。また、この第１実施例のレベル変換回路２０におい
て、Ｐ−ＭＯＳ２９がこの第一発明でいう第１の回路に
相当し、Ｎ−ＭＯＳ３１がこの発明でいう第２の回路に
相当する。また、同一の信号がそれぞれのゲートに入力
されるこれらＰ−ＭＯＳ２９およびＮ−ＭＯＳ３１双方
がこの第一発明でいう回路切り換え部１４０に相当す
る。
【００２０】次に、この第一発明のレベル変換回路の理
解を深めるため、第１実施例のレベル変換回路２０の動
作について説明する。この説明を図１、図２および図３
を参照して説明する。ここで、図２は、第１実施例のレ
ベル変換回路２０における、入力信号ＶIN、信号Ｓ１、
信号Ｓ２および出力信号ＶOUT の関係を示したタイミン
グチャートある。また図３は、この第１実施例のレベル
変換回路２０での入力信号ＶINと静止時電流との関係を
図９の従来回路のものと併せて示した図である。
解を深めるため、第１実施例のレベル変換回路２０の動
作について説明する。この説明を図１、図２および図３
を参照して説明する。ここで、図２は、第１実施例のレ
ベル変換回路２０における、入力信号ＶIN、信号Ｓ１、
信号Ｓ２および出力信号ＶOUT の関係を示したタイミン
グチャートある。また図３は、この第１実施例のレベル
変換回路２０での入力信号ＶINと静止時電流との関係を
図９の従来回路のものと併せて示した図である。
【００２１】まず、入力信号ＶINとして電圧振幅が０〜
３の信号を、入力端子２０ａからレベル変換回路２０に
入力する場合を考える。その場合で、入力信号ＶINの電
圧が０Ｖの場合は、Ｎ−ＭＯＳ２３はオフとなりＰ−Ｍ
ＯＳ２１はオンとなるので信号Ｓ２はＨレベルとなる。
この結果ＶOUT はＬレベルとなる。ここで、ＶOUT がＬ
レベルであると回路切り換え部１４０のＰ−ＭＯＳ２９
がオンとなりかつＮ−ＭＯＳ３１がオフとなるので、信
号Ｓ１（すなわちＰ−ＭＯＳ２１の基板やソースの電
位）は第１の電源１１０から供給される電圧すなわち５
Ｖとなる。次に、入力信号ＶINの電圧が３Ｖになると、
図２のｔ1 区間に示したように、今度は、Ｎ−ＭＯＳ２
３がオンとなるので信号Ｓ２はＬレベルとなり、この結
果ＶOUT はＨレベルとなる。ＶOUT がＨレベルであると
回路切り換え部１４０のＰ−ＭＯＳ２９がオフとなりか
つＮ−ＭＯＳ３１がオンとなるので、Ｐ−ＭＯＳ２９の
基板やソースは電圧発生部１３０と接続されることにな
る。この結果、信号Ｓ１は今度は電圧発生部１３０から
供給される電圧の影響を受ける。このため、５Ｖであっ
た信号Ｓ１は電圧発生部１３０の電圧３．３Ｖに近づい
て行くので、Ｐ−ＭＯＳ２１の基板電位も電圧発生部１
３０の電圧に近づく。ここで、Ｐ−ＭＯＳ２１のゲート
へは電圧が３Ｖの入力信号が印加されているので、Ｐ−
ＭＯＳ２１の基板電位が５Ｖから３．３Ｖに近づく途中
のあるところすなわち基板とゲートとの電位差がＰ−Ｍ
ＯＳ２１のしきい値を下回るところでＰ−ＭＯＳ２１は
オフ状態になる。Ｎ−ＭＯＳ３１による効果のみである
と信号Ｓ１は３．３Ｖまで下がるが、Ｐ−ＭＯＳ２１が
上記のごとく途中でオフするので、信号Ｓ１の電位は結
局、入力信号ＶINの電圧にＰ−ＭＯＳのしきい値電圧を
加えた値（この例であれば、約３Ｖ＋０．８Ｖ＝３．８
Ｖ）程度になる（図２のｔ1 参照）。
３の信号を、入力端子２０ａからレベル変換回路２０に
入力する場合を考える。その場合で、入力信号ＶINの電
圧が０Ｖの場合は、Ｎ−ＭＯＳ２３はオフとなりＰ−Ｍ
ＯＳ２１はオンとなるので信号Ｓ２はＨレベルとなる。
この結果ＶOUT はＬレベルとなる。ここで、ＶOUT がＬ
レベルであると回路切り換え部１４０のＰ−ＭＯＳ２９
がオンとなりかつＮ−ＭＯＳ３１がオフとなるので、信
号Ｓ１（すなわちＰ−ＭＯＳ２１の基板やソースの電
位）は第１の電源１１０から供給される電圧すなわち５
Ｖとなる。次に、入力信号ＶINの電圧が３Ｖになると、
図２のｔ1 区間に示したように、今度は、Ｎ−ＭＯＳ２
３がオンとなるので信号Ｓ２はＬレベルとなり、この結
果ＶOUT はＨレベルとなる。ＶOUT がＨレベルであると
回路切り換え部１４０のＰ−ＭＯＳ２９がオフとなりか
つＮ−ＭＯＳ３１がオンとなるので、Ｐ−ＭＯＳ２９の
基板やソースは電圧発生部１３０と接続されることにな
る。この結果、信号Ｓ１は今度は電圧発生部１３０から
供給される電圧の影響を受ける。このため、５Ｖであっ
た信号Ｓ１は電圧発生部１３０の電圧３．３Ｖに近づい
て行くので、Ｐ−ＭＯＳ２１の基板電位も電圧発生部１
３０の電圧に近づく。ここで、Ｐ−ＭＯＳ２１のゲート
へは電圧が３Ｖの入力信号が印加されているので、Ｐ−
ＭＯＳ２１の基板電位が５Ｖから３．３Ｖに近づく途中
のあるところすなわち基板とゲートとの電位差がＰ−Ｍ
ＯＳ２１のしきい値を下回るところでＰ−ＭＯＳ２１は
オフ状態になる。Ｎ−ＭＯＳ３１による効果のみである
と信号Ｓ１は３．３Ｖまで下がるが、Ｐ−ＭＯＳ２１が
上記のごとく途中でオフするので、信号Ｓ１の電位は結
局、入力信号ＶINの電圧にＰ−ＭＯＳのしきい値電圧を
加えた値（この例であれば、約３Ｖ＋０．８Ｖ＝３．８
Ｖ）程度になる（図２のｔ1 参照）。
【００２２】上述の説明から明らかなように、この第１
実施例のレベル変換回路２０では、入力信号ＶINの電圧
が３Ｖの場合（より正確にいうと入力信号ＶINの電圧が
電圧発生部１３０の電圧（ここでは３．３Ｖ）からＰ−
ＭＯＳ２１のしきい値電圧を引いた電圧（ここでは２．
５Ｖ）より高い場合）、Ｐ−ＭＯＳ２１をオフ状態に出
来るので、入力信号ＶINの電圧が２．５Ｖ以上での静止
時電流の発生を防止できることが分かる。この様子を図
３に特性曲線Ｉとして示した。図３中の特性曲線Ｉおよ
び特性曲線ＩＩを比較して明らかなように、この発明の
方が従来に比べ静止時電流が生じる電圧範囲が狭いこと
が分かる。
実施例のレベル変換回路２０では、入力信号ＶINの電圧
が３Ｖの場合（より正確にいうと入力信号ＶINの電圧が
電圧発生部１３０の電圧（ここでは３．３Ｖ）からＰ−
ＭＯＳ２１のしきい値電圧を引いた電圧（ここでは２．
５Ｖ）より高い場合）、Ｐ−ＭＯＳ２１をオフ状態に出
来るので、入力信号ＶINの電圧が２．５Ｖ以上での静止
時電流の発生を防止できることが分かる。この様子を図
３に特性曲線Ｉとして示した。図３中の特性曲線Ｉおよ
び特性曲線ＩＩを比較して明らかなように、この発明の
方が従来に比べ静止時電流が生じる電圧範囲が狭いこと
が分かる。
【００２３】次に、入力信号ＶINの電圧が３Ｖから再び
０Ｖに変化した場合は、図２のｔ2区間に示したよう
に、信号Ｓ２はＨレベルになるので出力信号ＶOUT はＬ
レベルになる。これに応じ、回路切り換え部１４０のＰ
−ＭＯＳ２９はオンとなりかつＮ−ＭＯＳ３１はオフと
なるのでＰ−ＭＯＳ２１のソースは第１の電源１１０と
接続されることになる。したがって、信号Ｓ１は５Ｖを
示すので、信号Ｓ２の電位すなわちインバータ２７の入
力端の電位も５Ｖになる。インバータ２７の入力にもし
電圧発生部１３０の電圧（ここでは３．３Ｖ）が印加さ
れると、インバータ２７において静止時電流が発生する
ことになるが、この発明ではインバータ２７の入力端に
は０Ｖか５Ｖが印加されるからインバータ２７での静止
時電流の発生も抑制出来る。
０Ｖに変化した場合は、図２のｔ2区間に示したよう
に、信号Ｓ２はＨレベルになるので出力信号ＶOUT はＬ
レベルになる。これに応じ、回路切り換え部１４０のＰ
−ＭＯＳ２９はオンとなりかつＮ−ＭＯＳ３１はオフと
なるのでＰ−ＭＯＳ２１のソースは第１の電源１１０と
接続されることになる。したがって、信号Ｓ１は５Ｖを
示すので、信号Ｓ２の電位すなわちインバータ２７の入
力端の電位も５Ｖになる。インバータ２７の入力にもし
電圧発生部１３０の電圧（ここでは３．３Ｖ）が印加さ
れると、インバータ２７において静止時電流が発生する
ことになるが、この発明ではインバータ２７の入力端に
は０Ｖか５Ｖが印加されるからインバータ２７での静止
時電流の発生も抑制出来る。
【００２４】また、この第１実施例のレベル変換回路で
は、Ｐ−ＭＯＳ２１のソース電圧は、入力信号ＶINの電
圧が０Ｖの場合は５Ｖとなり３Ｖの場合は約３．８Ｖと
なる。このため、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３のセ
ンスレベルは入力信号の電圧が３Ｖの場合の方が０Ｖの
場合より低く設定されるので、このレベル変換回路はシ
ュミットトリガ回路の機能も果たす。ただし、ＰーＭＯ
Ｓ２１が作り込まれている基板とこのＰ−ＭＯＳのソー
スとを接続する点は、静止時電流の抑制という点では必
須ではない。両者を接続せずに、基板に第１の回路、第
２の回路を直接接続しても静止時電流の抑制はできるこ
とは明らかである（第二発明においても同様。）。
は、Ｐ−ＭＯＳ２１のソース電圧は、入力信号ＶINの電
圧が０Ｖの場合は５Ｖとなり３Ｖの場合は約３．８Ｖと
なる。このため、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３のセ
ンスレベルは入力信号の電圧が３Ｖの場合の方が０Ｖの
場合より低く設定されるので、このレベル変換回路はシ
ュミットトリガ回路の機能も果たす。ただし、ＰーＭＯ
Ｓ２１が作り込まれている基板とこのＰ−ＭＯＳのソー
スとを接続する点は、静止時電流の抑制という点では必
須ではない。両者を接続せずに、基板に第１の回路、第
２の回路を直接接続しても静止時電流の抑制はできるこ
とは明らかである（第二発明においても同様。）。
【００２５】なお、図２のｔ3 区間に、Ｈレベルが２．
２Ｖの場合の出力信号ＶOUT 、信号Ｓ１および信号Ｓ２
それぞれの状態を示した。この場合の動作原理は図２の
ｔ1区間の動作原理と同様であるのでその説明を省略す
る。また、図２のｔ4 区間に、Ｌレベルが０．８Ｖの場
合の出力信号ＶOUT 、信号Ｓ１および信号Ｓ２それぞれ
の状態を示した。この場合の動作原理は図２のｔ2 区間
の動作原理と同様であるのでその説明を省略する。
２Ｖの場合の出力信号ＶOUT 、信号Ｓ１および信号Ｓ２
それぞれの状態を示した。この場合の動作原理は図２の
ｔ1区間の動作原理と同様であるのでその説明を省略す
る。また、図２のｔ4 区間に、Ｌレベルが０．８Ｖの場
合の出力信号ＶOUT 、信号Ｓ１および信号Ｓ２それぞれ
の状態を示した。この場合の動作原理は図２のｔ2 区間
の動作原理と同様であるのでその説明を省略する。
【００２６】１−２．第一発明の第２実施例 電圧発生部を他の構成とした例を説明する。図４はその
説明に供する図である。第１実施例では、第１の電源Ｖ
DDとＮ−ＭＯＳ３１とで電圧発生部１３０を構成してい
たのに対し、この第２実施例では、Ｎ−ＭＯＳ３１のド
レインと信号Ｓ１のラインとの間に所定のＰ−ＭＯＳ４
１を設け、これら第１の電源ＶDDとＮ−ＭＯＳ３１と所
定のＰ−ＭＯＳ４１とで電圧発生部１３０ａを構成す
る。ここで、所定のＰ−ＭＯＳ４１とは、このＰ−ＭＯ
Ｓ４１のソースとこのＰ−ＭＯＳ４１を作り込んである
基板とをＮ−ＭＯＳ３１のドレインと接続してあり、こ
のＰ−ＭＯＳ４１のゲートとドレインとを上記信号Ｓ１
のラインと接続してあるＰ−ＭＯＳ４１である。
説明に供する図である。第１実施例では、第１の電源Ｖ
DDとＮ−ＭＯＳ３１とで電圧発生部１３０を構成してい
たのに対し、この第２実施例では、Ｎ−ＭＯＳ３１のド
レインと信号Ｓ１のラインとの間に所定のＰ−ＭＯＳ４
１を設け、これら第１の電源ＶDDとＮ−ＭＯＳ３１と所
定のＰ−ＭＯＳ４１とで電圧発生部１３０ａを構成す
る。ここで、所定のＰ−ＭＯＳ４１とは、このＰ−ＭＯ
Ｓ４１のソースとこのＰ−ＭＯＳ４１を作り込んである
基板とをＮ−ＭＯＳ３１のドレインと接続してあり、こ
のＰ−ＭＯＳ４１のゲートとドレインとを上記信号Ｓ１
のラインと接続してあるＰ−ＭＯＳ４１である。
【００２７】この第２実施例の場合の電圧発生部１３０
ａでは、第１実施例の場合に比べ、Ｐ−ＭＯＳ４１のし
きい値分の電圧降下が生じるので、この電圧発生部１３
０ａは約２．５Ｖの電圧を出力するものとなる。このた
め、入力信号ＶINの電圧が第１実施例よりさらに低い範
囲まで例えばＴＴＬ入力インタフェースの規格値である
ＶIH＝２．２Ｖにおいても静止時電流を抑制することが
出来る。
ａでは、第１実施例の場合に比べ、Ｐ−ＭＯＳ４１のし
きい値分の電圧降下が生じるので、この電圧発生部１３
０ａは約２．５Ｖの電圧を出力するものとなる。このた
め、入力信号ＶINの電圧が第１実施例よりさらに低い範
囲まで例えばＴＴＬ入力インタフェースの規格値である
ＶIH＝２．２Ｖにおいても静止時電流を抑制することが
出来る。
【００２８】１−３．第一発明の第３実施例 第一発明でいう電圧発生部と、第２の回路と、回路切り
換え部とをそれぞれ他の構成とした例を説明する。図５
はその説明に供する図である。第１実施例の場合との相
違点は次のとおりである。まず、新たな電圧発生部１３
０ｂは、第１の電源（ＶDD）と、ゲートをＶDDに接続し
た状態の（常時オン状態とされる）Ｎ−ＭＯＳ３１とで
構成している。また、Ｎ−ＭＯＳ３１のドレインと信号
Ｓ１のラインとの間にＰ−ＭＯＳ５１を設けこのＰ−Ｍ
ＯＳでこの第一発明でいう第２の回路５１を構成する。
また、新たに設けたＰ−ＭＯＳ５１のゲートとインバー
タ２７の出力との間に新たにインバータ５３を設け、こ
のインバータ５３と、Ｐ−ＭＯＳ５１と、Ｐ−ＭＯＳ２
９とで新たな回路切り換え部１４０ａを構成している。
換え部とをそれぞれ他の構成とした例を説明する。図５
はその説明に供する図である。第１実施例の場合との相
違点は次のとおりである。まず、新たな電圧発生部１３
０ｂは、第１の電源（ＶDD）と、ゲートをＶDDに接続し
た状態の（常時オン状態とされる）Ｎ−ＭＯＳ３１とで
構成している。また、Ｎ−ＭＯＳ３１のドレインと信号
Ｓ１のラインとの間にＰ−ＭＯＳ５１を設けこのＰ−Ｍ
ＯＳでこの第一発明でいう第２の回路５１を構成する。
また、新たに設けたＰ−ＭＯＳ５１のゲートとインバー
タ２７の出力との間に新たにインバータ５３を設け、こ
のインバータ５３と、Ｐ−ＭＯＳ５１と、Ｐ−ＭＯＳ２
９とで新たな回路切り換え部１４０ａを構成している。
【００２９】また、図５の電圧発生部１３０ｂの部分
を、図６に示した電圧発生部１３０ｃに置き換えても良
い。３つのＰ−ＭＯＳ６１〜６３をソースおよびドレイ
ンを介し直列に接続すると共に、各Ｐ−ＭＯＳを作りこ
んである基板を対応するＰ−ＭＯＳのソースと接続して
あり、及びこれらＰ−ＭＯＳのゲートを対応するＰ−Ｍ
ＯＳのドレインと接続してある、電圧発生部１３０ｃに
置き換えるのである。
を、図６に示した電圧発生部１３０ｃに置き換えても良
い。３つのＰ−ＭＯＳ６１〜６３をソースおよびドレイ
ンを介し直列に接続すると共に、各Ｐ−ＭＯＳを作りこ
んである基板を対応するＰ−ＭＯＳのソースと接続して
あり、及びこれらＰ−ＭＯＳのゲートを対応するＰ−Ｍ
ＯＳのドレインと接続してある、電圧発生部１３０ｃに
置き換えるのである。
【００３０】この第３実施例に示したいずれの構成の場
合も、入力信号ＶINの電圧が例えばＴＴＬ入力インタフ
ェースの規格値であるＶIH＝２．２ＶにおいてもＰ−Ｍ
ＯＳ２１はオフ状態となるので、この入力信号電圧にお
いても静止時電流を抑制することができる。
合も、入力信号ＶINの電圧が例えばＴＴＬ入力インタフ
ェースの規格値であるＶIH＝２．２ＶにおいてもＰ−Ｍ
ＯＳ２１はオフ状態となるので、この入力信号電圧にお
いても静止時電流を抑制することができる。
【００３１】なお、この図６に示した例のような電圧発
生部１３０ｃでは、電圧降下用の素子（この例ではＰ−
ＭＯＳ６１〜６３で構成したＭＯＳ抵抗）を複数段設け
てある分、信号Ｓ２のＬレベルからＨレベルへの変化時
間が遅くなる。したがって、この発明のレベル変換回路
に遅延回路の機能も持たせることが出来る。なお、Ｐ−
ＭＯＳ６１〜６３の一部または全部のゲート幅／ゲート
長の比を小さくすることによりこれらトランジスタのデ
ィメンジョンを小さくすることによっても、遅延回路の
機能は得られる。
生部１３０ｃでは、電圧降下用の素子（この例ではＰ−
ＭＯＳ６１〜６３で構成したＭＯＳ抵抗）を複数段設け
てある分、信号Ｓ２のＬレベルからＨレベルへの変化時
間が遅くなる。したがって、この発明のレベル変換回路
に遅延回路の機能も持たせることが出来る。なお、Ｐ−
ＭＯＳ６１〜６３の一部または全部のゲート幅／ゲート
長の比を小さくすることによりこれらトランジスタのデ
ィメンジョンを小さくすることによっても、遅延回路の
機能は得られる。
【００３２】１−４．第一発明の第４実施例 次に、この発明のレベル変換回路を複数並列に設けた回
路構成の一例を説明する。図７はその説明に供する図で
ある。この図７の例では、図５を用いて説明したレベル
変換回路の電圧発生部１３０ｂを除いた部分７０（図７
参照）を複数個用意し、それらでのＰ−ＭＯＳ５１各々
のソース同士を接続し、この接続点に電圧発生部１３０
ｂを接続している。もちろん、電圧発生部は１３０ｂで
示すものに限られず他のものでも良い。なお、電圧発生
部は、レベル変換回路１個に対し１個設ける必要は必ず
しもなく、複数のレベル変換回路用の電圧発生部を１つ
のもので共用するようにしても良い。また、電圧発生部
をレベル変換回路１個に対し１個というほどではないが
２以上設ける場合は、それらが配線上の１個所に集中し
ないように配線上に均等に配置するのが良い。このよう
に均等に配置した方が定電圧の供給の安定化が図れる。
路構成の一例を説明する。図７はその説明に供する図で
ある。この図７の例では、図５を用いて説明したレベル
変換回路の電圧発生部１３０ｂを除いた部分７０（図７
参照）を複数個用意し、それらでのＰ−ＭＯＳ５１各々
のソース同士を接続し、この接続点に電圧発生部１３０
ｂを接続している。もちろん、電圧発生部は１３０ｂで
示すものに限られず他のものでも良い。なお、電圧発生
部は、レベル変換回路１個に対し１個設ける必要は必ず
しもなく、複数のレベル変換回路用の電圧発生部を１つ
のもので共用するようにしても良い。また、電圧発生部
をレベル変換回路１個に対し１個というほどではないが
２以上設ける場合は、それらが配線上の１個所に集中し
ないように配線上に均等に配置するのが良い。このよう
に均等に配置した方が定電圧の供給の安定化が図れる。
【００３３】なお、図７の構成において、Ｐ−ＭＯＳ５
１それぞれをＮ−ＭＯＳに変更し、対応するＶOUT （イ
ンバータ２７の出力）をこのＮ−ＭＯＳのゲートに対し
入力する構成としても良い。もちろんその場合は、イン
バータ５３は不要になる。
１それぞれをＮ−ＭＯＳに変更し、対応するＶOUT （イ
ンバータ２７の出力）をこのＮ−ＭＯＳのゲートに対し
入力する構成としても良い。もちろんその場合は、イン
バータ５３は不要になる。
【００３４】２．第二発明の実施例 次に、第二発明の実施例について説明する。図８はその
説明に供する図である。この実施例のレベル変換回路８
０は、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３とを直列接続し
構成したＣ−ＭＯＳインバータ回路２５と、このＣ−Ｍ
ＯＳインバータ回路２５の出力端に接続されレベル変換
回路８０の出力ＶOUT を出力するインバータ２７と、こ
のインバータ２７の出力端にそれぞれゲートが接続され
ているＰ−ＭＯＳ８１およびＮ−ＭＯＳ８３とを具えて
いる。ただし、Ｐ−ＭＯＳ２１およびＮ−ＭＯＳ２３の
ゲートそれぞれは、このレベル変換回路８０の入力端子
８０ａと接続してある。また、Ｎ−ＭＯＳ２３のソース
とこのＮ−ＭＯＳが作り込まれている基板（シリコン基
板）とを電気的に接続してあり、この接続点にＰ−ＭＯ
Ｓ８１のドレインおよびＮ−ＭＯＳ８３のドレインをそ
れぞれ接続してある。この接続点での信号を、説明の都
合上以下、信号Ｓａと称する。また、Ｐ−ＭＯＳ８１の
ソースとＮ−ＭＯＳ８３のソースそれぞれは接地電位と
接続してある。また、Ｐ−ＭＯＳ２１のソースは電源Ｖ
DDと接続してあり、またそのドレインはＮ−ＭＯＳ２３
のドレインに接続してある。ここで、Ｐ−ＭＯＳ２１お
よびＮ−ＭＯＳ２３のドレイン同士の接続点での信号
を、説明の都合上以下、信号Ｓｂと称する。
説明に供する図である。この実施例のレベル変換回路８
０は、Ｐ−ＭＯＳ２１とＮ−ＭＯＳ２３とを直列接続し
構成したＣ−ＭＯＳインバータ回路２５と、このＣ−Ｍ
ＯＳインバータ回路２５の出力端に接続されレベル変換
回路８０の出力ＶOUT を出力するインバータ２７と、こ
のインバータ２７の出力端にそれぞれゲートが接続され
ているＰ−ＭＯＳ８１およびＮ−ＭＯＳ８３とを具えて
いる。ただし、Ｐ−ＭＯＳ２１およびＮ−ＭＯＳ２３の
ゲートそれぞれは、このレベル変換回路８０の入力端子
８０ａと接続してある。また、Ｎ−ＭＯＳ２３のソース
とこのＮ−ＭＯＳが作り込まれている基板（シリコン基
板）とを電気的に接続してあり、この接続点にＰ−ＭＯ
Ｓ８１のドレインおよびＮ−ＭＯＳ８３のドレインをそ
れぞれ接続してある。この接続点での信号を、説明の都
合上以下、信号Ｓａと称する。また、Ｐ−ＭＯＳ８１の
ソースとＮ−ＭＯＳ８３のソースそれぞれは接地電位と
接続してある。また、Ｐ−ＭＯＳ２１のソースは電源Ｖ
DDと接続してあり、またそのドレインはＮ−ＭＯＳ２３
のドレインに接続してある。ここで、Ｐ−ＭＯＳ２１お
よびＮ−ＭＯＳ２３のドレイン同士の接続点での信号
を、説明の都合上以下、信号Ｓｂと称する。
【００３５】この第二発明の実施例のレベル変換回路８
０では、電源ＶDDがこの第二発明でいう第１の電源１１
０に相当する。また、接地電位がこの第二発明でいう第
２の電源１２０に相当する。また、Ｐ−ＭＯＳ８１とこ
のＰ−ＭＯＳ８１のソースに接続されている接地電位
（第２の電源１２０）とで構成される部分が、この第二
発明でいう電圧発生部１３０ｘに相当する。なぜなら、
この電圧発生部１３０ｘでのＰ−ＭＯＳ８１のドレイン
側には、Ｐ−ＭＯＳ８１のしきい値電圧をＶPTとしたと
きＰ−ＭＯＳの特性から、おおよそ接地電位＋２ＶPTの
値に相当する一定電圧が出力されるからである。つま
り、この実施例の場合は、電源ＶDD＝５Ｖ、接地電位＝
ＯＶとした場合、第１の電源１１０は５Ｖの電圧を出力
するものとなり、電圧発生部１３０は約０＋２ＶPT（約
１．５Ｖ）＝１．５Ｖの電圧を出力するものとなる。ま
た、この実施例のレベル変換回路８０において、Ｎ−Ｍ
ＯＳ８３がこの第二発明でいう第１の回路に相当し、Ｐ
−ＭＯＳ８１がこの第二発明でいう第２の回路に相当す
る。また、同一の信号がそれぞれのゲートに入力される
これらＰ−ＭＯＳ８１およびＮ−ＭＯＳ８３双方がこの
第二発明でいう回路切り換え部１４０ｘに相当する。
０では、電源ＶDDがこの第二発明でいう第１の電源１１
０に相当する。また、接地電位がこの第二発明でいう第
２の電源１２０に相当する。また、Ｐ−ＭＯＳ８１とこ
のＰ−ＭＯＳ８１のソースに接続されている接地電位
（第２の電源１２０）とで構成される部分が、この第二
発明でいう電圧発生部１３０ｘに相当する。なぜなら、
この電圧発生部１３０ｘでのＰ−ＭＯＳ８１のドレイン
側には、Ｐ−ＭＯＳ８１のしきい値電圧をＶPTとしたと
きＰ−ＭＯＳの特性から、おおよそ接地電位＋２ＶPTの
値に相当する一定電圧が出力されるからである。つま
り、この実施例の場合は、電源ＶDD＝５Ｖ、接地電位＝
ＯＶとした場合、第１の電源１１０は５Ｖの電圧を出力
するものとなり、電圧発生部１３０は約０＋２ＶPT（約
１．５Ｖ）＝１．５Ｖの電圧を出力するものとなる。ま
た、この実施例のレベル変換回路８０において、Ｎ−Ｍ
ＯＳ８３がこの第二発明でいう第１の回路に相当し、Ｐ
−ＭＯＳ８１がこの第二発明でいう第２の回路に相当す
る。また、同一の信号がそれぞれのゲートに入力される
これらＰ−ＭＯＳ８１およびＮ−ＭＯＳ８３双方がこの
第二発明でいう回路切り換え部１４０ｘに相当する。
【００３６】次に、この第二発明のレベル変換回路の理
解を深めるため、実施例のレベル変換回路８０の動作に
ついて図８を参照して説明する。ただし、ここでは、入
力信号ＶINとして電圧振幅が２〜５Ｖの信号を入力端子
８０ａからレベル変換回路８０に入力してレベルシフト
する場合を考える。
解を深めるため、実施例のレベル変換回路８０の動作に
ついて図８を参照して説明する。ただし、ここでは、入
力信号ＶINとして電圧振幅が２〜５Ｖの信号を入力端子
８０ａからレベル変換回路８０に入力してレベルシフト
する場合を考える。
【００３７】先ず、入力信号ＶINの電圧が５Ｖである
と、信号ＳｂはＬレベルとなるので、ＶOUT はＨレベル
となる。ここで、ＶOUT がＨレベルであると回路切り換
え部１４０ｘのＮ−ＭＯＳ８３がオンとなりかつＰ−Ｍ
ＯＳ８１がオフとなる。このため、第２の電源（接地電
位）１２０が有効になるので信号Ｓａ（すなわちＮ−Ｍ
ＯＳ２３の基板やソースの電位）は接地電位（０Ｖ）と
なる。信号ＳｂのＬレベルも０Ｖとなる。次に、入力信
号ＶINの電圧が２Ｖになると、今度は、信号ＳｂはＨレ
ベルとなり、この結果ＶOUT はＬレベルとなる。ＶOUT
がＬレベルであると回路切り換え部１４０ｘのＰ−ＭＯ
Ｓ８１がオンとなりかつＮ−ＭＯＳ８３がオフとなるの
でＮ−ＭＯＳ２３の基板やソースは電圧発生部１３０ｘ
と接続されることになる。この結果、信号Ｓａは今度は
電圧発生部１３０ｘから供給される電圧の影響を受け
る。このため、信号Ｓａ（Ｎ−ＭＯＳ２３の基板やソー
スの電位）が１．５Ｖ程度になるので、Ｎ−ＭＯＳ２３
は入力信号ＶINの電圧が２Ｖであるにもかかわらず、オ
フ状態になる。したがって、入力信号ＶINの電圧が２Ｖ
においても静止時電流を抑制出来る。また、この第二発
明の実施例ではＮ−ＭＯＳ２３が作り込まれている基板
とこのＮ−ＭＯＳ２３のソースとを接続しているので、
Ｎ−ＭＯＳ２３のソース電圧が基板電位どうように変化
する。このため、第一発明同様に、シュミットトリガ回
路の機能も得られる。
と、信号ＳｂはＬレベルとなるので、ＶOUT はＨレベル
となる。ここで、ＶOUT がＨレベルであると回路切り換
え部１４０ｘのＮ−ＭＯＳ８３がオンとなりかつＰ−Ｍ
ＯＳ８１がオフとなる。このため、第２の電源（接地電
位）１２０が有効になるので信号Ｓａ（すなわちＮ−Ｍ
ＯＳ２３の基板やソースの電位）は接地電位（０Ｖ）と
なる。信号ＳｂのＬレベルも０Ｖとなる。次に、入力信
号ＶINの電圧が２Ｖになると、今度は、信号ＳｂはＨレ
ベルとなり、この結果ＶOUT はＬレベルとなる。ＶOUT
がＬレベルであると回路切り換え部１４０ｘのＰ−ＭＯ
Ｓ８１がオンとなりかつＮ−ＭＯＳ８３がオフとなるの
でＮ−ＭＯＳ２３の基板やソースは電圧発生部１３０ｘ
と接続されることになる。この結果、信号Ｓａは今度は
電圧発生部１３０ｘから供給される電圧の影響を受け
る。このため、信号Ｓａ（Ｎ−ＭＯＳ２３の基板やソー
スの電位）が１．５Ｖ程度になるので、Ｎ−ＭＯＳ２３
は入力信号ＶINの電圧が２Ｖであるにもかかわらず、オ
フ状態になる。したがって、入力信号ＶINの電圧が２Ｖ
においても静止時電流を抑制出来る。また、この第二発
明の実施例ではＮ−ＭＯＳ２３が作り込まれている基板
とこのＮ−ＭＯＳ２３のソースとを接続しているので、
Ｎ−ＭＯＳ２３のソース電圧が基板電位どうように変化
する。このため、第一発明同様に、シュミットトリガ回
路の機能も得られる。
【００３８】なお、この第二発明に対しても第一発明の
少なくとも第２〜第４実施例で説明した考え方は適用出
来る。その場合、ＰチャネルとＮチャネルとの違いを考
慮した構成をとれば良い。
少なくとも第２〜第４実施例で説明した考え方は適用出
来る。その場合、ＰチャネルとＮチャネルとの違いを考
慮した構成をとれば良い。
【００３９】また、これら第一及び第二発明において、
Ｃ−ＭＯＳインバータ回路は、Ｐ−ＭＯＳおよびＮ−Ｍ
ＯＳ間に他の回路素子を具える場合があっても良い。ま
た、電圧発生部、第１の回路、第２の回路および回路切
り換え部の構成は、実施例のものに限られず、他の好適
な構成に変更出来る。
Ｃ−ＭＯＳインバータ回路は、Ｐ−ＭＯＳおよびＮ−Ｍ
ＯＳ間に他の回路素子を具える場合があっても良い。ま
た、電圧発生部、第１の回路、第２の回路および回路切
り換え部の構成は、実施例のものに限られず、他の好適
な構成に変更出来る。
【００４０】
【発明の効果】上述した説明から明らかなように、この
出願の第一及び第二発明のレベル変換回路によれば、Ｃ
−ＭＯＳインバータ回路、所定の電圧発生部、所定の第
１の回路、所定の第２の回路および所定の回路切り換え
部を具える。このため、第一発明にあってはＣ−ＭＯＳ
を構成するＰ−ＭＯＳが作り込まれた基板の電位を入力
信号に応じ切り換えることができるので、このＰ−ＭＯ
Ｓをオフ状態とし得る入力信号の電圧を変えることがで
きる。これはこのＰ−ＭＯＳが必要以上にオンすること
を防止出来ることを意味するので、静止時電流の抑制が
図れる。また、第二発明にあってはＣ−ＭＯＳを構成す
るＮ−ＭＯＳが作り込まれた基板の電位を入力信号に応
じ切り換えることができるので、このＮ−ＭＯＳをオフ
状態とし得る入力信号の電圧を変えることができる。こ
れはこのＮ−ＭＯＳが必要以上にオンすることを防止出
来ることを意味するので、静止時電流の抑制が図れる。
出願の第一及び第二発明のレベル変換回路によれば、Ｃ
−ＭＯＳインバータ回路、所定の電圧発生部、所定の第
１の回路、所定の第２の回路および所定の回路切り換え
部を具える。このため、第一発明にあってはＣ−ＭＯＳ
を構成するＰ−ＭＯＳが作り込まれた基板の電位を入力
信号に応じ切り換えることができるので、このＰ−ＭＯ
Ｓをオフ状態とし得る入力信号の電圧を変えることがで
きる。これはこのＰ−ＭＯＳが必要以上にオンすること
を防止出来ることを意味するので、静止時電流の抑制が
図れる。また、第二発明にあってはＣ−ＭＯＳを構成す
るＮ−ＭＯＳが作り込まれた基板の電位を入力信号に応
じ切り換えることができるので、このＮ−ＭＯＳをオフ
状態とし得る入力信号の電圧を変えることができる。こ
れはこのＮ−ＭＯＳが必要以上にオンすることを防止出
来ることを意味するので、静止時電流の抑制が図れる。
【図１】第一発明の第１実施例の回路構成の説明図であ
る。
る。
【図２】第一発明の第１実施例の説明図であり、回路の
動作説明に供するタイミングチャートである。
動作説明に供するタイミングチャートである。
【図３】第一発明の第１実施例と従来技術とにおける静
止時電流の発生の違いを示した図である。
止時電流の発生の違いを示した図である。
【図４】第一発明の第２実施例の説明図であり、電圧発
生部の他の例を示した図である。
生部の他の例を示した図である。
【図５】第一発明の第３実施例の説明図であり、電圧発
生部、第２の回路、回路切り換え部それぞれの他の例を
示した図である。
生部、第２の回路、回路切り換え部それぞれの他の例を
示した図である。
【図６】第一発明の第３実施例の説明図であり、電圧発
生部のさらに他の例を示した図である。
生部のさらに他の例を示した図である。
【図７】第一発明の第４実施例の説明図であり、この発
明のレベル変換回路を複数並列に設けて使用する例の説
明図である。
明のレベル変換回路を複数並列に設けて使用する例の説
明図である。
【図８】第二発明の実施例の説明図である。
【図９】従来技術およびその問題点の説明図である。
２０：第一発明の第１実施例のレベル変換回路 ２０ａ：入力端子 ２１：Ｐ−ＭＯＳ ２３：Ｎ−ＭＯＳ ２５：Ｃ−ＭＯＳインバータ回路 ２７：インバータ ２９：Ｐ−ＭＯＳ（第１の回路） ３１：Ｎ−ＭＯＳ（第２の回路） ５１：Ｐ−ＭＯＳ（第２の回路） ８０：第二発明の実施例のレベル変換回路 ８０ａ：入力端子 ８１：Ｐ−ＭＯＳ（第２の回路） ８３：Ｎ−ＭＯＳ（第１の回路） １１０：第１の電源 １２０：第２の電源 １３０、１３０ａ、１３０ｂ、１３０ｃ：電圧発生部 １３０ｘ：第二発明での電圧発生部 １４０、１４０ａ：回路切り換え部 １４０ｘ：第二発明での回路切り換え部
Claims (8)
- 【請求項１】 第１の電源とこれより低い電圧を示す第
２の電源との間にＣ−ＭＯＳインバータ回路を具え、入
力信号のレベルを変換して出力するレベル変換回路にお
いて、 前記第１の電源電圧を前記Ｃ−ＭＯＳインバータ回路を
構成するＰ−ＭＯＳが作り込まれた基板に供給する第１
の回路と、 前記第１の電源が示す電圧より低くかつ前記第２の電源
が示す電圧以上の第３の電圧を発生し、前記基板に供給
する第２の回路と、 入力信号に応じ前記第１の回路および前記第２の回路の
いずれか一方を有効とする回路切り換え部とを具えたこ
とを特徴とするレベル変換回路。 - 【請求項２】 請求項１に記載のレベル変換回路におい
て、 前記第３の電圧が、前記入力信号における最大電圧に前
記Ｐ−ＭＯＳのしきい値電圧を加えた電圧より低い電圧
であることを特徴とするレベル変換回路。 - 【請求項３】 請求項１に記載のレベル変換回路におい
て、 前記基板と前記Ｐ−ＭＯＳのソースとを接続してあり、
かつ、この接続点に前記第１の回路及び第２の回路の一
端を接続してあることを特徴とするレベル変換回路。 - 【請求項４】 第１の電源とこれより低い電圧を示す第
２の電源との間にＣ−ＭＯＳインバータ回路を具え、入
力信号のレベルを変換して出力するレベル変換回路にお
いて、 前記第１の電源電圧を前記Ｃ−ＭＯＳインバータ回路を
構成するＮ−ＭＯＳが作り込まれた基板に供給する第１
の回路と、 前記第１の電源が示す電圧より低くかつ前記第２の電源
が示す電圧以上の第３の電圧を発生し、前記基板に供給
する第２の回路と、 入力信号に応じ前記第１の回路および前記第２の回路の
いずれか一方を有効とする回路切り換え部とを具えたこ
とを特徴とするレベル変換回路。 - 【請求項５】 請求項４に記載のレベル変換回路におい
て、 前記第３の電圧が、前記入力信号における最低電圧から
前記Ｎ−ＭＯＳのしきい値電圧を引いた電圧より高い電
圧であることを特徴とするレベル変換回路。 - 【請求項６】 請求項４に記載のレベル変換回路におい
て、 前記基板と前記Ｎ−ＭＯＳのソースとを接続してあり、
かつ、この接続点に前記第１の回路及び第２の回路の一
端を接続してあることを特徴とするレベル変換回路。 - 【請求項７】 第１の電源電位レベルが与えられた第１
電源電位ノードと、 前記第１の電源電位レベルよりも低い第２の電源電位レ
ベルが与えられた第２電源電位ノードと、 第１のノードと、 前記第１のノードと前記第２電源電位ノードとの間に接
続され、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタで構成されたＣ−ＭＯＳインバ
ータと、 前記第１電源電位ノードと前記第１のノードとの間に接
続され、前記第１の電源電位レベルを前記第１のノード
に供給する第１の回路と、 前記第１電源電位ノードと前記第１のノードとの間に接
続され、前記第１の電源電位レベルより低くかつ前記第
２の電源電位レベルより高い第３の電源電位レベルを発
生し、前記第１のノードに供給する第２の回路と、 入力信号に応じ前記第１の回路および前記第２の回路の
いずれか一方を有効とする回路切り換え部とを具えたこ
とを特徴とするレベル変換回路。 - 【請求項８】 第１の電源電位レベルが与えられた第１
電源電位ノードと、 前記第１の電源電位レベルよりも低い第２の電源電位レ
ベルが与えられた第２電源電位ノードと、 第１のノードと、 前記第１電源電位ノードと前記第１のノードとの間に接
続され、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタで構成されたＣ−ＭＯＳインバ
ータと、 前記第１のノードと前記第２電源電位ノードとの間に接
続され、前記第２の電源電位レベルを前記第１のノード
に供給する第１の回路と、 前記第１のノードと前記第２電源電位ノードとの間に接
続され、前記第１の電源電位レベルより低くかつ前記第
２の電源電位レベルより高い第３の電源電位レベルを発
生し、前記第１のノードに供給する第２の回路と、 入力信号に応じ前記第１の回路および前記第２の回路の
いずれか一方を有効とする回路切り換え部とを具えたこ
とを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19169894A JP3205185B2 (ja) | 1994-08-16 | 1994-08-16 | レベル変換回路 |
| KR1019950015908A KR100329250B1 (ko) | 1994-08-16 | 1995-06-15 | 레벨변환회로 |
| TW089216769U TW447807U (en) | 1994-08-16 | 1995-06-16 | Voltage level converting circuit |
| US08/504,734 US5565795A (en) | 1994-08-16 | 1995-07-19 | Level converting circuit for reducing an on-quiescence current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19169894A JP3205185B2 (ja) | 1994-08-16 | 1994-08-16 | レベル変換回路 |
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|---|---|
| JPH0865142A JPH0865142A (ja) | 1996-03-08 |
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Family
ID=16278994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19169894A Expired - Fee Related JP3205185B2 (ja) | 1994-08-16 | 1994-08-16 | レベル変換回路 |
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| US5955893A (en) * | 1996-12-16 | 1999-09-21 | Macronix International Co., Ltd. | Power saving buffer circuit buffer bias voltages |
| KR100242997B1 (ko) * | 1996-12-30 | 2000-02-01 | 김영환 | 저전력 소비 입력 버퍼 |
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
| US6091265A (en) * | 1998-02-20 | 2000-07-18 | Sun Microsystems, Inc. | Low voltage CMOS input buffer with undershoot/overshoot protection |
| JPH11355123A (ja) | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 動的しきい値ｍｏｓトランジスタを用いたバッファ |
| KR100421610B1 (ko) * | 2000-03-10 | 2004-03-10 | 주식회사 하이닉스반도체 | 저전압 동적로직의 전력소모 억제회로 |
| FI20010404A0 (fi) * | 2001-02-28 | 2001-02-28 | Nokia Mobile Phones Ltd | Logiikkatason siirtopiiri |
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| KR100908654B1 (ko) * | 2002-11-27 | 2009-07-21 | 엘지디스플레이 주식회사 | 레벨 쉬프터 및 그를 내장한 래치 |
| EP1792397A2 (en) * | 2004-09-08 | 2007-06-06 | Koninklijke Philips Electronics N.V. | Fast switching circuit with input hysteresis |
| JP4174531B2 (ja) * | 2006-06-28 | 2008-11-05 | エルピーダメモリ株式会社 | レベル変換回路及びこれを有する半導体装置 |
| JP5023798B2 (ja) * | 2007-05-11 | 2012-09-12 | 富士電機株式会社 | スイッチング電源装置 |
| US8629704B2 (en) | 2009-04-13 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifters, integrated circuits, systems, and methods for operating the level shifters |
| KR20110011988A (ko) * | 2009-07-29 | 2011-02-09 | 삼성전자주식회사 | 레벨 시프터 및 이를 이용한 표시 장치 |
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| KR101993192B1 (ko) * | 2012-10-04 | 2019-06-27 | 삼성전자주식회사 | 다중 전압 입력 버퍼 |
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|---|---|---|---|---|
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| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US5136189A (en) * | 1990-04-02 | 1992-08-04 | National Semiconductor Corporation | Bicmos input circuit for detecting signals out of ecl range |
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-
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- 1994-08-16 JP JP19169894A patent/JP3205185B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-15 KR KR1019950015908A patent/KR100329250B1/ko not_active IP Right Cessation
- 1995-06-16 TW TW089216769U patent/TW447807U/zh not_active IP Right Cessation
- 1995-07-19 US US08/504,734 patent/US5565795A/en not_active Expired - Lifetime
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| US5565795A (en) | 1996-10-15 |
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| KR100329250B1 (ko) | 2002-08-21 |
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