JP3080793B2 - インターフェース回路 - Google Patents
インターフェース回路Info
- Publication number
- JP3080793B2 JP3080793B2 JP04288929A JP28892992A JP3080793B2 JP 3080793 B2 JP3080793 B2 JP 3080793B2 JP 04288929 A JP04288929 A JP 04288929A JP 28892992 A JP28892992 A JP 28892992A JP 3080793 B2 JP3080793 B2 JP 3080793B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- circuit
- signal
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Description
【０００１】
【産業上の利用分野】この発明は、レベルシフタ回路を
有する半導体集積回路に関するものであり、特にレベル
シフタ回路の出力信号を入力とする反転回路内の貫通電
流の低減に使用されるものである。
有する半導体集積回路に関するものであり、特にレベル
シフタ回路の出力信号を入力とする反転回路内の貫通電
流の低減に使用されるものである。
【０００２】
【従来の技術】図１１は、従来の低電圧系（以下、−Ｅ
１系）から高電圧系（以下、−Ｅ２系）へのインターフ
ェース回路の概念図を示す。
１系）から高電圧系（以下、−Ｅ２系）へのインターフ
ェース回路の概念図を示す。
【０００３】図１１に示すインターフェース回路は、−
Ｅ１系ロジック回路１ａと−Ｅ２系ロジック回路５との
間に接続され、−Ｅ１系反転回路１、−Ｅ２系フリップ
フロップ回路２と−Ｅ２系反転回路３から構成される。
尚、この−Ｅ１系反転回路１と−Ｅ２系フリップフロッ
プ回路２によって電圧変換回路（レベルシフタ回路）が
構成されている。
Ｅ１系ロジック回路１ａと−Ｅ２系ロジック回路５との
間に接続され、−Ｅ１系反転回路１、−Ｅ２系フリップ
フロップ回路２と−Ｅ２系反転回路３から構成される。
尚、この−Ｅ１系反転回路１と−Ｅ２系フリップフロッ
プ回路２によって電圧変換回路（レベルシフタ回路）が
構成されている。
【０００４】−Ｅ１系ロジック回路１ａは、接地電圧Ｇ
ＮＤと第１の電圧−Ｅ１（低電位）との間をデジタルに
振幅する入力信号ＩＮを出力する。−Ｅ１系反転回路１
は、入力信号ＩＮを受けて、信号ＩＮ￣（信号ＩＮの反
転信号）を出力する。−Ｅ２系フリップフロップ回路２
は、入力信号ＩＮと−Ｅ１系反転回路１の出力信号ＩＮ
￣とを入力信号とし、接地電圧ＧＮＤと第２の電圧−Ｅ
２（高電位）を電源とする。−Ｅ２系反転回路３は、こ
のレベルシフタ回路の出力（または−Ｅ２系フリップフ
ロップ回路２の出力信号）を波形整形し、−Ｅ２系ロジ
ック回路５の入力信号とする。
ＮＤと第１の電圧−Ｅ１（低電位）との間をデジタルに
振幅する入力信号ＩＮを出力する。−Ｅ１系反転回路１
は、入力信号ＩＮを受けて、信号ＩＮ￣（信号ＩＮの反
転信号）を出力する。−Ｅ２系フリップフロップ回路２
は、入力信号ＩＮと−Ｅ１系反転回路１の出力信号ＩＮ
￣とを入力信号とし、接地電圧ＧＮＤと第２の電圧−Ｅ
２（高電位）を電源とする。−Ｅ２系反転回路３は、こ
のレベルシフタ回路の出力（または−Ｅ２系フリップフ
ロップ回路２の出力信号）を波形整形し、−Ｅ２系ロジ
ック回路５の入力信号とする。
【０００５】図１２は、図１１に示すインターフェース
回路の具体的な構成を示しており、Ｎ型半導体基板上に
構成された相補型ＭＯＳＦＥＴによって構成されてい
る。尚、図１２には図１１の−Ｅ１系ロジック回路１ａ
と−Ｅ２系ロジック回路５は示されていない。
回路の具体的な構成を示しており、Ｎ型半導体基板上に
構成された相補型ＭＯＳＦＥＴによって構成されてい
る。尚、図１２には図１１の−Ｅ１系ロジック回路１ａ
と−Ｅ２系ロジック回路５は示されていない。
【０００６】−Ｅ１系反転回路１はＰチャネル型ＭＯＳ
ＦＥＴＰ１１、Ｎチャネル型ＭＯＳＦＥＴＮ１１から構
成されている。Ｐチャネル型ＭＯＳＦＥＴＰ１１、Ｎチ
ャネル型ＭＯＳＦＥＴＮ１１の各ゲート電極には、入力
信号ＩＮ１が供給されている。Ｐチャネル型ＭＯＳＦＥ
ＴＰ１１の電流路の一端は接地されており、他端はＮチ
ャネル型ＭＯＳＦＥＴＮ１１の電流路の一端に接続され
ている。Ｎチャネル型ＭＯＳＦＥＴＮ１１の他端には第
１の電圧−Ｅ１が供給されている。また、−Ｅ１系反転
回路１の出力端からは反転信号ＩＮ１￣が出力されてい
る。
ＦＥＴＰ１１、Ｎチャネル型ＭＯＳＦＥＴＮ１１から構
成されている。Ｐチャネル型ＭＯＳＦＥＴＰ１１、Ｎチ
ャネル型ＭＯＳＦＥＴＮ１１の各ゲート電極には、入力
信号ＩＮ１が供給されている。Ｐチャネル型ＭＯＳＦＥ
ＴＰ１１の電流路の一端は接地されており、他端はＮチ
ャネル型ＭＯＳＦＥＴＮ１１の電流路の一端に接続され
ている。Ｎチャネル型ＭＯＳＦＥＴＮ１１の他端には第
１の電圧−Ｅ１が供給されている。また、−Ｅ１系反転
回路１の出力端からは反転信号ＩＮ１￣が出力されてい
る。
【０００７】−Ｅ２系フリップフロップ回路２は、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１２，Ｐ１３、Ｎチャネル型Ｍ
ＯＳＦＥＴＮ１２，Ｎ１３から構成されており、入力信
号ＩＮ１と反転信号ＩＮ１￣を入力とし、接地電圧ＧＮ
Ｄから第２の電圧−Ｅ２の間で振幅する信号を出力す
る。
ャネル型ＭＯＳＦＥＴＰ１２，Ｐ１３、Ｎチャネル型Ｍ
ＯＳＦＥＴＮ１２，Ｎ１３から構成されており、入力信
号ＩＮ１と反転信号ＩＮ１￣を入力とし、接地電圧ＧＮ
Ｄから第２の電圧−Ｅ２の間で振幅する信号を出力す
る。
【０００８】−Ｅ２系フリップフロップ回路２は入力信
号ＩＮ１と逆相のレベルの信号を出力する、即ち、入力
信号ＩＮ１が接地電圧ＧＮＤレベルであれば第２の電圧
−Ｅ２レベルの信号を出力し、入力信号ＩＮ１の電位が
第１の電圧−Ｅ１であれば接地電圧ＧＮＤの信号を出力
する。
号ＩＮ１と逆相のレベルの信号を出力する、即ち、入力
信号ＩＮ１が接地電圧ＧＮＤレベルであれば第２の電圧
−Ｅ２レベルの信号を出力し、入力信号ＩＮ１の電位が
第１の電圧−Ｅ１であれば接地電圧ＧＮＤの信号を出力
する。
【０００９】Ｐチャネル型ＭＯＳＦＥＴＰ１２及びＰチ
ャネル型ＭＯＳＦＥＴＰ１３の各ゲート電極には入力信
号ＩＮ１、反転信号ＩＮ１￣が供給される。Ｐチャネル
型ＭＯＳＦＥＴＰ１２及びＰチャネル型ＭＯＳＦＥＴＰ
１３の電流路の一端は接地されている。
ャネル型ＭＯＳＦＥＴＰ１３の各ゲート電極には入力信
号ＩＮ１、反転信号ＩＮ１￣が供給される。Ｐチャネル
型ＭＯＳＦＥＴＰ１２及びＰチャネル型ＭＯＳＦＥＴＰ
１３の電流路の一端は接地されている。
【００１０】Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路
の他端とＮチャネル型ＭＯＳＦＥＴＮ１２の電流路の一
端は接続されており、この接続点はＮチャネル型ＭＯＳ
ＦＥＴＮ１３のゲート電極と−Ｅ２系反転回路３ｄの入
力端に接続されている。
の他端とＮチャネル型ＭＯＳＦＥＴＮ１２の電流路の一
端は接続されており、この接続点はＮチャネル型ＭＯＳ
ＦＥＴＮ１３のゲート電極と−Ｅ２系反転回路３ｄの入
力端に接続されている。
【００１１】また、Ｐチャネル型ＭＯＳＦＥＴＰ１３の
電流路の他端とＮチャネル型ＭＯＳＦＥＴＮ１３の電流
路の一端は接続されており、この接続点はＮチャネル型
ＭＯＳＦＥＴＮ１２のゲート電極に接続されている。さ
らに、Ｎチャネル型ＭＯＳＦＥＴＮ１２及びＮ１３の電
流路の他端には第２の電圧−Ｅ２が供給されている。
電流路の他端とＮチャネル型ＭＯＳＦＥＴＮ１３の電流
路の一端は接続されており、この接続点はＮチャネル型
ＭＯＳＦＥＴＮ１２のゲート電極に接続されている。さ
らに、Ｎチャネル型ＭＯＳＦＥＴＮ１２及びＮ１３の電
流路の他端には第２の電圧−Ｅ２が供給されている。
【００１２】尚、回路動作を安定させる為、−Ｅ２系フ
リップフロップ回路２を構成する各Ｐチャネル型ＭＯＳ
ＦＥＴＰ１２，Ｐ１３及び各Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１２，Ｎ１３の増幅率は、ｇｍP12 ＞ｇｍN12 、ｇｍ
P13 ＞ｇｍN13 、ｇｍP12 ＝ｇｍP13 、ｇｍN12 ＝ｇｍ
N13 と設定されている。
リップフロップ回路２を構成する各Ｐチャネル型ＭＯＳ
ＦＥＴＰ１２，Ｐ１３及び各Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１２，Ｎ１３の増幅率は、ｇｍP12 ＞ｇｍN12 、ｇｍ
P13 ＞ｇｍN13 、ｇｍP12 ＝ｇｍP13 、ｇｍN12 ＝ｇｍ
N13 と設定されている。
【００１３】尚、ｇｍP12 は、Ｐチャネル型ＭＯＳＦＥ
ＴＰ１２の増幅率を示しており、他のｇｍN12 ，ｇｍ
P13 とｇｍN13 も対応するＭＯＳＦＥＴの増幅率を示し
ている。
ＴＰ１２の増幅率を示しており、他のｇｍN12 ，ｇｍ
P13 とｇｍN13 も対応するＭＯＳＦＥＴの増幅率を示し
ている。
【００１４】−Ｅ２系反転回路３ｄは、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４、Ｎチャネル型ＭＯＳＦＥＴＮ１４か
ら構成されている。Ｐチャネル型ＭＯＳＦＥＴＰ１４の
電流路の一端は接地され、他端はＮチャネル型ＭＯＳＦ
ＥＴＮ１４の電流路の一端に接続され、Ｎチャネル型Ｍ
ＯＳＦＥＴＮ１４の電流路の他端には第２の電圧−Ｅ２
が供給されている。
ＯＳＦＥＴＰ１４、Ｎチャネル型ＭＯＳＦＥＴＮ１４か
ら構成されている。Ｐチャネル型ＭＯＳＦＥＴＰ１４の
電流路の一端は接地され、他端はＮチャネル型ＭＯＳＦ
ＥＴＮ１４の電流路の一端に接続され、Ｎチャネル型Ｍ
ＯＳＦＥＴＮ１４の電流路の他端には第２の電圧−Ｅ２
が供給されている。
【００１５】Ｐチャネル型ＭＯＳＦＥＴＰ１４及びＮチ
ャネル型ＭＯＳＦＥＴＮ１４のゲート電極の接続点は−
Ｅ２系反転回路３ｄの入力端である。また、Ｐチャネル
型ＭＯＳＦＥＴＰ１４の電流路の他端とＮチャネル型Ｍ
ＯＳＦＥＴＮ１４の電流路の一端の接続点は−Ｅ２系反
転回路３ｄの出力端であり、この出力端からは、出力信
号ＯＵＴ１が出力される。次に、図１４のタイミングチ
ャートを参照して図１２のインターフェース回路の動作
について説明する。
ャネル型ＭＯＳＦＥＴＮ１４のゲート電極の接続点は−
Ｅ２系反転回路３ｄの入力端である。また、Ｐチャネル
型ＭＯＳＦＥＴＰ１４の電流路の他端とＮチャネル型Ｍ
ＯＳＦＥＴＮ１４の電流路の一端の接続点は−Ｅ２系反
転回路３ｄの出力端であり、この出力端からは、出力信
号ＯＵＴ１が出力される。次に、図１４のタイミングチ
ャートを参照して図１２のインターフェース回路の動作
について説明する。
【００１６】まず、図１４（１）の（ａ）に示すように
入力信号ＩＮ１が接地電圧ＧＮＤ（ハイレベル）から第
１の電圧−Ｅ１（ロウレベル）に変化する場合について
説明する。
入力信号ＩＮ１が接地電圧ＧＮＤ（ハイレベル）から第
１の電圧−Ｅ１（ロウレベル）に変化する場合について
説明する。
【００１７】まず、図１４（１）の（ａ）に示すように
入力信号ＩＮ１が接地電圧ＧＮＤの状態では、反転信号
ＩＮ１￣は図１４（１）の（ｂ）に示すように第１の電
圧−Ｅ１、図１４（１）の（ｃ）〜（ｅ）に示すよう
に、Ａ点の電位は第２の電圧−Ｅ２、Ｂ点の電位は接地
電圧ＧＮＤ、出力信号ＯＵＴ１の電位は接地電圧ＧＮＤ
である。この状態では、図１４（１）の（ｃ）に示すよ
うにＡ点の電位が第２の電圧−Ｅ２であり、Ｎチャネル
型ＭＯＳＦＥＴＮ１３はオフしており、Ｂ点の電位は接
地電圧ＧＮＤを維持している。
入力信号ＩＮ１が接地電圧ＧＮＤの状態では、反転信号
ＩＮ１￣は図１４（１）の（ｂ）に示すように第１の電
圧−Ｅ１、図１４（１）の（ｃ）〜（ｅ）に示すよう
に、Ａ点の電位は第２の電圧−Ｅ２、Ｂ点の電位は接地
電圧ＧＮＤ、出力信号ＯＵＴ１の電位は接地電圧ＧＮＤ
である。この状態では、図１４（１）の（ｃ）に示すよ
うにＡ点の電位が第２の電圧−Ｅ２であり、Ｎチャネル
型ＭＯＳＦＥＴＮ１３はオフしており、Ｂ点の電位は接
地電圧ＧＮＤを維持している。
【００１８】この状態では、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１４がオフしており、Ｐチャネル型ＭＯＳＦＥＴＰ１
４及びＮチャネル型ＭＯＳＦＥＴＮ１４に貫通電流は流
れない。
Ｎ１４がオフしており、Ｐチャネル型ＭＯＳＦＥＴＰ１
４及びＮチャネル型ＭＯＳＦＥＴＮ１４に貫通電流は流
れない。
【００１９】この状態から図１４（１）の（ａ）に示す
ように入力信号ＩＮ１の電位が第１の電圧−Ｅ１へ変化
すると、図１４（１）の（ｂ）に示すように反転信号Ｉ
Ｎ１￣の電位は接地電圧ＧＮＤになり、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１２がオンし、Ｐチャネル型ＭＯＳＦＥＴ
Ｐ１３はオフする。
ように入力信号ＩＮ１の電位が第１の電圧−Ｅ１へ変化
すると、図１４（１）の（ｂ）に示すように反転信号Ｉ
Ｎ１￣の電位は接地電圧ＧＮＤになり、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１２がオンし、Ｐチャネル型ＭＯＳＦＥＴ
Ｐ１３はオフする。
【００２０】この為、Ａ点の電位はＰチャネル型ＭＯＳ
ＦＥＴＰ１２とＮチャネル型ＭＯＳＦＥＴＮ１２の抵抗
分割比（分圧比）の値となるが、Ｐチャネル型ＭＯＳＦ
ＥＴＰ１２の増幅率ｇｍP12 とＮチャネル型ＭＯＳＦＥ
ＴＮ１２の増幅率ｇｍN12 の関係から図１４（１）の
（ｃ）に示すようにＡ点の電位は第２の電圧−Ｅ２より
接地電圧ＧＮＤへと徐々に変化し始める。
ＦＥＴＰ１２とＮチャネル型ＭＯＳＦＥＴＮ１２の抵抗
分割比（分圧比）の値となるが、Ｐチャネル型ＭＯＳＦ
ＥＴＰ１２の増幅率ｇｍP12 とＮチャネル型ＭＯＳＦＥ
ＴＮ１２の増幅率ｇｍN12 の関係から図１４（１）の
（ｃ）に示すようにＡ点の電位は第２の電圧−Ｅ２より
接地電圧ＧＮＤへと徐々に変化し始める。
【００２１】一方、Ａ点の電位の変化によりＮチャネル
型ＭＯＳＦＥＴＮ１３がオン状態に移行し、Ｂ点の電位
は図１４（１）の（ｄ）に示すように接地電圧ＧＮＤか
ら第２の電圧−Ｅ２に変化する。これより、Ｎチャネル
型ＭＯＳＦＥＴＮ１２はオフ状態に移行し、Ａ点の電位
は第２の電圧−Ｅ２から接地電圧ＧＮＤに変化する。
型ＭＯＳＦＥＴＮ１３がオン状態に移行し、Ｂ点の電位
は図１４（１）の（ｄ）に示すように接地電圧ＧＮＤか
ら第２の電圧−Ｅ２に変化する。これより、Ｎチャネル
型ＭＯＳＦＥＴＮ１２はオフ状態に移行し、Ａ点の電位
は第２の電圧−Ｅ２から接地電圧ＧＮＤに変化する。
【００２２】このようにＡ点の電位はＰチャネル型ＭＯ
ＳＦＥＴＰ１２とＮチャネル型ＭＯＳＦＥＴＮ１２の抵
抗分割による動作とＢ点からの相互作用によって決定さ
れる為、−Ｅ１系反転回路１に見られるような通常のＣ
ＭＯＳ動作を行なわず緩やかに変化する。
ＳＦＥＴＰ１２とＮチャネル型ＭＯＳＦＥＴＮ１２の抵
抗分割による動作とＢ点からの相互作用によって決定さ
れる為、−Ｅ１系反転回路１に見られるような通常のＣ
ＭＯＳ動作を行なわず緩やかに変化する。
【００２３】このように、第２の電圧−Ｅ２から接地電
圧ＧＮＤに変化するＡ点の電位を受けて、Ｐチャネル型
ＭＯＳＦＥＴＰ１４がオフし、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１４がオンする。これより、出力信号ＯＵＴ１の電
位は、接地電圧ＧＮＤから第２の電圧−Ｅ２に変化す
る。次に、図１４（２）の（ａ）に示すように、入力信
号ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤへ変化
する場合の動作について説明する。
圧ＧＮＤに変化するＡ点の電位を受けて、Ｐチャネル型
ＭＯＳＦＥＴＰ１４がオフし、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１４がオンする。これより、出力信号ＯＵＴ１の電
位は、接地電圧ＧＮＤから第２の電圧−Ｅ２に変化す
る。次に、図１４（２）の（ａ）に示すように、入力信
号ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤへ変化
する場合の動作について説明する。
【００２４】まず、入力信号ＩＮ１が第１の電圧−Ｅ１
の状態では、図１４（２）の（ｂ）〜（ｅ）に示すよう
に、反転信号ＩＮ１￣は接地電圧ＧＮＤ、Ａ点の電位は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ１は第２の電圧−Ｅ２となっている。この状
態では、Ａ点の電位は接地電圧ＧＮＤのためＰチャネル
型ＭＯＳＦＥＴＰ１４がオフしており、この−Ｅ２系反
転回路３に貫通電流は流れない。
の状態では、図１４（２）の（ｂ）〜（ｅ）に示すよう
に、反転信号ＩＮ１￣は接地電圧ＧＮＤ、Ａ点の電位は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ１は第２の電圧−Ｅ２となっている。この状
態では、Ａ点の電位は接地電圧ＧＮＤのためＰチャネル
型ＭＯＳＦＥＴＰ１４がオフしており、この−Ｅ２系反
転回路３に貫通電流は流れない。
【００２５】この状態から、入力信号ＩＮ１が接地電圧
ＧＮＤに変化すると、反転信号ＩＮ１￣は第１の電圧−
Ｅ１になる。これより、Ｐチャネル型ＭＯＳＦＥＴＰ１
２がオフしＰチャネル型ＭＯＳＦＥＴＰ１３がオンす
る。
ＧＮＤに変化すると、反転信号ＩＮ１￣は第１の電圧−
Ｅ１になる。これより、Ｐチャネル型ＭＯＳＦＥＴＰ１
２がオフしＰチャネル型ＭＯＳＦＥＴＰ１３がオンす
る。
【００２６】この為、Ｂ点の電位はＰチャネル型ＭＯＳ
ＦＥＴＰ１３とＮチャネル型ＭＯＳＦＥＴＮ１３の抵抗
分割比の値となるが、ｇｍP13 ＞ｇｍN13 の関係より徐
々に第２の電圧−Ｅ２より接地電圧ＧＮＤへと変化し始
める。一方、Ｂ点の電位の変化によってＮチャネル型Ｍ
ＯＳＦＥＴＮ１２がオンする為、Ａ点の電位は第２の電
圧−Ｅ２に変化する。
ＦＥＴＰ１３とＮチャネル型ＭＯＳＦＥＴＮ１３の抵抗
分割比の値となるが、ｇｍP13 ＞ｇｍN13 の関係より徐
々に第２の電圧−Ｅ２より接地電圧ＧＮＤへと変化し始
める。一方、Ｂ点の電位の変化によってＮチャネル型Ｍ
ＯＳＦＥＴＮ１２がオンする為、Ａ点の電位は第２の電
圧−Ｅ２に変化する。
【００２７】このＡ点の電位の変化によって、Ｎチャネ
ル型ＭＯＳＦＥＴＮ１３はオフ状態に移行し、最終的に
Ｂ点の電位は接地電圧ＧＮＤ、Ａ点の電位は第２の電圧
−Ｅ２になる。
ル型ＭＯＳＦＥＴＮ１３はオフ状態に移行し、最終的に
Ｂ点の電位は接地電圧ＧＮＤ、Ａ点の電位は第２の電圧
−Ｅ２になる。
【００２８】このようにＡ点の電位が、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１３とＮチャネル型ＭＯＳＦＥＴＮ１３と
の抵抗分割による動作とＢ点の電位との相互作用によっ
て決定される為、−Ｅ１系反転回路１に見られるような
通常のＣＭＯＳ動作を行なわず、緩やかに変化する。
ＯＳＦＥＴＰ１３とＮチャネル型ＭＯＳＦＥＴＮ１３と
の抵抗分割による動作とＢ点の電位との相互作用によっ
て決定される為、−Ｅ１系反転回路１に見られるような
通常のＣＭＯＳ動作を行なわず、緩やかに変化する。
【００２９】また、第２の電圧−Ｅ２のＡ点の電位がＰ
チャネル型ＭＯＳＦＥＴＰ１４とＮチャネル型ＭＯＳＦ
ＥＴＮ１４の各ゲート電極に供給され、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４はオンしＮチャネル型ＭＯＳＦＥＴＮ
１４はオフし、出力信号ＯＵＴ１の電位は接地電圧ＧＮ
Ｄになる。図１３は、インターフェース回路の第２の従
来例を示す。尚、図１３のインターフェース回路は図１
２のインターフェース回路と以下の点が異なっている。
チャネル型ＭＯＳＦＥＴＰ１４とＮチャネル型ＭＯＳＦ
ＥＴＮ１４の各ゲート電極に供給され、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４はオンしＮチャネル型ＭＯＳＦＥＴＮ
１４はオフし、出力信号ＯＵＴ１の電位は接地電圧ＧＮ
Ｄになる。図１３は、インターフェース回路の第２の従
来例を示す。尚、図１３のインターフェース回路は図１
２のインターフェース回路と以下の点が異なっている。
【００３０】即ち、図１２の−Ｅ２系反転回路３ｄの入
力端はＮチャネル型ＭＯＳＦＥＴＮ１３のゲート電極
と、Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の他端及
びＮチャネル型ＭＯＳＦＥＴＮ１２の電流路の一端の接
続点に接続されている。
力端はＮチャネル型ＭＯＳＦＥＴＮ１３のゲート電極
と、Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の他端及
びＮチャネル型ＭＯＳＦＥＴＮ１２の電流路の一端の接
続点に接続されている。
【００３１】これに対し、図１３の−Ｅ２系反転回路３
ｄの入力端はＮチャネル型ＭＯＳＦＥＴＮ１２のゲート
電極と、Ｐチャネル型ＭＯＳＦＥＴＰ１３の電流路の他
端とＮチャネル型ＭＯＳＦＥＴＮ１３の電流路の一端の
接続点に接続されている。図１３のインターフェース回
路の他の部分は、図１２のインターフェース回路と同様
の構成であるので、同一符号を付すことにより、説明を
省略する。
ｄの入力端はＮチャネル型ＭＯＳＦＥＴＮ１２のゲート
電極と、Ｐチャネル型ＭＯＳＦＥＴＰ１３の電流路の他
端とＮチャネル型ＭＯＳＦＥＴＮ１３の電流路の一端の
接続点に接続されている。図１３のインターフェース回
路の他の部分は、図１２のインターフェース回路と同様
の構成であるので、同一符号を付すことにより、説明を
省略する。
【００３２】また、図１３のインターフェース回路は、
入力信号ＩＮ１に対して逆相のレベルの出力信号を出力
するという点が異なる。即ち、図１３のインターフェー
ス回路は、入力信号ＩＮ１が接地電圧ＧＮＤであれば−
Ｅ２系反転回路３ｄの出力信号は第２の電圧−Ｅ２にな
り、入力信号ＩＮ１が第１の電圧−Ｅ１であれば接地電
圧ＧＮＤになる。よって、反転信号ＩＮ１￣、Ａ点、Ｂ
点の電位は、図１４の（ｂ）〜（ｄ）と同様に変化す
る。
入力信号ＩＮ１に対して逆相のレベルの出力信号を出力
するという点が異なる。即ち、図１３のインターフェー
ス回路は、入力信号ＩＮ１が接地電圧ＧＮＤであれば−
Ｅ２系反転回路３ｄの出力信号は第２の電圧−Ｅ２にな
り、入力信号ＩＮ１が第１の電圧−Ｅ１であれば接地電
圧ＧＮＤになる。よって、反転信号ＩＮ１￣、Ａ点、Ｂ
点の電位は、図１４の（ｂ）〜（ｄ）と同様に変化す
る。
【００３３】
【発明が解決しようとする課題】上記の第１の従来例の
ように、入力信号ＩＮ１が接地電圧ＧＮＤから第１の電
圧−Ｅ１に変化する場合、Ｂ点の電位は緩やかに変化
し、−Ｅ２系フリップフロップ回路は通常のＣＭＯＳ動
作を行なわず、緩やかに変化する。
ように、入力信号ＩＮ１が接地電圧ＧＮＤから第１の電
圧−Ｅ１に変化する場合、Ｂ点の電位は緩やかに変化
し、−Ｅ２系フリップフロップ回路は通常のＣＭＯＳ動
作を行なわず、緩やかに変化する。
【００３４】この為、Ｐチャネル型ＭＯＳＦＥＴＰ１
４、Ｎチャネル型ＭＯＳＦＥＴＮ１４が同時にオンする
期間が生じてしまい、−Ｅ２系反転回路３の接地電圧Ｇ
ＮＤ〜第２の電圧−Ｅ２間に貫通電流が流れてしまう。
また、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電圧
ＧＮＤに変化する場合、Ａ点の電位は通常のＣＭＯＳ動
作を行なわず、緩やかに変化する。
４、Ｎチャネル型ＭＯＳＦＥＴＮ１４が同時にオンする
期間が生じてしまい、−Ｅ２系反転回路３の接地電圧Ｇ
ＮＤ〜第２の電圧−Ｅ２間に貫通電流が流れてしまう。
また、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電圧
ＧＮＤに変化する場合、Ａ点の電位は通常のＣＭＯＳ動
作を行なわず、緩やかに変化する。
【００３５】この為、Ａ点をゲート入力とする−Ｅ２系
反転回路のＰチャネル型ＭＯＳＦＥＴＰ１４、Ｎチャネ
ル型ＭＯＳＦＥＴＮ１４が同時にオンする期間が生じ、
接地電圧ＧＮＤ〜第２の電圧−Ｅ２間に貫通電流が流れ
てしまう。
反転回路のＰチャネル型ＭＯＳＦＥＴＰ１４、Ｎチャネ
ル型ＭＯＳＦＥＴＮ１４が同時にオンする期間が生じ、
接地電圧ＧＮＤ〜第２の電圧−Ｅ２間に貫通電流が流れ
てしまう。
【００３６】この発明は上記実情に鑑みなされたもの
で、高電位系電源フリップフロップ回路の高電位信号を
供給するよりも早く、第２の反転回路に第１の反転回路
の反転信号を供給することにより、第２の反転回路を構
成する全ての第１の導電型トランジスタ、第２の導電型
トランジスタの同時オンを防止でき、第２の反転回路内
の貫通電流を低減できるインターフェース回路を提供す
ることを第１の目的とする。
で、高電位系電源フリップフロップ回路の高電位信号を
供給するよりも早く、第２の反転回路に第１の反転回路
の反転信号を供給することにより、第２の反転回路を構
成する全ての第１の導電型トランジスタ、第２の導電型
トランジスタの同時オンを防止でき、第２の反転回路内
の貫通電流を低減できるインターフェース回路を提供す
ることを第１の目的とする。
【００３７】また、この発明は、高電位系電源フリップ
フロップ回路の高電位信号を供給するよりも早く、第２
の反転回路に低電位信号が供給することにより、第２の
反転回路を構成する全ての第１の導電型トランジスタ、
第２の導電型トランジスタの同時オンを防止でき、第２
の反転回路内の貫通電流を低減できるインターフェース
回路を提供することを第２の目的とする。
フロップ回路の高電位信号を供給するよりも早く、第２
の反転回路に低電位信号が供給することにより、第２の
反転回路を構成する全ての第１の導電型トランジスタ、
第２の導電型トランジスタの同時オンを防止でき、第２
の反転回路内の貫通電流を低減できるインターフェース
回路を提供することを第２の目的とする。
【００３８】
【課題を解決するための手段】この発明に係るインター
フェース回路は、低電位信号を出力する出力回路と、低
電位電源と接地電位間に接続され、入力端に前記低電位
信号を受けて、この入力信号を低電位反転出力する第１
の反転回路と、高電位電源と前記接地電位間に接続さ
れ、前記低電位信号とその反転信号を入力信号とし、か
つ、出力信号が前記低電位信号と逆相で高電位信号とな
るような高電位系電源フリップフロップ回路と、前記高
電位電源と前記接地電位間に直列に接続され、第１の導
電型の第１のトランジスタと、第２の導電型の第１のト
ランジスタと、いずれかの導電型の少なくとも１つの第
２のトランジスタから構成され、前記いずれかの導電型
の第２のトランジスタのゲートに前記第１の反転回路が
出力する前記低電位反転信号が供給され、前記第１及び
第２の導電型の第１のトランジスタのゲートに前記フリ
ップフロップ回路の出力信号が供給され、前記第１の導
電型の第１のトランジスタと前記第２の導電型の第１の
トランジスタとの接続点である出力端子から、前記フリ
ップフロップ回路の出力信号と逆相の高電位信号を出力
する第２の反転回路とを具備することを特徴とする。
フェース回路は、低電位信号を出力する出力回路と、低
電位電源と接地電位間に接続され、入力端に前記低電位
信号を受けて、この入力信号を低電位反転出力する第１
の反転回路と、高電位電源と前記接地電位間に接続さ
れ、前記低電位信号とその反転信号を入力信号とし、か
つ、出力信号が前記低電位信号と逆相で高電位信号とな
るような高電位系電源フリップフロップ回路と、前記高
電位電源と前記接地電位間に直列に接続され、第１の導
電型の第１のトランジスタと、第２の導電型の第１のト
ランジスタと、いずれかの導電型の少なくとも１つの第
２のトランジスタから構成され、前記いずれかの導電型
の第２のトランジスタのゲートに前記第１の反転回路が
出力する前記低電位反転信号が供給され、前記第１及び
第２の導電型の第１のトランジスタのゲートに前記フリ
ップフロップ回路の出力信号が供給され、前記第１の導
電型の第１のトランジスタと前記第２の導電型の第１の
トランジスタとの接続点である出力端子から、前記フリ
ップフロップ回路の出力信号と逆相の高電位信号を出力
する第２の反転回路とを具備することを特徴とする。
【００３９】また、この発明に係るインターフェース回
路は、低電位信号を出力する出力回路と、低電位電源と
接地電位間に接続され、入力端に前記低電位信号を受け
て、この入力信号を低電位反転出力する第１の反転回路
と、高電位電源と前記接地電位間に接続され、前記低電
位信号とその反転信号を入力信号とし、かつ、出力信号
が前記低電位信号と同相で高電位信号となるような高電
位系電源フリップフロップ回路と、前記高電位電源と前
記接地電位間に直列に接続され、第１の導電型の第１の
トランジスタと、第２の導電型の第１のトランジスタ
と、いずれかの導電型の少なくとも１つの第２のトラン
ジスタから構成され、前記いずれかの導電型の第２のト
ランジスタのゲートに前記低電位信号が供給され、前記
第１及び第２の導電型の第１のトランジスタのゲートに
前記フリップフロップ回路の出力信号が供給され、前記
第１の導電型の第１のトランジスタと前記第２の導電型
の第１のトランジスタとの接続点である出力端子から、
前記フリップフロップ回路の出力信号と逆相の高電位信
号を出力する第２の反転回路とを具備することを特徴と
する。
路は、低電位信号を出力する出力回路と、低電位電源と
接地電位間に接続され、入力端に前記低電位信号を受け
て、この入力信号を低電位反転出力する第１の反転回路
と、高電位電源と前記接地電位間に接続され、前記低電
位信号とその反転信号を入力信号とし、かつ、出力信号
が前記低電位信号と同相で高電位信号となるような高電
位系電源フリップフロップ回路と、前記高電位電源と前
記接地電位間に直列に接続され、第１の導電型の第１の
トランジスタと、第２の導電型の第１のトランジスタ
と、いずれかの導電型の少なくとも１つの第２のトラン
ジスタから構成され、前記いずれかの導電型の第２のト
ランジスタのゲートに前記低電位信号が供給され、前記
第１及び第２の導電型の第１のトランジスタのゲートに
前記フリップフロップ回路の出力信号が供給され、前記
第１の導電型の第１のトランジスタと前記第２の導電型
の第１のトランジスタとの接続点である出力端子から、
前記フリップフロップ回路の出力信号と逆相の高電位信
号を出力する第２の反転回路とを具備することを特徴と
する。
【００４０】
【作用】第１に、高電位系電源フリップフロップ回路
は、低電位信号と第１の反転回路からの反転信号を受け
て、第２の反転回路に低電位信号と逆相の高電位信号を
供給する。また、第２の反転回路には、第１の反転回路
からの反転信号が供給される。
は、低電位信号と第１の反転回路からの反転信号を受け
て、第２の反転回路に低電位信号と逆相の高電位信号を
供給する。また、第２の反転回路には、第１の反転回路
からの反転信号が供給される。
【００４１】この場合、高電位系電源フリップフロップ
回路から高電位信号が供給されるよりも早く、第１の反
転回路の反転信号が供給されるので、第２の反転回路を
構成する全ての第１の導電型トランジスタ、第２の導電
型トランジスタの同時オンが防止でき、これより第２の
反転回路内の貫通電流を低減できる。
回路から高電位信号が供給されるよりも早く、第１の反
転回路の反転信号が供給されるので、第２の反転回路を
構成する全ての第１の導電型トランジスタ、第２の導電
型トランジスタの同時オンが防止でき、これより第２の
反転回路内の貫通電流を低減できる。
【００４２】第２に、高電位系電源フリップフロップ回
路は、低電位信号と第１の反転回路からの反転信号を受
けて、第２の反転回路に低電位信号と同相の高電位信号
を供給する。また、第２の反転回路には低電位信号が供
給される。
路は、低電位信号と第１の反転回路からの反転信号を受
けて、第２の反転回路に低電位信号と同相の高電位信号
を供給する。また、第２の反転回路には低電位信号が供
給される。
【００４３】この場合、高電位系電源フリップフロップ
回路から高電位信号が供給されるよりも早く、低電位信
号が供給されるので、第２の反転回路を構成する全ての
第１の導電型トランジスタ、第２の導電型トランジスタ
の同時オンが防止でき、これより第２の反転回路内の貫
通電流を低減できる。
回路から高電位信号が供給されるよりも早く、低電位信
号が供給されるので、第２の反転回路を構成する全ての
第１の導電型トランジスタ、第２の導電型トランジスタ
の同時オンが防止でき、これより第２の反転回路内の貫
通電流を低減できる。
【００４４】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。後述する図１，図２，図４，図５のイ
ンターフェース回路は、図１１、図１２の従来の第１の
インターフェース回路に対応する。
ついて説明する。後述する図１，図２，図４，図５のイ
ンターフェース回路は、図１１、図１２の従来の第１の
インターフェース回路に対応する。
【００４５】図１は、−Ｅ１系（低電圧系）から−Ｅ２
系（高電圧系）へのインターフェース回路の概念図であ
る。図２は、この発明の第１実施例に係るインターフェ
ース回路を示す。
系（高電圧系）へのインターフェース回路の概念図であ
る。図２は、この発明の第１実施例に係るインターフェ
ース回路を示す。
【００４６】図１のインターフェース回路は、−Ｅ１系
ロジック回路１ａと−Ｅ２系ロジック回路５との間に接
続され、−Ｅ１系反転回路１、−Ｅ２系フリップフロッ
プ回路２、−Ｅ２系反転回路３から構成されている。
ロジック回路１ａと−Ｅ２系ロジック回路５との間に接
続され、−Ｅ１系反転回路１、−Ｅ２系フリップフロッ
プ回路２、−Ｅ２系反転回路３から構成されている。
【００４７】−Ｅ１系ロジック回路１ａの出力信号は−
Ｅ１系反転回路１と−Ｅ２系フリップフロップ回路２の
第２の入力端に供給されている。−Ｅ１系反転回路１の
出力信号は、−Ｅ２系フリップフロップ回路２の第１の
入力端及び−Ｅ２系反転回路３の第１の入力端に供給さ
れている。
Ｅ１系反転回路１と−Ｅ２系フリップフロップ回路２の
第２の入力端に供給されている。−Ｅ１系反転回路１の
出力信号は、−Ｅ２系フリップフロップ回路２の第１の
入力端及び−Ｅ２系反転回路３の第１の入力端に供給さ
れている。
【００４８】−Ｅ２系フリップフロップ回路２の出力信
号（ＩＮと逆相）は、−Ｅ２系反転路３の第２の入力端
に供給され、反転波形整形され、−Ｅ２系ロジック回路
５に供給されている。
号（ＩＮと逆相）は、−Ｅ２系反転路３の第２の入力端
に供給され、反転波形整形され、−Ｅ２系ロジック回路
５に供給されている。
【００４９】−Ｅ１系ロジック回路１ａ、−Ｅ１系反転
回路１、−Ｅ２系フリップフロップ回路２、−Ｅ２系反
転回路３、−Ｅ２系ロジック回路５にはそれぞれ接地電
圧ＧＮＤが供給されている。
回路１、−Ｅ２系フリップフロップ回路２、−Ｅ２系反
転回路３、−Ｅ２系ロジック回路５にはそれぞれ接地電
圧ＧＮＤが供給されている。
【００５０】また、−Ｅ１系ロジック回路１ａ、−Ｅ１
系反転回路１には第１の電圧−Ｅ１が、−Ｅ２系フリッ
プフロップ回路２、−Ｅ２系反転回路３、−Ｅ２系ロジ
ック回路５には第２の電圧−Ｅ２が供給されている。
系反転回路１には第１の電圧−Ｅ１が、−Ｅ２系フリッ
プフロップ回路２、−Ｅ２系反転回路３、−Ｅ２系ロジ
ック回路５には第２の電圧−Ｅ２が供給されている。
【００５１】図１のインターフェース回路は、レベルシ
フタ回路（−Ｅ２系フリップフロップ回路）の出力信号
と−Ｅ１系反転回路１の出力信号を−Ｅ２系反転回路
（−Ｅ２系反転回路）３の入力信号にしている点が従来
のインターフェース回路（図１１に示す）と異なる。次
に、図２を参照して、インターフェース回路の具体的な
構成について説明する。
フタ回路（−Ｅ２系フリップフロップ回路）の出力信号
と−Ｅ１系反転回路１の出力信号を−Ｅ２系反転回路
（−Ｅ２系反転回路）３の入力信号にしている点が従来
のインターフェース回路（図１１に示す）と異なる。次
に、図２を参照して、インターフェース回路の具体的な
構成について説明する。
【００５２】図２の−Ｅ１系反転回路１は、Ｐチャネル
型ＭＯＳＦＥＴＰ１１、Ｎチャネル型ＭＯＳＦＥＴＮ１
１から構成され、入力信号ＩＮ１を反転し、反転信号Ｉ
Ｎ１￣を出力する。このＰチャネル型ＭＯＳＦＥＴＰ１
１の電流路の一端には接地電圧ＧＮＤが、Ｎチャネル型
ＭＯＳＦＥＴＮ１１の電流路の他端には第１の電圧−Ｅ
１が供給されている。Ｐチャネル型ＭＯＳＦＥＴＰ１１
とＮチャネル型ＭＯＳＦＥＴＮ１１のゲート電極の接続
点は−Ｅ１系反転回路１の入力端である。Ｐチャネル型
ＭＯＳＦＥＴＰ１１の電流路の他端とＮチャネル型ＭＯ
ＳＦＥＴＮ１１の電流路の一端は接続され、−Ｅ１系反
転回路１の出力端である。
型ＭＯＳＦＥＴＰ１１、Ｎチャネル型ＭＯＳＦＥＴＮ１
１から構成され、入力信号ＩＮ１を反転し、反転信号Ｉ
Ｎ１￣を出力する。このＰチャネル型ＭＯＳＦＥＴＰ１
１の電流路の一端には接地電圧ＧＮＤが、Ｎチャネル型
ＭＯＳＦＥＴＮ１１の電流路の他端には第１の電圧−Ｅ
１が供給されている。Ｐチャネル型ＭＯＳＦＥＴＰ１１
とＮチャネル型ＭＯＳＦＥＴＮ１１のゲート電極の接続
点は−Ｅ１系反転回路１の入力端である。Ｐチャネル型
ＭＯＳＦＥＴＰ１１の電流路の他端とＮチャネル型ＭＯ
ＳＦＥＴＮ１１の電流路の一端は接続され、−Ｅ１系反
転回路１の出力端である。
【００５３】−Ｅ２系フリップフロップ回路２は、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１２、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１２、Ｐチャネル型ＭＯＳＦＥＴＰ１３、Ｎチャネ
ル型ＭＯＳＦＥＴＮ１３から構成されている。Ｐチャネ
ル型ＭＯＳＦＥＴＰ１２のゲート電極には入力信号ＩＮ
１が、Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の一端
には接地電圧ＧＮＤが供給されている。Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１２の電流路の他端とＮチャネル型ＭＯＳ
ＦＥＴＮ１２の電流路の一端は接続されており、この接
続点は後述するＮチャネル型ＭＯＳＦＥＴＮ１３のゲー
ト電極に接続されている。Ｐチャネル型ＭＯＳＦＥＴＰ
１２の電流路の他端とＮチャネル型ＭＯＳＦＥＴＮ１２
の電流路の一端の接続点からの出力が−Ｅ２系フリップ
フロップ回路２の出力信号となる。Ｎチャネル型ＭＯＳ
ＦＥＴＮ１２の電流路の他端には第２の電圧−Ｅ２が供
給されている。
ャネル型ＭＯＳＦＥＴＰ１２、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１２、Ｐチャネル型ＭＯＳＦＥＴＰ１３、Ｎチャネ
ル型ＭＯＳＦＥＴＮ１３から構成されている。Ｐチャネ
ル型ＭＯＳＦＥＴＰ１２のゲート電極には入力信号ＩＮ
１が、Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の一端
には接地電圧ＧＮＤが供給されている。Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１２の電流路の他端とＮチャネル型ＭＯＳ
ＦＥＴＮ１２の電流路の一端は接続されており、この接
続点は後述するＮチャネル型ＭＯＳＦＥＴＮ１３のゲー
ト電極に接続されている。Ｐチャネル型ＭＯＳＦＥＴＰ
１２の電流路の他端とＮチャネル型ＭＯＳＦＥＴＮ１２
の電流路の一端の接続点からの出力が−Ｅ２系フリップ
フロップ回路２の出力信号となる。Ｎチャネル型ＭＯＳ
ＦＥＴＮ１２の電流路の他端には第２の電圧−Ｅ２が供
給されている。
【００５４】Ｐチャネル型ＭＯＳＦＥＴＰ１３の電流路
の一端には接地電圧ＧＮＤが供給されており、Ｐチャネ
ル型ＭＯＳＦＥＴＰ１３の電流路の他端はＮチャネル型
ＭＯＳＦＥＴＮ１３の電流路の一端に接続されており、
この接続点はＮチャネル型ＭＯＳＦＥＴＮ１２のゲート
電極に接続されている。Ｐチャネル型ＭＯＳＦＥＴＰ１
３のゲート電極には−Ｅ１系反転回路１の反転信号ＩＮ
１￣が供給されている。Ｎチャネル型ＭＯＳＦＥＴＮ１
３の電流路の他端には第２の電圧−Ｅ２が供給されてい
る。
の一端には接地電圧ＧＮＤが供給されており、Ｐチャネ
ル型ＭＯＳＦＥＴＰ１３の電流路の他端はＮチャネル型
ＭＯＳＦＥＴＮ１３の電流路の一端に接続されており、
この接続点はＮチャネル型ＭＯＳＦＥＴＮ１２のゲート
電極に接続されている。Ｐチャネル型ＭＯＳＦＥＴＰ１
３のゲート電極には−Ｅ１系反転回路１の反転信号ＩＮ
１￣が供給されている。Ｎチャネル型ＭＯＳＦＥＴＮ１
３の電流路の他端には第２の電圧−Ｅ２が供給されてい
る。
【００５５】−Ｅ２系反転回路３ａは、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４，Ｐ１５、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１４，Ｎ１５から構成されており、反転信号ＩＮ１￣
と−Ｅ２系フリップフロップ回路２の出力信号を受け
て、出力信号ＯＵＴ２を出力する。
ＯＳＦＥＴＰ１４，Ｐ１５、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１４，Ｎ１５から構成されており、反転信号ＩＮ１￣
と−Ｅ２系フリップフロップ回路２の出力信号を受け
て、出力信号ＯＵＴ２を出力する。
【００５６】Ｐチャネル型ＭＯＳＦＥＴＰ１５の電流路
の一端には接地電圧ＧＮＤが、Ｐチャネル型ＭＯＳＦＥ
ＴＰ１５のゲート電極には反転信号ＩＮ１￣が供給され
ている。Ｐチャネル型ＭＯＳＦＥＴＰ１５の電流路の他
端にはＰチャネル型ＭＯＳＦＥＴＰ１４の電流路の一端
が接続され、Ｐチャネル型ＭＯＳＦＥＴＰ１４のゲート
電極には、−Ｅ２系フリップフロップ回路２からの出力
信号が供給されている。Ｐチャネル型ＭＯＳＦＥＴＰ１
４の電流路の他端はＮチャネル型ＭＯＳＦＥＴＮ１４の
電流路の一端に接続されており、この接続点からの出力
が−Ｅ２系反転回路３ａの出力信号になる。
の一端には接地電圧ＧＮＤが、Ｐチャネル型ＭＯＳＦＥ
ＴＰ１５のゲート電極には反転信号ＩＮ１￣が供給され
ている。Ｐチャネル型ＭＯＳＦＥＴＰ１５の電流路の他
端にはＰチャネル型ＭＯＳＦＥＴＰ１４の電流路の一端
が接続され、Ｐチャネル型ＭＯＳＦＥＴＰ１４のゲート
電極には、−Ｅ２系フリップフロップ回路２からの出力
信号が供給されている。Ｐチャネル型ＭＯＳＦＥＴＰ１
４の電流路の他端はＮチャネル型ＭＯＳＦＥＴＮ１４の
電流路の一端に接続されており、この接続点からの出力
が−Ｅ２系反転回路３ａの出力信号になる。
【００５７】Ｎチャネル型ＭＯＳＦＥＴＮ１４のゲート
電極には−Ｅ２系フリップフロップ回路２の出力信号が
供給されており、Ｎチャネル型ＭＯＳＦＥＴＮ１４の電
流路の他端にはＮチャネル型ＭＯＳＦＥＴＮ１５の電流
路の一端が接続されており、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１５のゲート電極には反転信号ＩＮ１￣が供給されて
おり、Ｎチャネル型ＭＯＳＦＥＴＮ１５の電流路の他端
には第２の電圧−Ｅ２が供給されている。次に、図３の
タイミングチャートを参照して、図２のインターフェー
ス回路の動作について説明する。まず、図３（１）に示
すように、入力信号ＩＮ１が接地電圧ＧＮＤから第１の
電圧−Ｅ１に変化する場合について考える。
電極には−Ｅ２系フリップフロップ回路２の出力信号が
供給されており、Ｎチャネル型ＭＯＳＦＥＴＮ１４の電
流路の他端にはＮチャネル型ＭＯＳＦＥＴＮ１５の電流
路の一端が接続されており、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１５のゲート電極には反転信号ＩＮ１￣が供給されて
おり、Ｎチャネル型ＭＯＳＦＥＴＮ１５の電流路の他端
には第２の電圧−Ｅ２が供給されている。次に、図３の
タイミングチャートを参照して、図２のインターフェー
ス回路の動作について説明する。まず、図３（１）に示
すように、入力信号ＩＮ１が接地電圧ＧＮＤから第１の
電圧−Ｅ１に変化する場合について考える。
【００５８】まず、入力信号ＩＮ１の電位が、図３
（１）の（ａ）に示すように接地電圧ＧＮＤの時、反転
信号ＩＮ１￣の電位は第１の電圧−Ｅ１（図３（１）の
（ｂ））である。また、図３（１）の（ｄ）に示すよう
にＢ点の電位は接地電圧ＧＮＤ、図３（１）の（ｃ）に
示すようにＡ点の電位は第２の電圧−Ｅ２である。
（１）の（ａ）に示すように接地電圧ＧＮＤの時、反転
信号ＩＮ１￣の電位は第１の電圧−Ｅ１（図３（１）の
（ｂ））である。また、図３（１）の（ｄ）に示すよう
にＢ点の電位は接地電圧ＧＮＤ、図３（１）の（ｃ）に
示すようにＡ点の電位は第２の電圧−Ｅ２である。
【００５９】Ｐチャネル型ＭＯＳＦＥＴＰ１４はオン、
Ｎチャネル型ＭＯＳＦＥＴＮ１４はオフ、Ｐチャネル型
ＭＯＳＦＥＴＰ１５はオン、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１５は高抵抗なオンであり、出力信号ＯＵＴ２の電位
は図３（１）の（ｅ）に示すように接地電圧ＧＮＤであ
る。
Ｎチャネル型ＭＯＳＦＥＴＮ１４はオフ、Ｐチャネル型
ＭＯＳＦＥＴＰ１５はオン、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１５は高抵抗なオンであり、出力信号ＯＵＴ２の電位
は図３（１）の（ｅ）に示すように接地電圧ＧＮＤであ
る。
【００６０】次に、図３（１）に示すように、入力信号
ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化す
ると、反転信号ＩＮ１￣は接地電圧ＧＮＤになり、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１５はオフする。
ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化す
ると、反転信号ＩＮ１￣は接地電圧ＧＮＤになり、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１５はオフする。
【００６１】Ｐチャネル型ＭＯＳＦＥＴＰ１２のゲート
電極には第１の電圧−Ｅ１の入力信号ＩＮ１が供給さ
れ、Ｐチャネル型ＭＯＳＦＥＴＰ１２はオンする。Ａ点
の電位は接地電圧ＧＮＤとなり、Ｎチャネル型ＭＯＳＦ
ＥＴＮ１３のゲート電極に接地電圧ＧＮＤの信号が供給
され、Ｎチャネル型ＭＯＳＦＥＴＮ１３がオンする。こ
れにより、Ｂ点の電位が第２の電圧−Ｅ２となる。この
第２の電圧−Ｅ２を受けて、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１２はオフし、Ａ点の電位は接地電圧ＧＮＤになる。
電極には第１の電圧−Ｅ１の入力信号ＩＮ１が供給さ
れ、Ｐチャネル型ＭＯＳＦＥＴＰ１２はオンする。Ａ点
の電位は接地電圧ＧＮＤとなり、Ｎチャネル型ＭＯＳＦ
ＥＴＮ１３のゲート電極に接地電圧ＧＮＤの信号が供給
され、Ｎチャネル型ＭＯＳＦＥＴＮ１３がオンする。こ
れにより、Ｂ点の電位が第２の電圧−Ｅ２となる。この
第２の電圧−Ｅ２を受けて、Ｎチャネル型ＭＯＳＦＥＴ
Ｎ１２はオフし、Ａ点の電位は接地電圧ＧＮＤになる。
【００６２】よって、−Ｅ２系フリップフロップ回路２
からの出力信号は接地電圧ＧＮＤなので、Ｐチャネル型
ＭＯＳＦＥＴＰ１４がオフし、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１４がオンする。この時、すでにＰチャネル型ＭＯ
ＳＦＥＴＰ１５、Ｎチャネル型ＭＯＳＦＥＴＮ１５のゲ
ート電極には、接地電圧ＧＮＤの反転信号ＩＮ１￣が供
給され、Ｐチャネル型ＭＯＳＦＥＴＰ１５はオフし、Ｎ
チャネル型ＭＯＳＦＥＴＮ１５はオンしている。これよ
り、出力信号ＯＵＴ２は、第２の電圧−Ｅ２になる。
からの出力信号は接地電圧ＧＮＤなので、Ｐチャネル型
ＭＯＳＦＥＴＰ１４がオフし、Ｎチャネル型ＭＯＳＦＥ
ＴＮ１４がオンする。この時、すでにＰチャネル型ＭＯ
ＳＦＥＴＰ１５、Ｎチャネル型ＭＯＳＦＥＴＮ１５のゲ
ート電極には、接地電圧ＧＮＤの反転信号ＩＮ１￣が供
給され、Ｐチャネル型ＭＯＳＦＥＴＰ１５はオフし、Ｎ
チャネル型ＭＯＳＦＥＴＮ１５はオンしている。これよ
り、出力信号ＯＵＴ２は、第２の電圧−Ｅ２になる。
【００６３】即ち、従来のインターフェース回路の場合
と異なり、変化がＡ点の電位より早い反転信号ＩＮ１￣
がゲート入力されるＰチャネル型ＭＯＳＦＥＴＰ１５が
オフする為、−Ｅ２系反転回路３ａのＭＯＳＦＥＴ全て
が同時にオンとなる期間がなくなる。よって、これより
図３（１）の（ｆ）に示すように、−Ｅ２系反転回路３
ａに貫通電流は発生しない。
と異なり、変化がＡ点の電位より早い反転信号ＩＮ１￣
がゲート入力されるＰチャネル型ＭＯＳＦＥＴＰ１５が
オフする為、−Ｅ２系反転回路３ａのＭＯＳＦＥＴ全て
が同時にオンとなる期間がなくなる。よって、これより
図３（１）の（ｆ）に示すように、−Ｅ２系反転回路３
ａに貫通電流は発生しない。
【００６４】次に、図３（２）に示すように、入力信号
ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化す
る場合、図２のインターフェース回路は図１４（図１４
の（２）の（ｆ）を除く）に示す従来のインターフェー
ス回路の動作と同様に動作する。
ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化す
る場合、図２のインターフェース回路は図１４（図１４
の（２）の（ｆ）を除く）に示す従来のインターフェー
ス回路の動作と同様に動作する。
【００６５】まず、入力信号ＩＮ１が第１の電圧−Ｅ１
の状態では、図３（２）の（ｂ）〜（ｅ）に示すよう
に、反転信号ＩＮ１￣は接地電圧ＧＮＤ、Ａ点の電位は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ２は第２の電圧−Ｅ２となっている。
の状態では、図３（２）の（ｂ）〜（ｅ）に示すよう
に、反転信号ＩＮ１￣は接地電圧ＧＮＤ、Ａ点の電位は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ２は第２の電圧−Ｅ２となっている。
【００６６】この状態で、入力信号ＩＮ１が接地電圧Ｇ
ＮＤに変化すると、反転信号ＩＮ１￣は第１の電圧−Ｅ
１に変化する。これより、Ｎチャネル型ＭＯＳＦＥＴＮ
１５が低抵抗のオンから高抵抗のオンとなる。又、Ａ，
Ｂは従来例、図１４と同様な動作をする。
ＮＤに変化すると、反転信号ＩＮ１￣は第１の電圧−Ｅ
１に変化する。これより、Ｎチャネル型ＭＯＳＦＥＴＮ
１５が低抵抗のオンから高抵抗のオンとなる。又、Ａ，
Ｂは従来例、図１４と同様な動作をする。
【００６７】よって、Ａ点の電位が第２の電圧−Ｅ２若
しくはそれに近いレベルになるとＮチャネル型ＭＯＳＦ
ＥＴＮ１４がオフ、Ｐチャネル型ＭＯＳＦＥＴＰ１４が
オンする。この時Ｐチャネル型ＭＯＳＦＥＴＰ１５もオ
ンの為、出力信号ＯＵＴ２の電位は接地電圧ＧＮＤとな
る。
しくはそれに近いレベルになるとＮチャネル型ＭＯＳＦ
ＥＴＮ１４がオフ、Ｐチャネル型ＭＯＳＦＥＴＰ１４が
オンする。この時Ｐチャネル型ＭＯＳＦＥＴＰ１５もオ
ンの為、出力信号ＯＵＴ２の電位は接地電圧ＧＮＤとな
る。
【００６８】この時のＮチャネル型ＭＯＳＦＥＴＮ１５
の動作に着目すると、反転信号ＩＮ１￣が接地電圧ＧＮ
Ｄの時、そのゲートバイアスは｜（−Ｅ２）−ＧＮＤ｜
の高電位となっているが、反転信号ＩＮ１￣が第１の電
圧−Ｅ１の時、ゲートバイアスは｜（−Ｅ２）−（−Ｅ
１）｜となり、その増幅率ｇｍは小さくなる。
の動作に着目すると、反転信号ＩＮ１￣が接地電圧ＧＮ
Ｄの時、そのゲートバイアスは｜（−Ｅ２）−ＧＮＤ｜
の高電位となっているが、反転信号ＩＮ１￣が第１の電
圧−Ｅ１の時、ゲートバイアスは｜（−Ｅ２）−（−Ｅ
１）｜となり、その増幅率ｇｍは小さくなる。
【００６９】即ち、−Ｅ２系ロジック回路３ａ内のＭＯ
ＳＦＥＴ全てが同時にオンとなる期間があるものの、電
位の変化がＡ点より早い反転信号ＩＮ１￣がゲート入力
されるＮチャネル型ＭＯＳＦＥＴＮ１５のゲート電位が
接地電圧ＧＮＤから第１の電圧−Ｅ１に変化することに
よりオン抵抗が増大する為、−Ｅ２系反転回路３ａの貫
通電流は図３（２）の（ｆ）に示すように低減する。
ＳＦＥＴ全てが同時にオンとなる期間があるものの、電
位の変化がＡ点より早い反転信号ＩＮ１￣がゲート入力
されるＮチャネル型ＭＯＳＦＥＴＮ１５のゲート電位が
接地電圧ＧＮＤから第１の電圧−Ｅ１に変化することに
よりオン抵抗が増大する為、−Ｅ２系反転回路３ａの貫
通電流は図３（２）の（ｆ）に示すように低減する。
【００７０】次に、図４を参照して第２実施例に係るイ
ンターフェース回路について説明する。図４のインター
フェース回路は、図２のインターフェース回路と以下の
点が異なる構成になっている。即ち、図４の−Ｅ２系反
転回路３ｂはＰチャネル型ＭＯＳＦＥＴＰ１５，Ｐ１
４、Ｎチャネル型ＭＯＳＦＥＴＮ１４から構成されてお
り、反転信号ＩＮ１￣をゲート入力とするＮチャネル型
ＭＯＳＦＥＴＮ１５を図２のインターフェース回路から
削除したものである。尚、他の部分に関しては、図２の
インターフェース回路と同様であるので、同一符号を付
すことにより説明を省略する。
ンターフェース回路について説明する。図４のインター
フェース回路は、図２のインターフェース回路と以下の
点が異なる構成になっている。即ち、図４の−Ｅ２系反
転回路３ｂはＰチャネル型ＭＯＳＦＥＴＰ１５，Ｐ１
４、Ｎチャネル型ＭＯＳＦＥＴＮ１４から構成されてお
り、反転信号ＩＮ１￣をゲート入力とするＮチャネル型
ＭＯＳＦＥＴＮ１５を図２のインターフェース回路から
削除したものである。尚、他の部分に関しては、図２の
インターフェース回路と同様であるので、同一符号を付
すことにより説明を省略する。
【００７１】図４のインターフェース回路は、入力信号
ＩＮ１の電位が接地電圧ＧＮＤから第１の電圧−Ｅ１に
変化する場合、図３（１）に示すように動作する。ま
た、入力信号ＩＮ１の電位が第１の電圧−Ｅ１から接地
電圧ＧＮＤに変化する場合は図１４（２）に示すように
動作する。
ＩＮ１の電位が接地電圧ＧＮＤから第１の電圧−Ｅ１に
変化する場合、図３（１）に示すように動作する。ま
た、入力信号ＩＮ１の電位が第１の電圧−Ｅ１から接地
電圧ＧＮＤに変化する場合は図１４（２）に示すように
動作する。
【００７２】尚、図３（１）の説明で述べたように、入
力信号ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に
変化する場合、−Ｅ２系反転回路３ｂにおいて貫通電流
は発生しない。
力信号ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に
変化する場合、−Ｅ２系反転回路３ｂにおいて貫通電流
は発生しない。
【００７３】次に、図５を参照して第３実施例に係るイ
ンターフェース回路について説明する。図５のインター
フェース回路は、図２のインターフェース回路と以下の
点が異なる構成になっている。即ち、図５のインターフ
ェース回路の−Ｅ２系反転回路３ｃは、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４，Ｎチャネル型ＭＯＳＦＥＴＮ１４，
Ｎ１５から構成されており、反転信号ＩＮ１￣をゲート
入力とするＰチャネル型ＭＯＳＦＥＴＰ１５を図２のイ
ンターフェース回路の−Ｅ２系反転回路３ａから削除し
たものである。尚、他の部分に関しては、図２に示すイ
ンターフェース回路と同様であるので、同一符号を付す
ことにより説明を省略する。
ンターフェース回路について説明する。図５のインター
フェース回路は、図２のインターフェース回路と以下の
点が異なる構成になっている。即ち、図５のインターフ
ェース回路の−Ｅ２系反転回路３ｃは、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１４，Ｎチャネル型ＭＯＳＦＥＴＮ１４，
Ｎ１５から構成されており、反転信号ＩＮ１￣をゲート
入力とするＰチャネル型ＭＯＳＦＥＴＰ１５を図２のイ
ンターフェース回路の−Ｅ２系反転回路３ａから削除し
たものである。尚、他の部分に関しては、図２に示すイ
ンターフェース回路と同様であるので、同一符号を付す
ことにより説明を省略する。
【００７４】図５のインターフェース回路は、入力信号
ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化す
る場合、図１４（１）に示すように動作し、また入力信
号ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化
する場合、図３（２）に示すように動作する。尚、図５
のインターフェース回路は、図３（２）の説明で述べた
ように、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電
圧ＧＮＤに変化する場合に発生する貫通電流を従来のイ
ンターフェース回路に比べ低減できる。
ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化す
る場合、図１４（１）に示すように動作し、また入力信
号ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化
する場合、図３（２）に示すように動作する。尚、図５
のインターフェース回路は、図３（２）の説明で述べた
ように、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電
圧ＧＮＤに変化する場合に発生する貫通電流を従来のイ
ンターフェース回路に比べ低減できる。
【００７５】次に、図６〜図１０を参照して第４〜第６
実施例に係るインターフェース回路について説明する。
図６は、第４〜第６実施例の概念図である。図７、図
９、図１０は、それぞれ第４〜６実施例に係るインター
フェース回路を示しており、図１３の従来の第２のイン
ターフェース回路に対応するものである。
実施例に係るインターフェース回路について説明する。
図６は、第４〜第６実施例の概念図である。図７、図
９、図１０は、それぞれ第４〜６実施例に係るインター
フェース回路を示しており、図１３の従来の第２のイン
ターフェース回路に対応するものである。
【００７６】図６のインターフェース回路は、図１のイ
ンターフェース回路と以下の２点が異なる。第１に、図
１のインターフェース回路では−Ｅ１系ロジック回路１
ａの出力を−Ｅ１系反転回路１、−Ｅ２系フリップフロ
ップ回路２に供給しているが、図６のインターフェース
回路では−Ｅ１系ロジック回路１ａの出力信号を−Ｅ１
系反転回路１、−Ｅ２系フリップフロップ回路４、−Ｅ
２系反転回路３に供給している。
ンターフェース回路と以下の２点が異なる。第１に、図
１のインターフェース回路では−Ｅ１系ロジック回路１
ａの出力を−Ｅ１系反転回路１、−Ｅ２系フリップフロ
ップ回路２に供給しているが、図６のインターフェース
回路では−Ｅ１系ロジック回路１ａの出力信号を−Ｅ１
系反転回路１、−Ｅ２系フリップフロップ回路４、−Ｅ
２系反転回路３に供給している。
【００７７】第２に、図１のインターフェース回路で
は、−Ｅ１系反転回路１の出力信号を−Ｅ２系フリップ
フロップ回路２と−Ｅ２系反転回路３に供給している
が、図６のインターフェース回路では−Ｅ１系反転回路
１の出力信号ＩＮ￣を−Ｅ２系フリップフロップ回路４
にのみ供給している。尚、他の部分に関しては、図１の
インターフェース回路と同様であるので、同一符号を付
すことにより説明を省略する。
は、−Ｅ１系反転回路１の出力信号を−Ｅ２系フリップ
フロップ回路２と−Ｅ２系反転回路３に供給している
が、図６のインターフェース回路では−Ｅ１系反転回路
１の出力信号ＩＮ￣を−Ｅ２系フリップフロップ回路４
にのみ供給している。尚、他の部分に関しては、図１の
インターフェース回路と同様であるので、同一符号を付
すことにより説明を省略する。
【００７８】尚、図１のインターフェース回路において
−Ｅ２系フリップフロップ回路２から−Ｅ２系ロジック
回路３に直接供給される出力信号は入力信号ＩＮと逆相
であるが、図６のインターフェース回路では、入力信号
ＩＮと同相の信号が供給されている。
−Ｅ２系フリップフロップ回路２から−Ｅ２系ロジック
回路３に直接供給される出力信号は入力信号ＩＮと逆相
であるが、図６のインターフェース回路では、入力信号
ＩＮと同相の信号が供給されている。
【００７９】次に、図７を参照してこの発明の第４実施
例に係るインターフェース回路について説明する。図７
のインターフェース回路は、図２のインターフェース回
路と以下の２点が異なる。
例に係るインターフェース回路について説明する。図７
のインターフェース回路は、図２のインターフェース回
路と以下の２点が異なる。
【００８０】第１に、図２のインターフェース回路では
反転信号ＩＮ１￣をＰチャネル型ＭＯＳＦＥＴＰ１５、
Ｎチャネル型ＭＯＳＦＥＴＮ１５のゲート入力としてい
るが、図７のインターフェース回路では信号ＩＮ１をＰ
チャネル型ＭＯＳＦＥＴＰ１５、Ｎチャネル型ＭＯＳＦ
ＥＴＮ１５のゲート入力としている。
反転信号ＩＮ１￣をＰチャネル型ＭＯＳＦＥＴＰ１５、
Ｎチャネル型ＭＯＳＦＥＴＮ１５のゲート入力としてい
るが、図７のインターフェース回路では信号ＩＮ１をＰ
チャネル型ＭＯＳＦＥＴＰ１５、Ｎチャネル型ＭＯＳＦ
ＥＴＮ１５のゲート入力としている。
【００８１】第２に、図２のインターフェース回路では
Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の他端とＮチ
ャネル型ＭＯＳＦＥＴＮ１２の電流路の一端の接続点か
らの出力信号を−Ｅ２系フリップフロップ回路２の出力
信号としているが、図７のインターフェース回路ではＰ
チャネル型ＭＯＳＦＥＴＰ１３の電流路の他端とＮチャ
ネル型ＭＯＳＦＥＴＮ１３の電流路の一端の接続点から
の出力信号を−Ｅ２系フリップフロップ回路４の出力信
号としている。尚、図７のインターフェース回路の他の
部分は、前述の図２のインターフェース回路と同様であ
るので、同一符号を付すことにより説明を省略する。
Ｐチャネル型ＭＯＳＦＥＴＰ１２の電流路の他端とＮチ
ャネル型ＭＯＳＦＥＴＮ１２の電流路の一端の接続点か
らの出力信号を−Ｅ２系フリップフロップ回路２の出力
信号としているが、図７のインターフェース回路ではＰ
チャネル型ＭＯＳＦＥＴＰ１３の電流路の他端とＮチャ
ネル型ＭＯＳＦＥＴＮ１３の電流路の一端の接続点から
の出力信号を−Ｅ２系フリップフロップ回路４の出力信
号としている。尚、図７のインターフェース回路の他の
部分は、前述の図２のインターフェース回路と同様であ
るので、同一符号を付すことにより説明を省略する。
【００８２】次に、図８のタイミングチャートを参照し
てこの発明の第４実施例に係るインターフェース回路の
動作を説明する。図８（１）に示すように、入力信号Ｉ
Ｎ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化する
場合について考える。尚、反転信号ＩＮ１￣、Ａ点、Ｂ
点の電位は従来のインターフェース回路と同様に図１４
（１）に示すように変化する。
てこの発明の第４実施例に係るインターフェース回路の
動作を説明する。図８（１）に示すように、入力信号Ｉ
Ｎ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化する
場合について考える。尚、反転信号ＩＮ１￣、Ａ点、Ｂ
点の電位は従来のインターフェース回路と同様に図１４
（１）に示すように変化する。
【００８３】まず、入力信号ＩＮ１が接地電圧ＧＮＤの
時、Ｐチャネル型ＭＯＳＦＥＴＰ１２はオフ、反転信号
ＩＮ１￣は第１の電圧−Ｅ１（図８（１）の（ｂ））、
Ｐチャネル型ＭＯＳＦＥＴＰ１３はオン、Ｂ点の電位は
接地電圧ＧＮＤ、Ａ点の電位は第２の電圧−Ｅ２、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１４はオフ、Ｎチャネル型ＭＯ
ＳＦＥＴＮ１４はオン、Ｐチャネル型ＭＯＳＦＥＴＰ１
５はオフ、Ｎチャネル型ＭＯＳＦＥＴＮ１５はオンして
いる。よって、−Ｅ２系ロジック回路３ａの出力信号Ｏ
ＵＴ２の電位は、図８（１）の（ｅ）に示すように第２
の電圧−Ｅ２である。
時、Ｐチャネル型ＭＯＳＦＥＴＰ１２はオフ、反転信号
ＩＮ１￣は第１の電圧−Ｅ１（図８（１）の（ｂ））、
Ｐチャネル型ＭＯＳＦＥＴＰ１３はオン、Ｂ点の電位は
接地電圧ＧＮＤ、Ａ点の電位は第２の電圧−Ｅ２、Ｐチ
ャネル型ＭＯＳＦＥＴＰ１４はオフ、Ｎチャネル型ＭＯ
ＳＦＥＴＮ１４はオン、Ｐチャネル型ＭＯＳＦＥＴＰ１
５はオフ、Ｎチャネル型ＭＯＳＦＥＴＮ１５はオンして
いる。よって、−Ｅ２系ロジック回路３ａの出力信号Ｏ
ＵＴ２の電位は、図８（１）の（ｅ）に示すように第２
の電圧−Ｅ２である。
【００８４】次に、図８（１）に示すように入力信号Ｉ
Ｎ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化する
と、Ｐチャネル型ＭＯＳＦＥＴＰ１５がオンし、Ｎチャ
ネル型ＭＯＳＦＥＴＮ１５は高抵抗のオンとなる。この
時、Ａ，Ｂ点は図１４に示す従来回路と同様な動作をす
る。Ｂ点の電位が第２の電圧−Ｅ２若しくはそれに近い
レベルになると、Ｎチャネル型ＭＯＳＦＥＴＮ１４がオ
フし、Ｐチャネル型ＭＯＳＦＥＴＰ１４がオンする。
Ｎ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変化する
と、Ｐチャネル型ＭＯＳＦＥＴＰ１５がオンし、Ｎチャ
ネル型ＭＯＳＦＥＴＮ１５は高抵抗のオンとなる。この
時、Ａ，Ｂ点は図１４に示す従来回路と同様な動作をす
る。Ｂ点の電位が第２の電圧−Ｅ２若しくはそれに近い
レベルになると、Ｎチャネル型ＭＯＳＦＥＴＮ１４がオ
フし、Ｐチャネル型ＭＯＳＦＥＴＰ１４がオンする。
【００８５】この時、第１の電圧−Ｅ１の入力信号ＩＮ
１を受けて、Ｐチャネル型ＭＯＳＦＥＴＰ１５がオンし
ている為、図８（１）の（ｅ）に示すように出力信号Ｏ
ＵＴ２の電位は接地電圧ＧＮＤとなる。
１を受けて、Ｐチャネル型ＭＯＳＦＥＴＰ１５がオンし
ている為、図８（１）の（ｅ）に示すように出力信号Ｏ
ＵＴ２の電位は接地電圧ＧＮＤとなる。
【００８６】この結果、図８（１）の（ｆ）に示すよう
に図７の−Ｅ２系ロジック回路３ａのＭＯＳＦＥＴ全て
が同時にオンとなる期間が発生し、貫通電流が発生す
る。しかし、電位の変化がＢ点より早い入力信号ＩＮ１
をゲート入力とするＮチャネル型ＭＯＳＦＥＴＮ１５の
ゲート電位が、接地電位ＧＮＤから第１の電圧−Ｅ１に
変化することによりオン抵抗が増大する為、−Ｅ２系ロ
ジック回路３ａに流れる貫通電流は図８（１）の（ｆ）
に示すように従来に比べ低減する。
に図７の−Ｅ２系ロジック回路３ａのＭＯＳＦＥＴ全て
が同時にオンとなる期間が発生し、貫通電流が発生す
る。しかし、電位の変化がＢ点より早い入力信号ＩＮ１
をゲート入力とするＮチャネル型ＭＯＳＦＥＴＮ１５の
ゲート電位が、接地電位ＧＮＤから第１の電圧−Ｅ１に
変化することによりオン抵抗が増大する為、−Ｅ２系ロ
ジック回路３ａに流れる貫通電流は図８（１）の（ｆ）
に示すように従来に比べ低減する。
【００８７】次に、図８（２）に示すように、入力信号
ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化す
る場合、図７のインターフェース回路は、図１４（２）
のタイミングチャートに従って（図１４の（２）の
（ｆ）を除いて）、図１３のインターフェース回路と同
様の動作を行なう。
ＩＮ１が第１の電圧−Ｅ１から接地電圧ＧＮＤに変化す
る場合、図７のインターフェース回路は、図１４（２）
のタイミングチャートに従って（図１４の（２）の
（ｆ）を除いて）、図１３のインターフェース回路と同
様の動作を行なう。
【００８８】まず、入力信号ＩＮ１が第１の電圧−Ｅ１
の状態では、図８（２）の（ｂ）〜（ｅ）に示すよう
に、Ａ点の電位は接地電圧ＧＮＤ、反転信号ＩＮ１￣は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ２の電位は接地電圧ＧＮＤである。
の状態では、図８（２）の（ｂ）〜（ｅ）に示すよう
に、Ａ点の電位は接地電圧ＧＮＤ、反転信号ＩＮ１￣は
接地電圧ＧＮＤ、Ｂ点の電位は第２の電圧−Ｅ２、出力
信号ＯＵＴ２の電位は接地電圧ＧＮＤである。
【００８９】この状態で、入力信号ＩＮ１が接地電圧Ｇ
ＮＤに変化すると、Ｎチャネル型ＭＯＳＦＥＴＮ１５は
高抵抗のオンから低抵抗のオンとなり、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１５はオフする。
ＮＤに変化すると、Ｎチャネル型ＭＯＳＦＥＴＮ１５は
高抵抗のオンから低抵抗のオンとなり、Ｐチャネル型Ｍ
ＯＳＦＥＴＰ１５はオフする。
【００９０】この時、Ａ，Ｂは図１４に示す従来例の回
路と同様に動作する。Ｂ点の電位が接地電圧ＧＮＤ若し
くはそれに近い値となると、Ｐチャネル型ＭＯＳＦＥＴ
Ｐ１４がオフ、Ｎチャネル型ＭＯＳＦＥＴＮ１４がオン
する。この時、Ｎチャネル型ＭＯＳＦＥＴＮ１５もオン
の為、出力信号ＯＵＴ２の電位も第２の電圧−Ｅ２とな
る。
路と同様に動作する。Ｂ点の電位が接地電圧ＧＮＤ若し
くはそれに近い値となると、Ｐチャネル型ＭＯＳＦＥＴ
Ｐ１４がオフ、Ｎチャネル型ＭＯＳＦＥＴＮ１４がオン
する。この時、Ｎチャネル型ＭＯＳＦＥＴＮ１５もオン
の為、出力信号ＯＵＴ２の電位も第２の電圧−Ｅ２とな
る。
【００９１】即ち、図７のインターフェース回路が図８
（２）に示すように動作する場合、Ｂ点の電位より変化
が早い入力信号ＩＮ１をゲート入力とするＰチャネル型
ＭＯＳＦＥＴＰ１５がオフする。これより、−Ｅ２系ロ
ジック回路３ａ内のＭＯＳＦＥＴ全てが同時にオンとな
る期間がなくなり、図８（２）の（ｆ）に示すように−
Ｅ２系ロジック回路３ａにおける貫通電流は無くなる。
（２）に示すように動作する場合、Ｂ点の電位より変化
が早い入力信号ＩＮ１をゲート入力とするＰチャネル型
ＭＯＳＦＥＴＰ１５がオフする。これより、−Ｅ２系ロ
ジック回路３ａ内のＭＯＳＦＥＴ全てが同時にオンとな
る期間がなくなり、図８（２）の（ｆ）に示すように−
Ｅ２系ロジック回路３ａにおける貫通電流は無くなる。
【００９２】次に、図９に示す第５実施例に係るインタ
ーフェース回路について説明する。図９のインターフェ
ース回路は図７のインターフェース回路と以下の点が異
なる構成になっている。即ち、図９のインターフェース
回路は、信号ＩＮ１をゲート入力とするＰチャネル型Ｍ
ＯＳＦＥＴＰ１５を図７の−Ｅ２系ロジック回路３ａか
ら削除したものである。尚、他の部分に関しては、図７
のインターフェース回路と同様の構成であるので、同一
符号を付すことにより説明を省略する。
ーフェース回路について説明する。図９のインターフェ
ース回路は図７のインターフェース回路と以下の点が異
なる構成になっている。即ち、図９のインターフェース
回路は、信号ＩＮ１をゲート入力とするＰチャネル型Ｍ
ＯＳＦＥＴＰ１５を図７の−Ｅ２系ロジック回路３ａか
ら削除したものである。尚、他の部分に関しては、図７
のインターフェース回路と同様の構成であるので、同一
符号を付すことにより説明を省略する。
【００９３】図９に示すインターフェース回路は、入力
信号ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変
化する場合（図１４（１））と同様に貫通電流を生じる
が、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電圧Ｇ
ＮＤに変化する場合、図８（１）に示すような貫通電流
しか生じず、貫通電流が従来例に比べ低減する。
信号ＩＮ１が接地電圧ＧＮＤから第１の電圧−Ｅ１に変
化する場合（図１４（１））と同様に貫通電流を生じる
が、入力信号ＩＮ１が第１の電圧−Ｅ１から接地電圧Ｇ
ＮＤに変化する場合、図８（１）に示すような貫通電流
しか生じず、貫通電流が従来例に比べ低減する。
【００９４】次に、図１０を参照して第６実施例に係る
インターフェース回路について説明する。図１０のイン
ターフェース回路は、図７のインターフェース回路と以
下の点が異なる構成になっている。即ち、図１０の−Ｅ
２系反転回路３ｂは、信号ＩＮ１をゲート入力とするＮ
チャネル型ＭＯＳＦＥＴＮ１５を図７の−Ｅ２系反転回
路３ａから削除したものである。尚、他の部分に関して
は、図７に示すインターフェース回路と同様であり、同
一符号を付して説明を省略する。
インターフェース回路について説明する。図１０のイン
ターフェース回路は、図７のインターフェース回路と以
下の点が異なる構成になっている。即ち、図１０の−Ｅ
２系反転回路３ｂは、信号ＩＮ１をゲート入力とするＮ
チャネル型ＭＯＳＦＥＴＮ１５を図７の−Ｅ２系反転回
路３ａから削除したものである。尚、他の部分に関して
は、図７に示すインターフェース回路と同様であり、同
一符号を付して説明を省略する。
【００９５】上記構成の図１０のインターフェース回路
は、図７に示すインターフェース回路と同様に動作し、
図８（２）と同様に入力信号ＩＮ１が第１の電圧−Ｅ１
から接地電圧ＧＮＤに変化する場合の貫通電流が無くな
る。上記実施例のインターフェース回路によれば、−Ｅ
２系ロジック回路のレベル出力には支障をきたさず、回
路動作を安定させることができる。
は、図７に示すインターフェース回路と同様に動作し、
図８（２）と同様に入力信号ＩＮ１が第１の電圧−Ｅ１
から接地電圧ＧＮＤに変化する場合の貫通電流が無くな
る。上記実施例のインターフェース回路によれば、−Ｅ
２系ロジック回路のレベル出力には支障をきたさず、回
路動作を安定させることができる。
【００９６】
【発明の効果】この発明は、高電位系電源フリップフロ
ップ回路の出力である高電位信号を供給するよりも早
く、第２の反転回路に第１の反転回路の出力である反転
信号を供給することにより、第２の反転回路内の貫通電
流を低減できる。
ップ回路の出力である高電位信号を供給するよりも早
く、第２の反転回路に第１の反転回路の出力である反転
信号を供給することにより、第２の反転回路内の貫通電
流を低減できる。
【００９７】また、この発明は、高電位系電源フリップ
フロップ回路の出力である高電位信号を供給するよりも
早く、第２の反転回路に低電位信号を供給することによ
り、第２の反転回路内の貫通電流を低減できる。
フロップ回路の出力である高電位信号を供給するよりも
早く、第２の反転回路に低電位信号を供給することによ
り、第２の反転回路内の貫通電流を低減できる。
【図１】図２，４，５に示すインターフェース回路の概
略図。
略図。
【図２】この発明の第１実施例に係るインターフェース
回路を示す図。
回路を示す図。
【図３】図２，図４，図５に示すインターフェース回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図４】この発明の第２実施例に係るインターフェース
回路を示す図。
回路を示す図。
【図５】この発明の第３実施例に係るインターフェース
回路を示す図。
回路を示す図。
【図６】図７、図９、図１０に示すインターフェース回
路の概念図。
路の概念図。
【図７】この発明の第４実施例に係るインターフェース
回路を示す図。
回路を示す図。
【図８】図７、図９、図１０に示すインターフェース回
路の動作を示すタイミングチャート。
路の動作を示すタイミングチャート。
【図９】この発明の第５実施例に係るインターフェース
回路を示す図。
回路を示す図。
【図１０】この発明の第６実施例に係るインターフェー
ス回路を示す図。
ス回路を示す図。
【図１１】従来のインターフェース回路の概念図。
【図１２】従来の第１のインターフェース回路を示す
図。
図。
【図１３】従来の第２のインターフェース回路を示す
図。
図。
【図１４】図１２，１３に示す従来のインターフェース
回路の動作を示すタイミングチャート。
回路の動作を示すタイミングチャート。
１ａ…−Ｅ１系ロジック回路、１…−Ｅ１系反転回路、
２，４…−Ｅ２系フリップフロップ回路（レベルシフタ
回路）、３，３ａ，３ｂ，３ｃ…−Ｅ２系反転回路、５
…−Ｅ２系ロジック回路、Ｐ１１〜Ｐ１５…Ｐチャネル
型ＭＯＳＦＥＴ、Ｎ１１〜Ｎ１５…Ｎチャネル型ＭＯＳ
ＦＥＴ、−Ｅ１…第１の電圧（第１の電源電圧）、−Ｅ
２…第２の電圧（第２の電源電圧）、ＩＮ１…入力信
号、ＩＮ１￣…ＩＮ１の反転信号、ＯＵＴ２…出力信
号。
２，４…−Ｅ２系フリップフロップ回路（レベルシフタ
回路）、３，３ａ，３ｂ，３ｃ…−Ｅ２系反転回路、５
…−Ｅ２系ロジック回路、Ｐ１１〜Ｐ１５…Ｐチャネル
型ＭＯＳＦＥＴ、Ｎ１１〜Ｎ１５…Ｎチャネル型ＭＯＳ
ＦＥＴ、−Ｅ１…第１の電圧（第１の電源電圧）、−Ｅ
２…第２の電圧（第２の電源電圧）、ＩＮ１…入力信
号、ＩＮ１￣…ＩＮ１の反転信号、ＯＵＴ２…出力信
号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清野 孝徳 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 吉田 博史 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (8)
- 【請求項１】 低電位信号を出力する出力回路と、 低電位電源と接地電位間に接続され、 入力端に前記低電
位信号を受けて、この入力信号を低電位反転出力する第
１の反転回路と、高電位電源と前記接地電位間に接続され、 前記低電位信
号とその反転信号を入力信号とし、かつ、出力信号が前
記低電位信号と逆相で高電位信号となるような高電位系
電源フリップフロップ回路と、前記高電位電源と前記接地電位間に直列に接続され、第
１の導電型の第１のトランジスタと、第２の導電型の第
１のトランジスタと、いずれかの導電型の少なくとも１
つの第２のトランジスタから構成され、前記いずれかの
導電型の第２のトランジスタのゲートに前記第１の反転
回路が出力する前記低電位反転信号が供給され、前記第
１及び第２の導電型の第１のトランジスタのゲートに前
記フリップフロップ回路の出力信号が供給され、前記第
１の導電型の第１のトランジスタと前記第２の導電型の
第１のトランジスタとの接続点である出力端子から、 前
記フリップフロップ回路の出力信号と逆相の高電位信号
を出力する第２の反転回路とを具備することを特徴とす
るインターフェース回路。 - 【請求項２】 前記第１の導電型の第１のトランジスタ
は前記出力端子と前記接地電位間に接続され、前記第２
の導電型の第１のトランジスタと前記第２の導電型の第
２のトランジスタは前記出力端子と前記高電位電源間に
直列に接続されていることを特徴とする請求項１記載の
インターフェース回路。 - 【請求項３】 前記第１の導電型の第１のトランジスタ
と前記第１の導電型の第２のトランジスタは前記出力端
子と前記接地電位間に直列に接続され、前記第２の導電
型の第１のトランジスタは前記出力端子と前記高電位電
源間に直列に接続されていることを特徴とする請求項１
記載のインターフェース回路。 - 【請求項４】 前記第１の導電型の第１のトランジスタ
と前記第１の導電型の第２のトランジスタは前記出力端
子と前記接地電位間に直列に接続され、前記第２の導電
型の第１のトランジスタと前記第２の導電型の第２のト
ランジスタは前記出力端子と前記高電位電源間に直列に
接続されていることを特徴とする請求 項１記載のインタ
ーフェース回路。 - 【請求項５】 低電位信号を出力する出力回路と、 低電位電源と接地電位間に接続され、入力端に前記低電
位信号を受けて、この入力信号を低電位反転出力する第
１の反転回路と、 高電位電源と前記接地電位間に接続され、前記低電位信
号とその反転信号を入力信号とし、かつ、出力信号が前
記低電位信号と同相で高電位信号となるような高電位系
電源フリップフロップ回路と、 前記高電位電源と前記接地電位間に直列に接続され、第
１の導電型の第１のトランジスタと、第２の導電型の第
１のトランジスタと、いずれかの導電型の少なくとも１
つの第２のトランジスタから構成され、前記いずれかの
導電型の第２のトランジスタのゲートに前記低電位信号
が供給され、前記第１及び第２の導電型の第１のトラン
ジスタのゲートに前記フリップフロップ回路の出力信号
が供給され、前記第１の導電型の第１のトランジスタと
前記第２の導電型の第１のトランジスタとの接続点であ
る出力端子から、前記フリップフロップ回路の出力信号
と逆相の高電位信号を出力する第２の反転回路とを具備
することを特徴とするインターフェース回路。 - 【請求項６】 前記第１の導電型の第１のトランジスタ
は前記出力端子と前記接地電位間に接続され、前記第２
の導電型の第１のトランジスタと前記第２の導電型の第
２のトランジスタは前記出力端子と前記高電位電源間に
直列に接続されていることを特徴とする請求項５記載の
インターフェース回路。 - 【請求項７】 前記第１の導電型の第１のトランジスタ
と前記第１の導電型の第２のトランジスタは前記出力端
子と前記接地電位間に直列に接続され、前記第２の導電
型の第１のトランジスタは前記出力端子と前記高電位電
源間に接続されていることを特徴とする請求項５記載の
インターフェース回路。 - 【請求項８】 前記第１の導電型の第１のトランジスタ
と前記第１の導電型の第２のトランジスタは前記出力端
子と前記接地電位間に直列に接続され、前記第２の導電
型の第１のトランジスタと前記第２の導電型の第２のト
ランジスタは前記出力端子と前記高電位電源間に直列に
接続されていることを特徴とする請求項５記載のインタ
ーフェース回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04288929A JP3080793B2 (ja) | 1992-10-27 | 1992-10-27 | インターフェース回路 |
| KR1019930022156A KR940010532A (ko) | 1992-10-27 | 1993-10-25 | 인터페이스회로 |
| US08/141,544 US5406142A (en) | 1992-10-27 | 1993-10-27 | Level shifting low to high supply voltage interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04288929A JP3080793B2 (ja) | 1992-10-27 | 1992-10-27 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140915A JPH06140915A (ja) | 1994-05-20 |
| JP3080793B2 true JP3080793B2 (ja) | 2000-08-28 |
Family
ID=17736638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04288929A Expired - Fee Related JP3080793B2 (ja) | 1992-10-27 | 1992-10-27 | インターフェース回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5406142A (ja) |
| JP (1) | JP3080793B2 (ja) |
| KR (1) | KR940010532A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896043A (en) * | 1989-02-10 | 1999-04-20 | Fuji Electric Co., Ltd. | Level shift circuit |
| JP3205185B2 (ja) * | 1994-08-16 | 2001-09-04 | 株式会社 沖マイクロデザイン | レベル変換回路 |
| US5818280A (en) * | 1995-12-11 | 1998-10-06 | International Business Machines Corporation | Method and apparatus with preconditioning for shifting the voltage level of a signal |
| JP3055515B2 (ja) * | 1997-12-24 | 2000-06-26 | 日本電気株式会社 | 電圧変換バッファ回路 |
| US6020762A (en) * | 1998-06-26 | 2000-02-01 | Micron Technology, Inc. | Digital voltage translator and its method of operation |
| US6300796B1 (en) | 1999-02-19 | 2001-10-09 | Zilog, Inc. | High voltage PMOS level shifter |
| US20030001628A1 (en) * | 2001-06-29 | 2003-01-02 | Intel Corporation | Voltage-level converter |
| KR100454093B1 (ko) * | 2002-02-25 | 2004-10-26 | 광주과학기술원 | 전기탈이온 장치용 이온교환섬유 |
| US7053659B2 (en) * | 2004-04-06 | 2006-05-30 | International Business Machines Corporation | CMOS high speed level shifting differential receiver |
| KR20060106106A (ko) * | 2005-04-06 | 2006-10-12 | 삼성전자주식회사 | 고속 레벨 쉬프터 |
| US20100134146A1 (en) * | 2008-12-03 | 2010-06-03 | Micron Technology, Inc. | Voltage level translator and method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897567A (en) * | 1988-10-13 | 1990-01-30 | Harris Corporation | Fast level translator circuit |
| US4998028A (en) * | 1990-01-26 | 1991-03-05 | International Business Machines Corp. | High speed CMOS logic device for providing ECL compatible logic levels |
| JP2982196B2 (ja) * | 1990-02-06 | 1999-11-22 | 日本電気株式会社 | 異電源インターフェース回路 |
| US5136190A (en) * | 1991-08-07 | 1992-08-04 | Micron Technology, Inc. | CMOS voltage level translator circuit |
| US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
-
1992
- 1992-10-27 JP JP04288929A patent/JP3080793B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-25 KR KR1019930022156A patent/KR940010532A/ko not_active Application Discontinuation
- 1993-10-27 US US08/141,544 patent/US5406142A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5406142A (en) | 1995-04-11 |
| JPH06140915A (ja) | 1994-05-20 |
| KR940010532A (ko) | 1994-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4752703A (en) | Current source polarity switching circuit | |
| EP0231062A1 (en) | Level conversion circuit | |
| JP3080793B2 (ja) | インターフェース回路 | |
| US5214317A (en) | CMOS to ECL translator with incorporated latch | |
| JP3003625B2 (ja) | Ｃｍｌｃｍｏｓ変換回路 | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| EP0606766A1 (en) | Logic amplifier | |
| JPH08335881A (ja) | 相補型電流源回路 | |
| JP3407928B2 (ja) | スイッチング可能な電流源回路 | |
| JPS5928723A (ja) | アナログスイツチ回路 | |
| CN113206648A (zh) | 放大器电路、对应的比较器装置和方法 | |
| JP2570050B2 (ja) | ディジタル回路 | |
| JPH06268452A (ja) | レベル変換回路 | |
| JP2754673B2 (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JP3653718B2 (ja) | 電流出力装置 | |
| JP2000165227A (ja) | 論理出力回路 | |
| JPH08115136A (ja) | 電流源回路および電圧源回路 | |
| JPH0347012B2 (ja) | ||
| JP2504079B2 (ja) | 電圧検出回路 | |
| EP0483125A2 (en) | Current-source | |
| JPS60257624A (ja) | 相補型ゲ−ト回路 | |
| JPH0353810B2 (ja) | ||
| JPH05152929A (ja) | Ｃｍｏｓ型入力回路 | |
| JPS58162126A (ja) | 集積回路装置の出力バツフア回路 | |
| JPH0323712A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000606 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |