JP3653718B2 - 電流出力装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電流出力装置に関し、特に、カレントミラー回路を用いた電流出力装置に関する。
【0002】
【従来の技術】
電子回路においては、例えば、定電圧源などから出力される電圧を基準とし、これを定数倍したり、または、複数の定電圧源から出力される電圧を適宜加算することにより、所望の出力を生成する方法が用いられる場合がある。
【0003】
また、定電圧源の代わりに、例えば、定電流源などから出力される電流を基準とし、これを定数倍したり、または、複数の定電流源から出力される電流を適宜加算するすることにより、所望の出力を生成する方法も用いられている。
【0004】
図4は、後者の方法において多用されているカレントミラー回路を用いた定電流源の構成例を示す回路図である。
【0005】
この図に示すように、従来の定電流源は、P型のMOS−FET(Metal Oxide Semiconductor Field Effect Transistor)1乃至3と、N型のMOS−FET4乃至7により構成されている。
【0006】
MOS−FET1のソース(S)は、電源VddとMOS−FET4のゲート(G)に接続されており、ドレイン(D)は、MOS−FET1,2のゲートとMOS−FET4のドレインに接続されている。
【0007】
MOS−FET4のソースは、MOS−FET5のドレインとゲートの双方に接続されている。また、MOS−FET5のソースは接地されている。
【0008】
なお、MOS−FET1乃至3により構成される回路はバイアス回路であり、後段の回路(出力回路)に対して所定のバイアス電圧を供給するようになされている。
【0009】
MOS−FET2,3のソースは、電源Vddに接続されており、また、ゲートは、MOS−FET1のゲートにそれぞれ接続されている。MOS−FET2のドレインは、出力端子8に接続されており、所定の電流が出力されるようになされている。MOS−FET3のドレインも同様に、出力端子10に接続されている。
【0010】
MOS−FET6,7のゲートは、MOS−FET5のゲートにそれぞれ接続されており、また、ソースは双方とも接地されている。MOS−FET6のドレインは出力端子9に接続されており、更に、MOS−FET7のドレインは、出力端子11に接続されている。
【0011】
次に、以上の従来例の動作について説明する。
【0012】
図4に示す従来例の回路に電源が投入されると、電源電圧Vddは、所定の割合で分圧されてMOS−FET1,4,5のドレインとソース間にそれぞれ印加される。MOS−FET1のドレインとゲートは接続されているので、ゲートとソース間およびドレインとソース間の電圧は等しくなる。従って、ソースとドレイン間に印加されている電圧、即ち、ソースとゲート間に印加されている電圧に応じて、ソースからドレイン方向に所定の電流が流れることになる。
【0013】
MOS−FET5も同様に、ドレインとソース間(ドレインとゲート間)に印加されている電圧に対応した電流がドレインからソース方向に流れることになる。
【0014】
MOS−FET4は、ゲートが電源Vddに接続されており、また、ソースがMOS−FET5のドレインに接続されているので、電源電圧VddからMOS−FET5のドレインとソース間の電圧を引いた電圧値に応じた電流がドレインからソース方向に流れることになる。
【0015】
ところで、MOS−FETのゲートの入力抵抗は非常に大きいので、MOS−FET1,5のドレインからゲート方向への電流は殆ど流れない。その結果、MOS−FET1,4,5のドレインからソース方向(または、ソースからドレイン方向)へ流れる電流は全て等しくI0となる。従って、MOS−FET1,4,5は、電流I0とゲートとソース間の電圧とがバランスするように、それぞれのドレインとソース間に印加される電圧が確定されることになる。
【0016】
MOS−FET1のゲートは、MOS−FET2,3のゲートにそれぞれ接続されているので、MOS−FET1乃至3のゲートとソース間の電圧は全て等しくなる。また、MOS−FET5のゲートは、MOS−FET6,7のゲートにそれぞれ接続されているので、MOS−FET5乃至7のゲートとソース間の電圧も全て等しくなる。ところで、MOS−FET1乃至3の物理特性はほぼ等しく、また、MOS−FET5乃至7も同様とされているので、出力端子8,9の間に流れる電流と、出力端子10,11の間に流れる電流とは、バイアス回路であるMOS−FET1,4,5を流れる電流I0と等しくなる。このようにしてバイアス回路を流れる電流と同一の大きさの電流を適宜生成することが可能となる。
【0017】
【発明が解決しようとする課題】
ところで、以上のような従来例では、MOS−FET1,4,5からなるバイアス回路にブリード電流I0が常に流れることになり、Vdd×I0の電力が常に消費される。
【0018】
そこで、消費電力を低減するために、MOS−FET1,4,5のチャネル幅Wを狭めて、流れる電流I0を小さくする方法が考えられる。しかしながら、チャネル幅Wを狭めると、加工精度の関係から、個々のMOS−FETのばらつきが大きくなり、その結果、出力端子から出力される出力電流にも大きなばらつきを生じることになるという課題があった。
【0019】
本発明は、以上のような状況に鑑みてなされたものであり、電流出力回路の出力電流のばらつきを増大することなく、消費電力を削減することを可能とするものである。
【0020】
【課題を解決するための手段】
請求項1に記載の電流出力装置は、MOS-FET である第1の素子により構成されるバイアス回路と MOS-FET である第2の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置であって、バイアス回路を流れる電流を断続する第1のスイッチと、第1の素子のゲート端子とドレイン端子との間の接続を断続する第2のスイッチとを備えることを特徴とする。
【0022】
請求項1に記載の電流出力装置においては、MOS-FET である第1の素子により構成されるバイアス回路と MOS-FET である第2の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置において、バイアス回路を流れる電流を第1のスイッチが断続し、第1の素子のゲート端子とドレイン端子との間の接続を第2のスイッチが断続する。
【0024】
【発明の実施の形態】
図1は、本発明の実施の形態の構成例を示す回路図である。この図において、図4と対応する部分には同一の符号を付してあるので、その説明は適宜省略する。
【0025】
この図においては、図4の場合に比較して、MOS−FET1,5(保持手段、供給手段)のゲートとソース間にそれぞれスイッチ20,21(検出手段)が新たに付加されており、駆動信号φ2によってその接続が断続される。また、MOS−FET4(断続手段)は、駆動信号φ1によって駆動され、電流IXを断続するようになされている。なお、その他の構成は、図4に示す場合と同様である。
【0026】
次に、以上の実施の形態の動作を図2のタイミングチャートを参照して説明する。
【0027】
いま、スイッチ20,21がともに接続状態とされ(図2(B)に示すφ2が“H”の状態とされ)、また、MOS−FET4が導通状態とされる(図2(A)に示すφ1が“H”(=Vdd)の状態とされる)と、この実施の形態の回路は、図4に示す回路と同様の接続状態となる。その結果、前述の場合と同様に、MOS−FET1,4,5のソースとドレイン間には所定の電圧がそれぞれ分圧され、図2(E)に示すように、所定の電流I0がバイアス回路を流れることになる。その結果、出力端子8,9および出力端子10,11の間にも、同様の電流I0が流れることになる。
【0028】
そして、図2(B)に示すように、φ2が“L”の状態とされると、スイッチ20,21が開放された状態となる。
【0029】
ところで、MOS−FET1,5のゲートとソースの間には、比較的大きな容量(ゲート−ソース間容量:以下、CGSと記述する)が存在し、また、前述のように、ゲートの入力抵抗は非常に大きいので、スイッチ20,21が開放されると、CGSに蓄積されている電荷はそのまま保持されることになる。従って、スイッチ20,21が接続されている場合にMOS−FET1,5のゲートとソース間に印加されている電圧は、スイッチ20,21が開放された後も保持(ホールド)されることになる。
【0030】
次に、図2(A)に示すφ1が“L”の状態にされると、MOS−FET4が開放された状態となり、その結果、図2(E)に示すように、バイアス回路を流れる電流IXは0となる。
【0031】
しかしながら、前述のように、MOS−FET1,5のゲートとソースの間には、CGSに蓄積されている電荷により所定の電圧が保持されているので、MOS−FET2,3およびMOS−FET6,7には、スイッチ20,21が接続され、また、MOS−FET4が導通状態となっている場合(図4に示す回路と同様の場合)と等しい電圧が印加されている。従って、スイッチ20,21が開放され、また、MOS−FET4が開放状態とされた後にも、出力端子8,9の間と出力端子10,11の間にはそれぞれI0の電流が流れ続けることになる。
【0032】
続いて、図2(A)に示すφ1が再度“H”の状態にされると、そのときMOS−FET1,4のCGSには所定の電圧がほぼそのまま保持されているので、図2(E)に示すように、バイアス回路には電流I0が流れることになる。また、MOS−FET1のドレイン電位VP1は、図2(C)に示すように、MOS−FET4が開放状態である場合は電源電圧Vddと等しくなり、一方、MOS−FET4が導通状態である場合には、MOS−FET1のゲート電位VP2と等しくなる。MOS−FET5も同様であり、MOS−FET4が開放状態である場合には、そのドレイン電位Vn1は接地電位となり、MOS−FET4が導通状態である場合には、Vn1はMOS−FET5のゲート電位Vn2と等しくなる。
【0033】
次に、図2(B)に示すφ2が“H”の状態とされると、スイッチ20,21は接続された状態となる。このとき、Vp1とVp2、および、Vn1とVn2は、ほぼ同電位であるので、スイッチ20,21が接続されても、Vp2とVn2の電位は殆ど変化しない。即ち、MOS−FET1,5のゲート電位はスイッチ20,21の開閉によって変化しないので、出力端子8,9の間と出力端子10,11の間に流れる電流はスイッチ20,21の開閉の影響を受けない。なお、スイッチ20,21が接続された状態とされると、MOS−FET1,5のそれぞれのゲートとソース間の電位差に応じてCGSが再度チャージされることになる。
【0034】
続いて、スイッチ20,21が開放された状態とされると、MOS−FET1,5のそれぞれのCGSに印加されている電圧が保持(ホールド)されることになる。その結果、MOS−FET2,3およびMOS−FET6,7のそれぞれのゲートとソース間には、CGSに保持されている所定の電位差が印加されるので、出力端子8,9の間と、出力端子10,11の間には所定の電流が流れ続ける。
【0035】
そして、図2(A)に示すφ1が“L”の状態とされると、バイアス回路を流れる電流IXは0となるが、MOS−FET1,5のゲートとソース間には所定の電圧が保持されているので、出力端子8,9の間と出力端子10,11の間には前述の場合と同様に所定の電流がそれぞれ流れ続けることになる。
【0036】
以上のような動作は、周期τp毎に繰り返される。従って、MOS−FET1,5のそれぞれのゲートとソース間の電圧は、周期τp毎に更新されることになる。
【0037】
以上のような実施の形態によれば、MOS−FET4が導通状態とされている期間τqの間だけバイアス回路に電流が流れることになるので、バイアス回路の消費電力をτq/τpに減少させることが可能となる。なお、τq/τpの設定値としては、例えば、1/1000程度を用いることが可能である。
【0038】
次に、本発明の第2の実施の形態の構成例について説明する。
【0039】
図3は、本発明の第2の実施の形態の構成例を示す回路図である。この図において、図1と対応する部分には同一の符号を付してあるのでその説明は省略する。
【0040】
この実施の形態では、図1の場合と比較して、スイッチ20,21が、それぞれ、MOS−FET30,31(検出手段)とMOS−FET32,33(検出手段)に置換されている。なお、その他の構成は、図1における場合と同様である。
【0041】
MOS−FET30,33は、N型の素子であり、また、MOS−FET31,32は、P型の素子である。また、MOS−FET30,33は、図2(B)に示すφ2によって駆動されており、一方、MOS−FET31,32は、図2(B)に示すφ2を反転した信号φ2’により駆動されている。
【0042】
MOS−FET30,31の双方のソースは、MOS−FET1乃至3の各ゲートに接続されており、また、ドレインは、MOS−FET1,4の双方のドレインに接続されている。
【0043】
MOS−FET32,33の双方のソースは、MOS−FET5乃至7の各ゲートに接続されており、また、ドレインは、MOS−FET4,5の双方のドレインに接続されている。
【0044】
次に、以上に示す第2の実施の形態の動作について簡単に説明する。
【0045】
前述のように、MOS−FETのゲートとソースの間には、比較的大きな容量CGSが存在している。従って、図1に示す実施の形態のスイッチ20,21を単一のMOS−FETにより構成した場合、後述するように、駆動信号φ2がMOS−FET1,5のそれぞれのゲート電位に影響を与えることになる。
【0046】
例えば、φ2が“H”から“L”の状態に変化したとすると、MOS−FET30のゲートとソース間の電位差は、(Vp2−VH)からVp2に増加する。ここで、VHは、φ2が“H”の状態である場合の電圧を示している。すると、CGSに蓄えられている余剰な電荷は、MOS−FET1乃至3のそれぞれのCGSに流入することになり、その結果、MOS−FET1乃至3のゲート電位が変動することになる。
【0047】
しかしながら、図3の実施の形態に示すように、N型とP型のMOS−FET30,31およびMOS−FET32,33を並列に接続し、駆動信号φ2と逆相の駆動信号φ2’により駆動することにより、以上のような不具合の発生を回避することができる。
【0048】
即ち、MOS−FET30では、前述のように、φ2が“H”から“L”の状態に変化すると、ゲートとソース間の電圧は、(Vp2−VH)からVp2に増加することになるが、MOS−FET31では、逆相の駆動信号φ2’により駆動されているため、φ2が“H”から“L”の状態に変化する場合には、φ2’は“L”から“H”に変化することになる。その結果、MOS−FET31のCGSに印加される電圧は、Vp2から(Vp2−VH)に減少することになる。ところで、MOS−FET30,31は、同一のチャネル幅を有するように設定されているので、それぞれのCGSはほぼ等しい。従って、MOS−FET30の余剰な電荷が、MOS−FET31で吸収されることになり、駆動信号の影響によりMOS−FET1,2のゲート電位が変化を防止することが可能となる。
【0049】
なお、以上のような実施の形態は、例えば、IEEE1394の物理層チップ、D/A変換回路、メモリセンスアンプ、および、電流モードデータ転送回路などに適用可能である。
【0050】
【発明の効果】
請求項1に記載の電流出力装置によれば、バイアス回路に電流が流れている場合に、バイアス回路から出力回路へ供給されているバイアス電圧を検出し、検出されたバイアス電圧を保持し、保持されているバイアス電圧を出力回路に供給するようにしたので、バイアス回路には所定の周期毎にパルス状の電流が流れることになり、バイアス回路において消費される電力を削減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態の構成例を示す回路図である。
【図2】図1に示す回路の主要部分の信号の時間的変化を説明する信号図である。
【図3】本発明の第2の実施の形態の構成例を示す回路図である。
【図4】従来の電流出力回路の構成例を示す回路図である。
【符号の説明】
1,5 MOS−FET(保持手段、供給手段), 4 MOS−FET(断続手段), 20,21 スイッチ(検出手段), 30乃至33 MOS−FET(検出手段)
Claims (4)
- MOS-FET である第1の素子により構成されるバイアス回路と MOS-FET である第2の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置において、
前記バイアス回路を流れる電流を断続する第1のスイッチと、
前記第1の素子のゲート端子とドレイン端子との間の接続を断続する第2のスイッチと
を備えることを特徴とする電流出力装置。 - 前記第2のスイッチは、 P 型の第1の MOS-FET と N 型の第2の MOS-FET とが並列に接続されて構成される
ことを特徴とする請求項1に記載の電流出力装置。 - 前記バイアス回路は、前記第1の素子としての一対の第1の MOS-FET と第2の MOS-FET を備え、前記第1の MOS-FET と前記第2の MOS-FET とは、前記第1のスイッチを介して、所定の電圧が印可される電源端子と基準電位を与える基準電位端子との間に縦続接続され、
前記出力回路は、前記第2の素子としての一対の第3の MOS-FET と第4の MOS-FET を備え、前記第3の MOS-FET と前記第4の MOS-FET とは、外部に電流を出力する第1の出力端子を介して、前記電源端子と前記基準電位端子との間に縦続接続される
ことを特徴とする請求項1に記載の電流出力装置。 - 前記出力回路は、前記第2の素子としての一対の前記第3の MOS-FET と前記第4の MOS-FET および一対の第5の MOS-FET と第6の MOS-FET を備え、前記第5の MOS-FET と前記第6の MOS-FET とは、外部に電流を出力する第2の出力端子を介して、前記電源端子と前記基準電位端子との間に縦続接続される
ことを特徴とする請求項3に記載の電流出力装置。
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---|---|---|---|
JP14142797A JP3653718B2 (ja) | 1997-05-30 | 1997-05-30 | 電流出力装置 |
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JPH10333762A JPH10333762A (ja) | 1998-12-18 |
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JP14142797A Expired - Fee Related JP3653718B2 (ja) | 1997-05-30 | 1997-05-30 | 電流出力装置 |
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JP (1) | JP3653718B2 (ja) |
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1997
- 1997-05-30 JP JP14142797A patent/JP3653718B2/ja not_active Expired - Fee Related
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