JP3653718B2 - 電流出力装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流出力装置に関し、特に、カレントミラー回路を用いた電流出力装置に関する。
【０００２】
【従来の技術】
電子回路においては、例えば、定電圧源などから出力される電圧を基準とし、これを定数倍したり、または、複数の定電圧源から出力される電圧を適宜加算することにより、所望の出力を生成する方法が用いられる場合がある。
【０００３】
また、定電圧源の代わりに、例えば、定電流源などから出力される電流を基準とし、これを定数倍したり、または、複数の定電流源から出力される電流を適宜加算するすることにより、所望の出力を生成する方法も用いられている。
【０００４】
図４は、後者の方法において多用されているカレントミラー回路を用いた定電流源の構成例を示す回路図である。
【０００５】
この図に示すように、従来の定電流源は、Ｐ型のＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１乃至３と、Ｎ型のＭＯＳ−ＦＥＴ４乃至７により構成されている。
【０００６】
ＭＯＳ−ＦＥＴ１のソース（Ｓ）は、電源ＶｄｄとＭＯＳ−ＦＥＴ４のゲート（Ｇ）に接続されており、ドレイン（Ｄ）は、ＭＯＳ−ＦＥＴ１，２のゲートとＭＯＳ−ＦＥＴ４のドレインに接続されている。
【０００７】
ＭＯＳ−ＦＥＴ４のソースは、ＭＯＳ−ＦＥＴ５のドレインとゲートの双方に接続されている。また、ＭＯＳ−ＦＥＴ５のソースは接地されている。
【０００８】
なお、ＭＯＳ−ＦＥＴ１乃至３により構成される回路はバイアス回路であり、後段の回路（出力回路）に対して所定のバイアス電圧を供給するようになされている。
【０００９】
ＭＯＳ−ＦＥＴ２，３のソースは、電源Ｖｄｄに接続されており、また、ゲートは、ＭＯＳ−ＦＥＴ１のゲートにそれぞれ接続されている。ＭＯＳ−ＦＥＴ２のドレインは、出力端子８に接続されており、所定の電流が出力されるようになされている。ＭＯＳ−ＦＥＴ３のドレインも同様に、出力端子１０に接続されている。
【００１０】
ＭＯＳ−ＦＥＴ６，７のゲートは、ＭＯＳ−ＦＥＴ５のゲートにそれぞれ接続されており、また、ソースは双方とも接地されている。ＭＯＳ−ＦＥＴ６のドレインは出力端子９に接続されており、更に、ＭＯＳ−ＦＥＴ７のドレインは、出力端子１１に接続されている。
【００１１】
次に、以上の従来例の動作について説明する。
【００１２】
図４に示す従来例の回路に電源が投入されると、電源電圧Ｖｄｄは、所定の割合で分圧されてＭＯＳ−ＦＥＴ１，４，５のドレインとソース間にそれぞれ印加される。ＭＯＳ−ＦＥＴ１のドレインとゲートは接続されているので、ゲートとソース間およびドレインとソース間の電圧は等しくなる。従って、ソースとドレイン間に印加されている電圧、即ち、ソースとゲート間に印加されている電圧に応じて、ソースからドレイン方向に所定の電流が流れることになる。
【００１３】
ＭＯＳ−ＦＥＴ５も同様に、ドレインとソース間（ドレインとゲート間）に印加されている電圧に対応した電流がドレインからソース方向に流れることになる。
【００１４】
ＭＯＳ−ＦＥＴ４は、ゲートが電源Ｖｄｄに接続されており、また、ソースがＭＯＳ−ＦＥＴ５のドレインに接続されているので、電源電圧ＶｄｄからＭＯＳ−ＦＥＴ５のドレインとソース間の電圧を引いた電圧値に応じた電流がドレインからソース方向に流れることになる。
【００１５】
ところで、ＭＯＳ−ＦＥＴのゲートの入力抵抗は非常に大きいので、ＭＯＳ−ＦＥＴ１，５のドレインからゲート方向への電流は殆ど流れない。その結果、ＭＯＳ−ＦＥＴ１，４，５のドレインからソース方向（または、ソースからドレイン方向）へ流れる電流は全て等しくＩ0となる。従って、ＭＯＳ−ＦＥＴ１，４，５は、電流Ｉ0とゲートとソース間の電圧とがバランスするように、それぞれのドレインとソース間に印加される電圧が確定されることになる。
【００１６】
ＭＯＳ−ＦＥＴ１のゲートは、ＭＯＳ−ＦＥＴ２，３のゲートにそれぞれ接続されているので、ＭＯＳ−ＦＥＴ１乃至３のゲートとソース間の電圧は全て等しくなる。また、ＭＯＳ−ＦＥＴ５のゲートは、ＭＯＳ−ＦＥＴ６，７のゲートにそれぞれ接続されているので、ＭＯＳ−ＦＥＴ５乃至７のゲートとソース間の電圧も全て等しくなる。ところで、ＭＯＳ−ＦＥＴ１乃至３の物理特性はほぼ等しく、また、ＭＯＳ−ＦＥＴ５乃至７も同様とされているので、出力端子８，９の間に流れる電流と、出力端子１０，１１の間に流れる電流とは、バイアス回路であるＭＯＳ−ＦＥＴ１，４，５を流れる電流Ｉ0と等しくなる。このようにしてバイアス回路を流れる電流と同一の大きさの電流を適宜生成することが可能となる。
【００１７】
【発明が解決しようとする課題】
ところで、以上のような従来例では、ＭＯＳ−ＦＥＴ１，４，５からなるバイアス回路にブリード電流Ｉ0が常に流れることになり、Ｖｄｄ×Ｉ0の電力が常に消費される。
【００１８】
そこで、消費電力を低減するために、ＭＯＳ−ＦＥＴ１，４，５のチャネル幅Ｗを狭めて、流れる電流Ｉ0を小さくする方法が考えられる。しかしながら、チャネル幅Ｗを狭めると、加工精度の関係から、個々のＭＯＳ−ＦＥＴのばらつきが大きくなり、その結果、出力端子から出力される出力電流にも大きなばらつきを生じることになるという課題があった。
【００１９】
本発明は、以上のような状況に鑑みてなされたものであり、電流出力回路の出力電流のばらつきを増大することなく、消費電力を削減することを可能とするものである。
【００２０】
【課題を解決するための手段】
請求項１に記載の電流出力装置は、MOS-FET である第１の素子により構成されるバイアス回路と MOS-FET である第２の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置であって、バイアス回路を流れる電流を断続する第１のスイッチと、第１の素子のゲート端子とドレイン端子との間の接続を断続する第２のスイッチとを備えることを特徴とする。
【００２２】
請求項１に記載の電流出力装置においては、MOS-FET である第１の素子により構成されるバイアス回路と MOS-FET である第２の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置において、バイアス回路を流れる電流を第１のスイッチが断続し、第１の素子のゲート端子とドレイン端子との間の接続を第２のスイッチが断続する。
【００２４】
【発明の実施の形態】
図１は、本発明の実施の形態の構成例を示す回路図である。この図において、図４と対応する部分には同一の符号を付してあるので、その説明は適宜省略する。
【００２５】
この図においては、図４の場合に比較して、ＭＯＳ−ＦＥＴ１，５（保持手段、供給手段）のゲートとソース間にそれぞれスイッチ２０，２１（検出手段）が新たに付加されており、駆動信号φ２によってその接続が断続される。また、ＭＯＳ−ＦＥＴ４（断続手段）は、駆動信号φ１によって駆動され、電流ＩXを断続するようになされている。なお、その他の構成は、図４に示す場合と同様である。
【００２６】
次に、以上の実施の形態の動作を図２のタイミングチャートを参照して説明する。
【００２７】
いま、スイッチ２０，２１がともに接続状態とされ（図２（Ｂ）に示すφ２が“Ｈ”の状態とされ）、また、ＭＯＳ−ＦＥＴ４が導通状態とされる（図２（Ａ）に示すφ１が“Ｈ”（＝Ｖｄｄ）の状態とされる）と、この実施の形態の回路は、図４に示す回路と同様の接続状態となる。その結果、前述の場合と同様に、ＭＯＳ−ＦＥＴ１，４，５のソースとドレイン間には所定の電圧がそれぞれ分圧され、図２（Ｅ）に示すように、所定の電流Ｉ0がバイアス回路を流れることになる。その結果、出力端子８，９および出力端子１０，１１の間にも、同様の電流Ｉ0が流れることになる。
【００２８】
そして、図２（Ｂ）に示すように、φ２が“Ｌ”の状態とされると、スイッチ２０，２１が開放された状態となる。
【００２９】
ところで、ＭＯＳ−ＦＥＴ１，５のゲートとソースの間には、比較的大きな容量（ゲート−ソース間容量：以下、ＣGSと記述する）が存在し、また、前述のように、ゲートの入力抵抗は非常に大きいので、スイッチ２０，２１が開放されると、ＣGSに蓄積されている電荷はそのまま保持されることになる。従って、スイッチ２０，２１が接続されている場合にＭＯＳ−ＦＥＴ１，５のゲートとソース間に印加されている電圧は、スイッチ２０，２１が開放された後も保持（ホールド）されることになる。
【００３０】
次に、図２（Ａ）に示すφ１が“Ｌ”の状態にされると、ＭＯＳ−ＦＥＴ４が開放された状態となり、その結果、図２（Ｅ）に示すように、バイアス回路を流れる電流ＩXは０となる。
【００３１】
しかしながら、前述のように、ＭＯＳ−ＦＥＴ１，５のゲートとソースの間には、ＣGSに蓄積されている電荷により所定の電圧が保持されているので、ＭＯＳ−ＦＥＴ２，３およびＭＯＳ−ＦＥＴ６，７には、スイッチ２０，２１が接続され、また、ＭＯＳ−ＦＥＴ４が導通状態となっている場合（図４に示す回路と同様の場合）と等しい電圧が印加されている。従って、スイッチ２０，２１が開放され、また、ＭＯＳ−ＦＥＴ４が開放状態とされた後にも、出力端子８，９の間と出力端子１０，１１の間にはそれぞれＩ0の電流が流れ続けることになる。
【００３２】
続いて、図２（Ａ）に示すφ１が再度“Ｈ”の状態にされると、そのときＭＯＳ−ＦＥＴ１，４のＣGSには所定の電圧がほぼそのまま保持されているので、図２（Ｅ）に示すように、バイアス回路には電流Ｉ0が流れることになる。また、ＭＯＳ−ＦＥＴ１のドレイン電位ＶP1は、図２（Ｃ）に示すように、ＭＯＳ−ＦＥＴ４が開放状態である場合は電源電圧Ｖｄｄと等しくなり、一方、ＭＯＳ−ＦＥＴ４が導通状態である場合には、ＭＯＳ−ＦＥＴ１のゲート電位ＶP2と等しくなる。ＭＯＳ−ＦＥＴ５も同様であり、ＭＯＳ−ＦＥＴ４が開放状態である場合には、そのドレイン電位Ｖn1は接地電位となり、ＭＯＳ−ＦＥＴ４が導通状態である場合には、Ｖn1はＭＯＳ−ＦＥＴ５のゲート電位Ｖn2と等しくなる。
【００３３】
次に、図２（Ｂ）に示すφ２が“Ｈ”の状態とされると、スイッチ２０，２１は接続された状態となる。このとき、Ｖp1とＶp2、および、Ｖn1とＶn2は、ほぼ同電位であるので、スイッチ２０，２１が接続されても、Ｖp2とＶn2の電位は殆ど変化しない。即ち、ＭＯＳ−ＦＥＴ１，５のゲート電位はスイッチ２０，２１の開閉によって変化しないので、出力端子８，９の間と出力端子１０，１１の間に流れる電流はスイッチ２０，２１の開閉の影響を受けない。なお、スイッチ２０，２１が接続された状態とされると、ＭＯＳ−ＦＥＴ１，５のそれぞれのゲートとソース間の電位差に応じてＣGSが再度チャージされることになる。
【００３４】
続いて、スイッチ２０，２１が開放された状態とされると、ＭＯＳ−ＦＥＴ１，５のそれぞれのＣGSに印加されている電圧が保持（ホールド）されることになる。その結果、ＭＯＳ−ＦＥＴ２，３およびＭＯＳ−ＦＥＴ６，７のそれぞれのゲートとソース間には、ＣGSに保持されている所定の電位差が印加されるので、出力端子８，９の間と、出力端子１０，１１の間には所定の電流が流れ続ける。
【００３５】
そして、図２（Ａ）に示すφ１が“Ｌ”の状態とされると、バイアス回路を流れる電流ＩXは０となるが、ＭＯＳ−ＦＥＴ１，５のゲートとソース間には所定の電圧が保持されているので、出力端子８，９の間と出力端子１０，１１の間には前述の場合と同様に所定の電流がそれぞれ流れ続けることになる。
【００３６】
以上のような動作は、周期τp毎に繰り返される。従って、ＭＯＳ−ＦＥＴ１，５のそれぞれのゲートとソース間の電圧は、周期τp毎に更新されることになる。
【００３７】
以上のような実施の形態によれば、ＭＯＳ−ＦＥＴ４が導通状態とされている期間τqの間だけバイアス回路に電流が流れることになるので、バイアス回路の消費電力をτq／τpに減少させることが可能となる。なお、τq／τpの設定値としては、例えば、１／１０００程度を用いることが可能である。
【００３８】
次に、本発明の第２の実施の形態の構成例について説明する。
【００３９】
図３は、本発明の第２の実施の形態の構成例を示す回路図である。この図において、図１と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００４０】
この実施の形態では、図１の場合と比較して、スイッチ２０，２１が、それぞれ、ＭＯＳ−ＦＥＴ３０，３１（検出手段）とＭＯＳ−ＦＥＴ３２，３３（検出手段）に置換されている。なお、その他の構成は、図１における場合と同様である。
【００４１】
ＭＯＳ−ＦＥＴ３０，３３は、Ｎ型の素子であり、また、ＭＯＳ−ＦＥＴ３１，３２は、Ｐ型の素子である。また、ＭＯＳ−ＦＥＴ３０，３３は、図２（Ｂ）に示すφ２によって駆動されており、一方、ＭＯＳ−ＦＥＴ３１，３２は、図２（Ｂ）に示すφ２を反転した信号φ２’により駆動されている。
【００４２】
ＭＯＳ−ＦＥＴ３０，３１の双方のソースは、ＭＯＳ−ＦＥＴ１乃至３の各ゲートに接続されており、また、ドレインは、ＭＯＳ−ＦＥＴ１，４の双方のドレインに接続されている。
【００４３】
ＭＯＳ−ＦＥＴ３２，３３の双方のソースは、ＭＯＳ−ＦＥＴ５乃至７の各ゲートに接続されており、また、ドレインは、ＭＯＳ−ＦＥＴ４，５の双方のドレインに接続されている。
【００４４】
次に、以上に示す第２の実施の形態の動作について簡単に説明する。
【００４５】
前述のように、ＭＯＳ−ＦＥＴのゲートとソースの間には、比較的大きな容量ＣGSが存在している。従って、図１に示す実施の形態のスイッチ２０，２１を単一のＭＯＳ−ＦＥＴにより構成した場合、後述するように、駆動信号φ２がＭＯＳ−ＦＥＴ１，５のそれぞれのゲート電位に影響を与えることになる。
【００４６】
例えば、φ２が“Ｈ”から“Ｌ”の状態に変化したとすると、ＭＯＳ−ＦＥＴ３０のゲートとソース間の電位差は、（Ｖp2−ＶH）からＶp2に増加する。ここで、ＶHは、φ２が“Ｈ”の状態である場合の電圧を示している。すると、ＣGSに蓄えられている余剰な電荷は、ＭＯＳ−ＦＥＴ１乃至３のそれぞれのＣGSに流入することになり、その結果、ＭＯＳ−ＦＥＴ１乃至３のゲート電位が変動することになる。
【００４７】
しかしながら、図３の実施の形態に示すように、Ｎ型とＰ型のＭＯＳ−ＦＥＴ３０，３１およびＭＯＳ−ＦＥＴ３２，３３を並列に接続し、駆動信号φ２と逆相の駆動信号φ２’により駆動することにより、以上のような不具合の発生を回避することができる。
【００４８】
即ち、ＭＯＳ−ＦＥＴ３０では、前述のように、φ２が“Ｈ”から“Ｌ”の状態に変化すると、ゲートとソース間の電圧は、（Ｖp2−ＶH）からＶp2に増加することになるが、ＭＯＳ−ＦＥＴ３１では、逆相の駆動信号φ２’により駆動されているため、φ２が“Ｈ”から“Ｌ”の状態に変化する場合には、φ２’は“Ｌ”から“Ｈ”に変化することになる。その結果、ＭＯＳ−ＦＥＴ３１のＣGSに印加される電圧は、Ｖp2から（Ｖp2−ＶH）に減少することになる。ところで、ＭＯＳ−ＦＥＴ３０，３１は、同一のチャネル幅を有するように設定されているので、それぞれのＣGSはほぼ等しい。従って、ＭＯＳ−ＦＥＴ３０の余剰な電荷が、ＭＯＳ−ＦＥＴ３１で吸収されることになり、駆動信号の影響によりＭＯＳ−ＦＥＴ１，２のゲート電位が変化を防止することが可能となる。
【００４９】
なお、以上のような実施の形態は、例えば、ＩＥＥＥ１３９４の物理層チップ、Ｄ／Ａ変換回路、メモリセンスアンプ、および、電流モードデータ転送回路などに適用可能である。
【００５０】
【発明の効果】
請求項１に記載の電流出力装置によれば、バイアス回路に電流が流れている場合に、バイアス回路から出力回路へ供給されているバイアス電圧を検出し、検出されたバイアス電圧を保持し、保持されているバイアス電圧を出力回路に供給するようにしたので、バイアス回路には所定の周期毎にパルス状の電流が流れることになり、バイアス回路において消費される電力を削減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示す回路図である。
【図２】図１に示す回路の主要部分の信号の時間的変化を説明する信号図である。
【図３】本発明の第２の実施の形態の構成例を示す回路図である。
【図４】従来の電流出力回路の構成例を示す回路図である。
【符号の説明】
１，５ ＭＯＳ−ＦＥＴ（保持手段、供給手段）， ４ ＭＯＳ−ＦＥＴ（断続手段）， ２０，２１ スイッチ（検出手段）， ３０乃至３３ ＭＯＳ−ＦＥＴ（検出手段）
【発明の属する技術分野】
本発明は、電流出力装置に関し、特に、カレントミラー回路を用いた電流出力装置に関する。
【０００２】
【従来の技術】
電子回路においては、例えば、定電圧源などから出力される電圧を基準とし、これを定数倍したり、または、複数の定電圧源から出力される電圧を適宜加算することにより、所望の出力を生成する方法が用いられる場合がある。
【０００３】
また、定電圧源の代わりに、例えば、定電流源などから出力される電流を基準とし、これを定数倍したり、または、複数の定電流源から出力される電流を適宜加算するすることにより、所望の出力を生成する方法も用いられている。
【０００４】
図４は、後者の方法において多用されているカレントミラー回路を用いた定電流源の構成例を示す回路図である。
【０００５】
この図に示すように、従来の定電流源は、Ｐ型のＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１乃至３と、Ｎ型のＭＯＳ−ＦＥＴ４乃至７により構成されている。
【０００６】
ＭＯＳ−ＦＥＴ１のソース（Ｓ）は、電源ＶｄｄとＭＯＳ−ＦＥＴ４のゲート（Ｇ）に接続されており、ドレイン（Ｄ）は、ＭＯＳ−ＦＥＴ１，２のゲートとＭＯＳ−ＦＥＴ４のドレインに接続されている。
【０００７】
ＭＯＳ−ＦＥＴ４のソースは、ＭＯＳ−ＦＥＴ５のドレインとゲートの双方に接続されている。また、ＭＯＳ−ＦＥＴ５のソースは接地されている。
【０００８】
なお、ＭＯＳ−ＦＥＴ１乃至３により構成される回路はバイアス回路であり、後段の回路（出力回路）に対して所定のバイアス電圧を供給するようになされている。
【０００９】
ＭＯＳ−ＦＥＴ２，３のソースは、電源Ｖｄｄに接続されており、また、ゲートは、ＭＯＳ−ＦＥＴ１のゲートにそれぞれ接続されている。ＭＯＳ−ＦＥＴ２のドレインは、出力端子８に接続されており、所定の電流が出力されるようになされている。ＭＯＳ−ＦＥＴ３のドレインも同様に、出力端子１０に接続されている。
【００１０】
ＭＯＳ−ＦＥＴ６，７のゲートは、ＭＯＳ−ＦＥＴ５のゲートにそれぞれ接続されており、また、ソースは双方とも接地されている。ＭＯＳ−ＦＥＴ６のドレインは出力端子９に接続されており、更に、ＭＯＳ−ＦＥＴ７のドレインは、出力端子１１に接続されている。
【００１１】
次に、以上の従来例の動作について説明する。
【００１２】
図４に示す従来例の回路に電源が投入されると、電源電圧Ｖｄｄは、所定の割合で分圧されてＭＯＳ−ＦＥＴ１，４，５のドレインとソース間にそれぞれ印加される。ＭＯＳ−ＦＥＴ１のドレインとゲートは接続されているので、ゲートとソース間およびドレインとソース間の電圧は等しくなる。従って、ソースとドレイン間に印加されている電圧、即ち、ソースとゲート間に印加されている電圧に応じて、ソースからドレイン方向に所定の電流が流れることになる。
【００１３】
ＭＯＳ−ＦＥＴ５も同様に、ドレインとソース間（ドレインとゲート間）に印加されている電圧に対応した電流がドレインからソース方向に流れることになる。
【００１４】
ＭＯＳ−ＦＥＴ４は、ゲートが電源Ｖｄｄに接続されており、また、ソースがＭＯＳ−ＦＥＴ５のドレインに接続されているので、電源電圧ＶｄｄからＭＯＳ−ＦＥＴ５のドレインとソース間の電圧を引いた電圧値に応じた電流がドレインからソース方向に流れることになる。
【００１５】
ところで、ＭＯＳ−ＦＥＴのゲートの入力抵抗は非常に大きいので、ＭＯＳ−ＦＥＴ１，５のドレインからゲート方向への電流は殆ど流れない。その結果、ＭＯＳ−ＦＥＴ１，４，５のドレインからソース方向（または、ソースからドレイン方向）へ流れる電流は全て等しくＩ0となる。従って、ＭＯＳ−ＦＥＴ１，４，５は、電流Ｉ0とゲートとソース間の電圧とがバランスするように、それぞれのドレインとソース間に印加される電圧が確定されることになる。
【００１６】
ＭＯＳ−ＦＥＴ１のゲートは、ＭＯＳ−ＦＥＴ２，３のゲートにそれぞれ接続されているので、ＭＯＳ−ＦＥＴ１乃至３のゲートとソース間の電圧は全て等しくなる。また、ＭＯＳ−ＦＥＴ５のゲートは、ＭＯＳ−ＦＥＴ６，７のゲートにそれぞれ接続されているので、ＭＯＳ−ＦＥＴ５乃至７のゲートとソース間の電圧も全て等しくなる。ところで、ＭＯＳ−ＦＥＴ１乃至３の物理特性はほぼ等しく、また、ＭＯＳ−ＦＥＴ５乃至７も同様とされているので、出力端子８，９の間に流れる電流と、出力端子１０，１１の間に流れる電流とは、バイアス回路であるＭＯＳ−ＦＥＴ１，４，５を流れる電流Ｉ0と等しくなる。このようにしてバイアス回路を流れる電流と同一の大きさの電流を適宜生成することが可能となる。
【００１７】
【発明が解決しようとする課題】
ところで、以上のような従来例では、ＭＯＳ−ＦＥＴ１，４，５からなるバイアス回路にブリード電流Ｉ0が常に流れることになり、Ｖｄｄ×Ｉ0の電力が常に消費される。
【００１８】
そこで、消費電力を低減するために、ＭＯＳ−ＦＥＴ１，４，５のチャネル幅Ｗを狭めて、流れる電流Ｉ0を小さくする方法が考えられる。しかしながら、チャネル幅Ｗを狭めると、加工精度の関係から、個々のＭＯＳ−ＦＥＴのばらつきが大きくなり、その結果、出力端子から出力される出力電流にも大きなばらつきを生じることになるという課題があった。
【００１９】
本発明は、以上のような状況に鑑みてなされたものであり、電流出力回路の出力電流のばらつきを増大することなく、消費電力を削減することを可能とするものである。
【００２０】
【課題を解決するための手段】
請求項１に記載の電流出力装置は、MOS-FET である第１の素子により構成されるバイアス回路と MOS-FET である第２の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置であって、バイアス回路を流れる電流を断続する第１のスイッチと、第１の素子のゲート端子とドレイン端子との間の接続を断続する第２のスイッチとを備えることを特徴とする。
【００２２】
請求項１に記載の電流出力装置においては、MOS-FET である第１の素子により構成されるバイアス回路と MOS-FET である第２の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置において、バイアス回路を流れる電流を第１のスイッチが断続し、第１の素子のゲート端子とドレイン端子との間の接続を第２のスイッチが断続する。
【００２４】
【発明の実施の形態】
図１は、本発明の実施の形態の構成例を示す回路図である。この図において、図４と対応する部分には同一の符号を付してあるので、その説明は適宜省略する。
【００２５】
この図においては、図４の場合に比較して、ＭＯＳ−ＦＥＴ１，５（保持手段、供給手段）のゲートとソース間にそれぞれスイッチ２０，２１（検出手段）が新たに付加されており、駆動信号φ２によってその接続が断続される。また、ＭＯＳ−ＦＥＴ４（断続手段）は、駆動信号φ１によって駆動され、電流ＩXを断続するようになされている。なお、その他の構成は、図４に示す場合と同様である。
【００２６】
次に、以上の実施の形態の動作を図２のタイミングチャートを参照して説明する。
【００２７】
いま、スイッチ２０，２１がともに接続状態とされ（図２（Ｂ）に示すφ２が“Ｈ”の状態とされ）、また、ＭＯＳ−ＦＥＴ４が導通状態とされる（図２（Ａ）に示すφ１が“Ｈ”（＝Ｖｄｄ）の状態とされる）と、この実施の形態の回路は、図４に示す回路と同様の接続状態となる。その結果、前述の場合と同様に、ＭＯＳ−ＦＥＴ１，４，５のソースとドレイン間には所定の電圧がそれぞれ分圧され、図２（Ｅ）に示すように、所定の電流Ｉ0がバイアス回路を流れることになる。その結果、出力端子８，９および出力端子１０，１１の間にも、同様の電流Ｉ0が流れることになる。
【００２８】
そして、図２（Ｂ）に示すように、φ２が“Ｌ”の状態とされると、スイッチ２０，２１が開放された状態となる。
【００２９】
ところで、ＭＯＳ−ＦＥＴ１，５のゲートとソースの間には、比較的大きな容量（ゲート−ソース間容量：以下、ＣGSと記述する）が存在し、また、前述のように、ゲートの入力抵抗は非常に大きいので、スイッチ２０，２１が開放されると、ＣGSに蓄積されている電荷はそのまま保持されることになる。従って、スイッチ２０，２１が接続されている場合にＭＯＳ−ＦＥＴ１，５のゲートとソース間に印加されている電圧は、スイッチ２０，２１が開放された後も保持（ホールド）されることになる。
【００３０】
次に、図２（Ａ）に示すφ１が“Ｌ”の状態にされると、ＭＯＳ−ＦＥＴ４が開放された状態となり、その結果、図２（Ｅ）に示すように、バイアス回路を流れる電流ＩXは０となる。
【００３１】
しかしながら、前述のように、ＭＯＳ−ＦＥＴ１，５のゲートとソースの間には、ＣGSに蓄積されている電荷により所定の電圧が保持されているので、ＭＯＳ−ＦＥＴ２，３およびＭＯＳ−ＦＥＴ６，７には、スイッチ２０，２１が接続され、また、ＭＯＳ−ＦＥＴ４が導通状態となっている場合（図４に示す回路と同様の場合）と等しい電圧が印加されている。従って、スイッチ２０，２１が開放され、また、ＭＯＳ−ＦＥＴ４が開放状態とされた後にも、出力端子８，９の間と出力端子１０，１１の間にはそれぞれＩ0の電流が流れ続けることになる。
【００３２】
続いて、図２（Ａ）に示すφ１が再度“Ｈ”の状態にされると、そのときＭＯＳ−ＦＥＴ１，４のＣGSには所定の電圧がほぼそのまま保持されているので、図２（Ｅ）に示すように、バイアス回路には電流Ｉ0が流れることになる。また、ＭＯＳ−ＦＥＴ１のドレイン電位ＶP1は、図２（Ｃ）に示すように、ＭＯＳ−ＦＥＴ４が開放状態である場合は電源電圧Ｖｄｄと等しくなり、一方、ＭＯＳ−ＦＥＴ４が導通状態である場合には、ＭＯＳ−ＦＥＴ１のゲート電位ＶP2と等しくなる。ＭＯＳ−ＦＥＴ５も同様であり、ＭＯＳ−ＦＥＴ４が開放状態である場合には、そのドレイン電位Ｖn1は接地電位となり、ＭＯＳ−ＦＥＴ４が導通状態である場合には、Ｖn1はＭＯＳ−ＦＥＴ５のゲート電位Ｖn2と等しくなる。
【００３３】
次に、図２（Ｂ）に示すφ２が“Ｈ”の状態とされると、スイッチ２０，２１は接続された状態となる。このとき、Ｖp1とＶp2、および、Ｖn1とＶn2は、ほぼ同電位であるので、スイッチ２０，２１が接続されても、Ｖp2とＶn2の電位は殆ど変化しない。即ち、ＭＯＳ−ＦＥＴ１，５のゲート電位はスイッチ２０，２１の開閉によって変化しないので、出力端子８，９の間と出力端子１０，１１の間に流れる電流はスイッチ２０，２１の開閉の影響を受けない。なお、スイッチ２０，２１が接続された状態とされると、ＭＯＳ−ＦＥＴ１，５のそれぞれのゲートとソース間の電位差に応じてＣGSが再度チャージされることになる。
【００３４】
続いて、スイッチ２０，２１が開放された状態とされると、ＭＯＳ−ＦＥＴ１，５のそれぞれのＣGSに印加されている電圧が保持（ホールド）されることになる。その結果、ＭＯＳ−ＦＥＴ２，３およびＭＯＳ−ＦＥＴ６，７のそれぞれのゲートとソース間には、ＣGSに保持されている所定の電位差が印加されるので、出力端子８，９の間と、出力端子１０，１１の間には所定の電流が流れ続ける。
【００３５】
そして、図２（Ａ）に示すφ１が“Ｌ”の状態とされると、バイアス回路を流れる電流ＩXは０となるが、ＭＯＳ−ＦＥＴ１，５のゲートとソース間には所定の電圧が保持されているので、出力端子８，９の間と出力端子１０，１１の間には前述の場合と同様に所定の電流がそれぞれ流れ続けることになる。
【００３６】
以上のような動作は、周期τp毎に繰り返される。従って、ＭＯＳ−ＦＥＴ１，５のそれぞれのゲートとソース間の電圧は、周期τp毎に更新されることになる。
【００３７】
以上のような実施の形態によれば、ＭＯＳ−ＦＥＴ４が導通状態とされている期間τqの間だけバイアス回路に電流が流れることになるので、バイアス回路の消費電力をτq／τpに減少させることが可能となる。なお、τq／τpの設定値としては、例えば、１／１０００程度を用いることが可能である。
【００３８】
次に、本発明の第２の実施の形態の構成例について説明する。
【００３９】
図３は、本発明の第２の実施の形態の構成例を示す回路図である。この図において、図１と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００４０】
この実施の形態では、図１の場合と比較して、スイッチ２０，２１が、それぞれ、ＭＯＳ−ＦＥＴ３０，３１（検出手段）とＭＯＳ−ＦＥＴ３２，３３（検出手段）に置換されている。なお、その他の構成は、図１における場合と同様である。
【００４１】
ＭＯＳ−ＦＥＴ３０，３３は、Ｎ型の素子であり、また、ＭＯＳ−ＦＥＴ３１，３２は、Ｐ型の素子である。また、ＭＯＳ−ＦＥＴ３０，３３は、図２（Ｂ）に示すφ２によって駆動されており、一方、ＭＯＳ−ＦＥＴ３１，３２は、図２（Ｂ）に示すφ２を反転した信号φ２’により駆動されている。
【００４２】
ＭＯＳ−ＦＥＴ３０，３１の双方のソースは、ＭＯＳ−ＦＥＴ１乃至３の各ゲートに接続されており、また、ドレインは、ＭＯＳ−ＦＥＴ１，４の双方のドレインに接続されている。
【００４３】
ＭＯＳ−ＦＥＴ３２，３３の双方のソースは、ＭＯＳ−ＦＥＴ５乃至７の各ゲートに接続されており、また、ドレインは、ＭＯＳ−ＦＥＴ４，５の双方のドレインに接続されている。
【００４４】
次に、以上に示す第２の実施の形態の動作について簡単に説明する。
【００４５】
前述のように、ＭＯＳ−ＦＥＴのゲートとソースの間には、比較的大きな容量ＣGSが存在している。従って、図１に示す実施の形態のスイッチ２０，２１を単一のＭＯＳ−ＦＥＴにより構成した場合、後述するように、駆動信号φ２がＭＯＳ−ＦＥＴ１，５のそれぞれのゲート電位に影響を与えることになる。
【００４６】
例えば、φ２が“Ｈ”から“Ｌ”の状態に変化したとすると、ＭＯＳ−ＦＥＴ３０のゲートとソース間の電位差は、（Ｖp2−ＶH）からＶp2に増加する。ここで、ＶHは、φ２が“Ｈ”の状態である場合の電圧を示している。すると、ＣGSに蓄えられている余剰な電荷は、ＭＯＳ−ＦＥＴ１乃至３のそれぞれのＣGSに流入することになり、その結果、ＭＯＳ−ＦＥＴ１乃至３のゲート電位が変動することになる。
【００４７】
しかしながら、図３の実施の形態に示すように、Ｎ型とＰ型のＭＯＳ−ＦＥＴ３０，３１およびＭＯＳ−ＦＥＴ３２，３３を並列に接続し、駆動信号φ２と逆相の駆動信号φ２’により駆動することにより、以上のような不具合の発生を回避することができる。
【００４８】
即ち、ＭＯＳ−ＦＥＴ３０では、前述のように、φ２が“Ｈ”から“Ｌ”の状態に変化すると、ゲートとソース間の電圧は、（Ｖp2−ＶH）からＶp2に増加することになるが、ＭＯＳ−ＦＥＴ３１では、逆相の駆動信号φ２’により駆動されているため、φ２が“Ｈ”から“Ｌ”の状態に変化する場合には、φ２’は“Ｌ”から“Ｈ”に変化することになる。その結果、ＭＯＳ−ＦＥＴ３１のＣGSに印加される電圧は、Ｖp2から（Ｖp2−ＶH）に減少することになる。ところで、ＭＯＳ−ＦＥＴ３０，３１は、同一のチャネル幅を有するように設定されているので、それぞれのＣGSはほぼ等しい。従って、ＭＯＳ−ＦＥＴ３０の余剰な電荷が、ＭＯＳ−ＦＥＴ３１で吸収されることになり、駆動信号の影響によりＭＯＳ−ＦＥＴ１，２のゲート電位が変化を防止することが可能となる。
【００４９】
なお、以上のような実施の形態は、例えば、ＩＥＥＥ１３９４の物理層チップ、Ｄ／Ａ変換回路、メモリセンスアンプ、および、電流モードデータ転送回路などに適用可能である。
【００５０】
【発明の効果】
請求項１に記載の電流出力装置によれば、バイアス回路に電流が流れている場合に、バイアス回路から出力回路へ供給されているバイアス電圧を検出し、検出されたバイアス電圧を保持し、保持されているバイアス電圧を出力回路に供給するようにしたので、バイアス回路には所定の周期毎にパルス状の電流が流れることになり、バイアス回路において消費される電力を削減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示す回路図である。
【図２】図１に示す回路の主要部分の信号の時間的変化を説明する信号図である。
【図３】本発明の第２の実施の形態の構成例を示す回路図である。
【図４】従来の電流出力回路の構成例を示す回路図である。
【符号の説明】
１，５ ＭＯＳ−ＦＥＴ（保持手段、供給手段）， ４ ＭＯＳ−ＦＥＴ（断続手段）， ２０，２１ スイッチ（検出手段）， ３０乃至３３ ＭＯＳ−ＦＥＴ（検出手段）
Claims (4)
- MOS-FET である第１の素子により構成されるバイアス回路と MOS-FET である第２の素子により構成される出力回路とを含むカレントミラー回路を備える電流出力装置において、
前記バイアス回路を流れる電流を断続する第１のスイッチと、
前記第１の素子のゲート端子とドレイン端子との間の接続を断続する第２のスイッチと
を備えることを特徴とする電流出力装置。 - 前記第２のスイッチは、 P 型の第１の MOS-FET と N 型の第２の MOS-FET とが並列に接続されて構成される
ことを特徴とする請求項１に記載の電流出力装置。 - 前記バイアス回路は、前記第１の素子としての一対の第１の MOS-FET と第２の MOS-FET を備え、前記第１の MOS-FET と前記第２の MOS-FET とは、前記第１のスイッチを介して、所定の電圧が印可される電源端子と基準電位を与える基準電位端子との間に縦続接続され、
前記出力回路は、前記第２の素子としての一対の第３の MOS-FET と第４の MOS-FET を備え、前記第３の MOS-FET と前記第４の MOS-FET とは、外部に電流を出力する第１の出力端子を介して、前記電源端子と前記基準電位端子との間に縦続接続される
ことを特徴とする請求項１に記載の電流出力装置。 - 前記出力回路は、前記第２の素子としての一対の前記第３の MOS-FET と前記第４の MOS-FET および一対の第５の MOS-FET と第６の MOS-FET を備え、前記第５の MOS-FET と前記第６の MOS-FET とは、外部に電流を出力する第２の出力端子を介して、前記電源端子と前記基準電位端子との間に縦続接続される
ことを特徴とする請求項３に記載の電流出力装置。
Priority Applications (1)
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|---|---|---|---|
| JP14142797A JP3653718B2 (ja) | 1997-05-30 | 1997-05-30 | 電流出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14142797A JP3653718B2 (ja) | 1997-05-30 | 1997-05-30 | 電流出力装置 |
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| Publication Number | Publication Date |
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| JPH10333762A JPH10333762A (ja) | 1998-12-18 |
| JP3653718B2 true JP3653718B2 (ja) | 2005-06-02 |
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ID=15291735
Family Applications (1)
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|---|---|---|---|
| JP14142797A Expired - Fee Related JP3653718B2 (ja) | 1997-05-30 | 1997-05-30 | 電流出力装置 |
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| JP (1) | JP3653718B2 (ja) |
-
1997
- 1997-05-30 JP JP14142797A patent/JP3653718B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10333762A (ja) | 1998-12-18 |
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