JPS5928723A - アナログスイツチ回路 - Google Patents
アナログスイツチ回路Info
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- JPS5928723A JPS5928723A JP13820882A JP13820882A JPS5928723A JP S5928723 A JPS5928723 A JP S5928723A JP 13820882 A JP13820882 A JP 13820882A JP 13820882 A JP13820882 A JP 13820882A JP S5928723 A JPS5928723 A JP S5928723A
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- Japan
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- analog switch
- transistor
- gate
- switch circuit
- channel
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕。
この発明は８１８構造を有する半導体のアナログスイッ
チ回路に関するものである。
チ回路に関するものである。
アナログスイッチとは、このスイッチを制佃するクロッ
ク信号によってその状態がオン（碑、’Ｉｌｉ ）状態
あるいはオフ（非導通）状態に切り替わり、オン状態の
ときは入力情報、Ｔなわちアナログ入力信号が出力（二
伝達され、オフ状態のときにはアナログ入力信号が伝達
されないようなスイッチである０ 第１因は従来のアナログスイッチ回路を示すもので、Ｃ
ＭＯ８構造の半得体によって形成されている。この回路
の構成は、ＰチャネルのＣＭＯ８型Ｏ８効果トランジス
タ（以下トランジスタと略称する）ｌのドレインＤとへ
チャネルのＣＭＯ８型岨界効果トランジスタ（以下トラ
ンジスタと略称する）２のソースＳとを接続し。
ク信号によってその状態がオン（碑、’Ｉｌｉ ）状態
あるいはオフ（非導通）状態に切り替わり、オン状態の
ときは入力情報、Ｔなわちアナログ入力信号が出力（二
伝達され、オフ状態のときにはアナログ入力信号が伝達
されないようなスイッチである０ 第１因は従来のアナログスイッチ回路を示すもので、Ｃ
ＭＯ８構造の半得体によって形成されている。この回路
の構成は、ＰチャネルのＣＭＯ８型Ｏ８効果トランジス
タ（以下トランジスタと略称する）ｌのドレインＤとへ
チャネルのＣＭＯ８型岨界効果トランジスタ（以下トラ
ンジスタと略称する）２のソースＳとを接続し。
この接続点なアナログ（Ｎ号入力端子３（二接続する。
またトランジスタｌのソースＳとトランジスタ２のドレ
インＤと？接続し、この接続点をアナログ信号出力端子
４に接続する。トランジスタｌのゲート電極Ｇ？クロッ
ク信号列の供給端子５に接続する口これのサブストレー
トゲ−）ＳＧを一万の電源端子６に接続する。
インＤと？接続し、この接続点をアナログ信号出力端子
４に接続する。トランジスタｌのゲート電極Ｇ？クロッ
ク信号列の供給端子５に接続する口これのサブストレー
トゲ−）ＳＧを一万の電源端子６に接続する。
また、トランジスタ２のゲート両極（］馨上述のクロッ
ク信号と相補対？Ｉル丁クりック伯信号の供給端子７に
接続Ｔる。以上のトランジスタｌおよび２はアナログ信
号を図ン、オフ下るアナログスイッチ機能？有Ｔるもの
で、以下アナログスイッチ部のトランジスタと称するロ
一方、Ｐチャネルの皐界効果トランジスタ８およびＮチ
ャネルの電界効果トランジスタ９のるーこれら共通接続
点の一万２入力端子３に接続すると共に、他方をトラン
ジスタ２のサブストレートゲートｆｓＧ＋に接続すると
共に、Ｎチャネルの冷光効果トランジスタ１０のドレイ
ンＤ−ソースＳｉ…路を経てｖＳＢ 電位＃（接地）
≦二接続するＤ トランジスタ８のゲート電％Ｇをクロ
ック信号供給端子５に接続すると共に、トランジスタ９
のゲート′市極Ｇ？クロックパルス信号供給端子７に接
続Ｔるりこれらトランジスタ８および９はトランジスタ
２のサブストレートゲ−）８Ｇへ入力電位を印加するた
めのスイッチング機能を有Ｔるもので、以下スイッチン
グ用トランジスタと称するＯ 一方、トランジスタｌＯのゲート′庫極Ｏをタロツク信
号供給端子５（二接続する０また。トランジスタ８およ
び９のサブストレートゲート８Ｇは電源ＶＤＤ６お工び
ソースＳにそれ旭”れ接続される。
ク信号と相補対？Ｉル丁クりック伯信号の供給端子７に
接続Ｔる。以上のトランジスタｌおよび２はアナログ信
号を図ン、オフ下るアナログスイッチ機能？有Ｔるもの
で、以下アナログスイッチ部のトランジスタと称するロ
一方、Ｐチャネルの皐界効果トランジスタ８およびＮチ
ャネルの電界効果トランジスタ９のるーこれら共通接続
点の一万２入力端子３に接続すると共に、他方をトラン
ジスタ２のサブストレートゲートｆｓＧ＋に接続すると
共に、Ｎチャネルの冷光効果トランジスタ１０のドレイ
ンＤ−ソースＳｉ…路を経てｖＳＢ 電位＃（接地）
≦二接続するＤ トランジスタ８のゲート電％Ｇをクロ
ック信号供給端子５に接続すると共に、トランジスタ９
のゲート′市極Ｇ？クロックパルス信号供給端子７に接
続Ｔるりこれらトランジスタ８および９はトランジスタ
２のサブストレートゲ−）８Ｇへ入力電位を印加するた
めのスイッチング機能を有Ｔるもので、以下スイッチン
グ用トランジスタと称するＯ 一方、トランジスタｌＯのゲート′庫極Ｏをタロツク信
号供給端子５（二接続する０また。トランジスタ８およ
び９のサブストレートゲート８Ｇは電源ＶＤＤ６お工び
ソースＳにそれ旭”れ接続される。
このようなアナログスイッチ回路のクロッ２４８号供給
端子５および２１ユそれぞれ“Ｈ″レベルよび“Ｌ″レ
ベルクロック４８号を供給した場合、アナログスイッチ
部のトランジスタ１．２およびスイッチング用トランジ
スタ８．９は逆バイアスのためＣニオフとなるＯこれ（
二よってアナログ入力信号はこれらトランジスタ１．２
によって遮断され出力端子４に現われない。−万。
端子５および２１ユそれぞれ“Ｈ″レベルよび“Ｌ″レ
ベルクロック４８号を供給した場合、アナログスイッチ
部のトランジスタ１．２およびスイッチング用トランジ
スタ８．９は逆バイアスのためＣニオフとなるＯこれ（
二よってアナログ入力信号はこれらトランジスタ１．２
によって遮断され出力端子４に現われない。−万。
トランジスタｌＯはオンとなるので、これのドレイン（
Ｄの電位、従ってスイッチ部のトランジスタ２のサブス
トレートゲート電位は接地′電位Ｖｓｓとなる口 次に、上述のクロック信号とは逆のレベルのクロック信
号？それぞわ７０Ｊ供給端子５．７（二供給した場合、
アナログスイッチ部ＯＪ）ランジスタ１．２およびスイ
ッチング用トランジスタ８゜９は１１Ｍバイアスのため
ｆニオンとなると共に、先程までオンであったＦランジ
スタＩＯはオフとなる。これによってアナログ入力信号
は入力端−Ｊ−ｓからアナログスイッチ部トランジスタ
ｌ。
Ｄの電位、従ってスイッチ部のトランジスタ２のサブス
トレートゲート電位は接地′電位Ｖｓｓとなる口 次に、上述のクロック信号とは逆のレベルのクロック信
号？それぞわ７０Ｊ供給端子５．７（二供給した場合、
アナログスイッチ部ＯＪ）ランジスタ１．２およびスイ
ッチング用トランジスタ８゜９は１１Ｍバイアスのため
ｆニオンとなると共に、先程までオンであったＦランジ
スタＩＯはオフとなる。これによってアナログ入力信号
は入力端−Ｊ−ｓからアナログスイッチ部トランジスタ
ｌ。
２を介して出力端子４に送給されるようになる〇〔背景
技術の問題点〕 上述のアナログスイッチがオンの場合、入力端子３１−
生じている入力信号電位がスイッチング用トランジスタ
９のドレイン・Ｄ−ソースＩｓ通路？経て、スイッチ部
のトランジスタ２のサブストレートゲ−）！８Ｇ＋に印
加される０従って、サブストレートの″電位は入力電位
と等しくなり、所謂パックゲートバイアス効果（ソース
−基体バイアス効果）によるパックゲート電位は常（ニ
一定となり、トランジスタ２のオン抵抗は変動しなくな
る◎ これ（一対して、トランジスタｌのサブストレートゲ−
） Ｉ ＳＧＩは、電＃ｉ端子６に接続されているため
、ＶＤＤ’嗣位に固定される。従って。
技術の問題点〕 上述のアナログスイッチがオンの場合、入力端子３１−
生じている入力信号電位がスイッチング用トランジスタ
９のドレイン・Ｄ−ソースＩｓ通路？経て、スイッチ部
のトランジスタ２のサブストレートゲ−）！８Ｇ＋に印
加される０従って、サブストレートの″電位は入力電位
と等しくなり、所謂パックゲートバイアス効果（ソース
−基体バイアス効果）によるパックゲート電位は常（ニ
一定となり、トランジスタ２のオン抵抗は変動しなくな
る◎ これ（一対して、トランジスタｌのサブストレートゲ−
） Ｉ ＳＧＩは、電＃ｉ端子６に接続されているため
、ＶＤＤ’嗣位に固定される。従って。
信号入力電圧によりパックゲート電位が変動し。
トランジスタ１のオン抵抗は変動してしまう。
この結果、入力信号≦１歪を生じる欠点がある。
この発明は、上述した従来の欠点を除去し。
入出力端子面のスイッチオン抵抗値をほぼ一定〔発明の
概謂〕 この発明に係るアナログスイッチ回路は、Ｐチャネルの
トランジスタおよびＮチャネルのトランジスタのソース
およびドレインを逆並列接続したＳＩＮ構造の半導体ア
ナログスイッチ回路で。スイッチオン状態で上述のトラ
ンジスタのサブストレートゲートがスイッチング手段？
介して入力端子または出方端子に接続されたこと？特徴
とＴる。
概謂〕 この発明に係るアナログスイッチ回路は、Ｐチャネルの
トランジスタおよびＮチャネルのトランジスタのソース
およびドレインを逆並列接続したＳＩＮ構造の半導体ア
ナログスイッチ回路で。スイッチオン状態で上述のトラ
ンジスタのサブストレートゲートがスイッチング手段？
介して入力端子または出方端子に接続されたこと？特徴
とＴる。
以下図面？参照し乍らこの発明の詳細な説明Ｔる。第２
因はこの発明に係るアナログスイッチ回路の一′実施例
であり、第１図の回路素子と対応する素子ｉ二は同一符
号ヶ付するものとする。
因はこの発明に係るアナログスイッチ回路の一′実施例
であり、第１図の回路素子と対応する素子ｉ二は同一符
号ヶ付するものとする。
先ず、このアナログスイッチ回路を１例えば基板にサフ
ァイヤまたはスピネルを用いたＳＩ８構造の半導体装置
（二形敗でる。この構造によって、Ｐチャネルのトラン
ジスタとへチャネルのトランジスタの分離がサファイヤ
またはスピネルによって行なわれるため、サブストレー
トゲートの電位の制約が一般のＣＩ（＋０ Ｓ構造の半
導体装置に比べて少なくなる利点がある◎ この実施例の回路構成は、第１図の回路と同様にＰチャ
ネルの電界効果トランジスタｌおよびＮチャネルの電界
効果トランジスタ２のそれぞれのソース山１およびドレ
イン＋ｂ＋ ｗ逆並列接続し、この共通接続点？入力端
子３および出力端子４にそれぞれ接続Ｔる。それぞれの
ゲート電極（ｑはクロック信号供給端子６および７に接
続される◎また。９）７図の回路と同様Ｃニアナログス
イッチ部？構戎Ｔるトランジスタ２のサブストレートゲ
−）（ＳＯ）Ｆｔ’スイッチング用トランジスタ８およ
び９の逆並列接続されたソース（ｂｌ−ドレイン（ρ）
通路を経て入力端子３に接続されると共に、Ｎチャネル
のトランジスタｌＯのドレイン（１）ｌ−ソース（５１
通路な経て接地される０またこのトランジスタノ０のゲ
ート電極（９はクロック信号供給端子５に接続される。
ァイヤまたはスピネルを用いたＳＩ８構造の半導体装置
（二形敗でる。この構造によって、Ｐチャネルのトラン
ジスタとへチャネルのトランジスタの分離がサファイヤ
またはスピネルによって行なわれるため、サブストレー
トゲートの電位の制約が一般のＣＩ（＋０ Ｓ構造の半
導体装置に比べて少なくなる利点がある◎ この実施例の回路構成は、第１図の回路と同様にＰチャ
ネルの電界効果トランジスタｌおよびＮチャネルの電界
効果トランジスタ２のそれぞれのソース山１およびドレ
イン＋ｂ＋ ｗ逆並列接続し、この共通接続点？入力端
子３および出力端子４にそれぞれ接続Ｔる。それぞれの
ゲート電極（ｑはクロック信号供給端子６および７に接
続される◎また。９）７図の回路と同様Ｃニアナログス
イッチ部？構戎Ｔるトランジスタ２のサブストレートゲ
−）（ＳＯ）Ｆｔ’スイッチング用トランジスタ８およ
び９の逆並列接続されたソース（ｂｌ−ドレイン（ρ）
通路を経て入力端子３に接続されると共に、Ｎチャネル
のトランジスタｌＯのドレイン（１）ｌ−ソース（５１
通路な経て接地される０またこのトランジスタノ０のゲ
ート電極（９はクロック信号供給端子５に接続される。
−万、もう−組のＰチャネルおよびＮチャネルのスイッ
チング用トランジスタＩＩおよび１２を設け、これらの
ソース（８およびドレイン（Ｄ１？逆並列接続する◎ア
ナログスイッチ部のトランジスタｌのサブストレートゲ
−） Ｃ０Ｇ）？、この逆並列接続したものの一万に接
続すると共にＰチャネルのトランジスタ１３のドレイン
０））−ソース（Ｓ）通路？経て電位ＶＤＤが印加され
ている電源端子すに接続するＤまた。逆並列接続部を入
力端子３に接続する。Ｐチャネルのトランジスタ１３の
ゲート電極（（１＆スイッチング用トランジスタ１２お
よび９のゲート電極（０１’に経てタロツク信号供給端
子２に接続する。
チング用トランジスタＩＩおよび１２を設け、これらの
ソース（８およびドレイン（Ｄ１？逆並列接続する◎ア
ナログスイッチ部のトランジスタｌのサブストレートゲ
−） Ｃ０Ｇ）？、この逆並列接続したものの一万に接
続すると共にＰチャネルのトランジスタ１３のドレイン
０））−ソース（Ｓ）通路？経て電位ＶＤＤが印加され
ている電源端子すに接続するＤまた。逆並列接続部を入
力端子３に接続する。Ｐチャネルのトランジスタ１３の
ゲート電極（（１＆スイッチング用トランジスタ１２お
よび９のゲート電極（０１’に経てタロツク信号供給端
子２に接続する。
他方のスイッチング用トランジスタＩＩのゲート電極（
（ｌ Ｙクロック信号供給端子（５）（二接続Ｔる◎ス
イッチング用トランジスタ８とＩｌ、および９と１２の
サブストレートゲート（ＳＧ）を相互接続して、前者を
アナログスイッチ部のトランジスタｌのサブストレート
ゲート（ＭＧ）Ｃ二、後者？トランジスタ２のサブスト
レートゲート（ＳＧ）にそれぞれ接続する０ 次にこの回路の動作？説明する０先す、タロツク信号入
力端子５に“Ｈ″レベル信号、入力端子２ｆ二“Ｌ″レ
ベル信号かそれぞれ供給されると、アナログスイッチ部
のトランジスタノおよび２．ならびＣニスイツチング用
トランジスタ８．９．Ｉｌ、Ｊ２は丁べてカットオフと
なるＤ−万、 ｔランジスタｌＯおよび１３はｌ１ｆ
ｆムバイアスのためＣニオンとなる−この結果、アナロ
グスイッチ部のトランジスタｌのサブストレートゲ−）
（ＳＯ）ｌ二は電位ＶＤＤが印加されるようになると共
ζ二、アナログスイッチ部のトランジスタ２のサブスト
レートグー）（８（］）には接地′ｉ′位Ｖａ８が印加
されるようＣ′−なる。この場合。
（ｌ Ｙクロック信号供給端子（５）（二接続Ｔる◎ス
イッチング用トランジスタ８とＩｌ、および９と１２の
サブストレートゲート（ＳＧ）を相互接続して、前者を
アナログスイッチ部のトランジスタｌのサブストレート
ゲート（ＭＧ）Ｃ二、後者？トランジスタ２のサブスト
レートゲート（ＳＧ）にそれぞれ接続する０ 次にこの回路の動作？説明する０先す、タロツク信号入
力端子５に“Ｈ″レベル信号、入力端子２ｆ二“Ｌ″レ
ベル信号かそれぞれ供給されると、アナログスイッチ部
のトランジスタノおよび２．ならびＣニスイツチング用
トランジスタ８．９．Ｉｌ、Ｊ２は丁べてカットオフと
なるＤ−万、 ｔランジスタｌＯおよび１３はｌ１ｆ
ｆムバイアスのためＣニオンとなる−この結果、アナロ
グスイッチ部のトランジスタｌのサブストレートゲ−）
（ＳＯ）ｌ二は電位ＶＤＤが印加されるようになると共
ζ二、アナログスイッチ部のトランジスタ２のサブスト
レートグー）（８（］）には接地′ｉ′位Ｖａ８が印加
されるようＣ′−なる。この場合。
アナログスイッチ部のＦランジスタフお工び２はカット
オフ状態であ１）、入力端子３お工び出力端子４の間は
Ｖｓｓ−ＶＤＤのイＨ号範囲３１２１内ｆ二おいては
完全に電気的Ｃ′−切り離されている状態である０ 次（二、上述のタロツク信号とは逆のレベルのタロツク
信号をそれぞれの入力端子５．１に供給すると、アナロ
グスイッチ部のトランジスタｌおよび２ならひにスイッ
チング用トランジスタ８．９およびｔｔ、ｔｚは順バイ
アスとな−）。
オフ状態であ１）、入力端子３お工び出力端子４の間は
Ｖｓｓ−ＶＤＤのイＨ号範囲３１２１内ｆ二おいては
完全に電気的Ｃ′−切り離されている状態である０ 次（二、上述のタロツク信号とは逆のレベルのタロツク
信号をそれぞれの入力端子５．１に供給すると、アナロ
グスイッチ部のトランジスタｌおよび２ならひにスイッ
チング用トランジスタ８．９およびｔｔ、ｔｚは順バイ
アスとな−）。
すべてオンとなるＯ他方、それまでメン状態でアラたト
ランジスタｌθ、１ＢはオフとなるＯこの結果、アナロ
グスイッチ部のトランジスタ１．２のサブストレートゲ
ート（δ０）にｔＪ。
ランジスタｌθ、１ＢはオフとなるＯこの結果、アナロ
グスイッチ部のトランジスタ１．２のサブストレートゲ
ート（δ０）にｔＪ。
アナログ入力信号入力端子３の人力串゛位がそれぞれ対
応するスイッチング用トランジスタ８゜９および１１．
Ｉ２１ｊｆ介して印加されるようになる。この結果、こ
れらのサブストレートゲ−）（８Ｇ）の′市位は、入力
゛市圧と等しくな１１゜バックデート重信は常（ニー宇
となり、アナログスイッチ部のトランジスタＪおよび２
のオン抵抗は入力信号ギ圧によって反動しなくなる、次
に、他の実施例２第３図にント丁◎このアナログスイッ
チ回路の横取は、アナログスイッチ部のトランジスタｌ
のスイッチング用トランジスタｔｔ、ｔｚｐ７入力端子
３の代りに出力端子４に接続する点が第２歯の実施例と
は異なるものである〇 このアナログスイッチ回路のｍ）作は第２１の回路と全
て同一である０即ち、クロツク１Ｂ号入力端子５に°Ｈ
“レベルのタロツク信号および入力端子７に°Ｌ＃レベ
ルのタロツク信号？それぞれ同時に印加することにより
、アナログスイッチ部のトランジスタ１．２およびスイ
ッチング用トランジスタ８．９と１１．１２はオフとな
り、トランジスタ１０．１３はオンとなる・この場合、
アナログスイッチ部トランジスタＩおよび２のサブス）
Ｌ／ −）グー）（ＳＧ）にはそれぞれＶＤＤおよび
Ｖｓｓの電位が印加されるので。
応するスイッチング用トランジスタ８゜９および１１．
Ｉ２１ｊｆ介して印加されるようになる。この結果、こ
れらのサブストレートゲ−）（８Ｇ）の′市位は、入力
゛市圧と等しくな１１゜バックデート重信は常（ニー宇
となり、アナログスイッチ部のトランジスタＪおよび２
のオン抵抗は入力信号ギ圧によって反動しなくなる、次
に、他の実施例２第３図にント丁◎このアナログスイッ
チ回路の横取は、アナログスイッチ部のトランジスタｌ
のスイッチング用トランジスタｔｔ、ｔｚｐ７入力端子
３の代りに出力端子４に接続する点が第２歯の実施例と
は異なるものである〇 このアナログスイッチ回路のｍ）作は第２１の回路と全
て同一である０即ち、クロツク１Ｂ号入力端子５に°Ｈ
“レベルのタロツク信号および入力端子７に°Ｌ＃レベ
ルのタロツク信号？それぞれ同時に印加することにより
、アナログスイッチ部のトランジスタ１．２およびスイ
ッチング用トランジスタ８．９と１１．１２はオフとな
り、トランジスタ１０．１３はオンとなる・この場合、
アナログスイッチ部トランジスタＩおよび２のサブス）
Ｌ／ −）グー）（ＳＧ）にはそれぞれＶＤＤおよび
Ｖｓｓの電位が印加されるので。
これらゲートとソースまたはドレイン曲のＰＮまたはＮ
Ｐ接合は逆バイアス状態となり、アナログスイッチ回路
な完全にオフ状態（二維持できる。
Ｐ接合は逆バイアス状態となり、アナログスイッチ回路
な完全にオフ状態（二維持できる。
また、上述とは逆レベルのタロツク信号を供給Ｔること
ζ二よって、同様にアナログスイッチ回路はオン状態と
なる。この場合（二もトランジスタト２のサブストレー
トゲ−）（ＳＧ）ｌ二は出力電位および入力゛磁位が印
加されるようＣ二なる◎この結果、バックゲート電位は
、常に入出力゛Ｍ位に追従−［るようＣ二なるので、こ
れらトランジスタ１．２のオン抵抗値は変動しなくなる
Ｏ ここで注意丁べき点は、第３図のアナログスイッチ回路
では、端子３１ｒ：入力端子、端子４を出力端子として
説明していたが、これにも限定されず、どちら佃１の端
子も入力および出力端子として使用できることであるｏ
換言丁ればこのアナログスイッチ回路は対称形のスイッ
チである。
ζ二よって、同様にアナログスイッチ回路はオン状態と
なる。この場合（二もトランジスタト２のサブストレー
トゲ−）（ＳＧ）ｌ二は出力電位および入力゛磁位が印
加されるようＣ二なる◎この結果、バックゲート電位は
、常に入出力゛Ｍ位に追従−［るようＣ二なるので、こ
れらトランジスタ１．２のオン抵抗値は変動しなくなる
Ｏ ここで注意丁べき点は、第３図のアナログスイッチ回路
では、端子３１ｒ：入力端子、端子４を出力端子として
説明していたが、これにも限定されず、どちら佃１の端
子も入力および出力端子として使用できることであるｏ
換言丁ればこのアナログスイッチ回路は対称形のスイッ
チである。
この発明のアナログスイッチ回路は上述したｆｊ＋１の
みに１捩られず１中々の変更を加え得ろ。
みに１捩られず１中々の変更を加え得ろ。
イｙ１１えば、第３図の実施伊１においては、アナログ
スイッチ部θ〕トランジスタｌのサブストレートゲート
乞出力端子４に接続し、トランジスタ２のサブストレー
トゲ−）＆入力端子３（二接糾１：していたが、その代
りに、これらサブストレートゲートを入れ替えてそれぞ
れの端子３，４Ｃ二接娩−［ることも可犀、であろＯ 〔発明の効果〕 以上のようＣ二回路靭戚ｆることによって、パックゲー
トバイアス効果（二よるパンクゲート電位のｇ ！ｋＩ
′ｌ’に防止でき、これによりアナログスイッチのオン
兵抗値が低い値で且つ一定に、１、■持できる利点があ
る０また。この結果、オン抵抗領分が回路上アナログス
イッチと直列（二接続されたものと解析できる効果があ
る。
スイッチ部θ〕トランジスタｌのサブストレートゲート
乞出力端子４に接続し、トランジスタ２のサブストレー
トゲ−）＆入力端子３（二接糾１：していたが、その代
りに、これらサブストレートゲートを入れ替えてそれぞ
れの端子３，４Ｃ二接娩−［ることも可犀、であろＯ 〔発明の効果〕 以上のようＣ二回路靭戚ｆることによって、パックゲー
トバイアス効果（二よるパンクゲート電位のｇ ！ｋＩ
′ｌ’に防止でき、これによりアナログスイッチのオン
兵抗値が低い値で且つ一定に、１、■持できる利点があ
る０また。この結果、オン抵抗領分が回路上アナログス
イッチと直列（二接続されたものと解析できる効果があ
る。
また、広い入力化号申゛圧範囲に亘って平担なオン抵抗
特性？呈するので、このアナログスイッチ回路を超低歪
率の音声信号用のスイッチングや、スイツｔドキャパシ
タ回路に用いると特（二功果的である０
特性？呈するので、このアナログスイッチ回路を超低歪
率の音声信号用のスイッチングや、スイツｔドキャパシ
タ回路に用いると特（二功果的である０
第１因は従来のアナログスイッチ回路の回路図、第２図
はこの発明に係るアナログスイッチ回路の一実施例の回
路図、第３図は他の実施例の回路図である。 １．２・・・アナログスイツデ部トランジスタ。 ３・・・へ力萌δ子、４・・・出力端子、５．２・・・
クロック信号供給端子、 ８．９．ＩＩ 、Ｉ２・・“
スイッチング用トランジスタ、ｔｏｈｔｓ・・・トラン
ジスタρ 出願人代理人 弁理士 鈴 江 武 愚策 ３ Ｎ
はこの発明に係るアナログスイッチ回路の一実施例の回
路図、第３図は他の実施例の回路図である。 １．２・・・アナログスイツデ部トランジスタ。 ３・・・へ力萌δ子、４・・・出力端子、５．２・・・
クロック信号供給端子、 ８．９．ＩＩ 、Ｉ２・・“
スイッチング用トランジスタ、ｔｏｈｔｓ・・・トラン
ジスタρ 出願人代理人 弁理士 鈴 江 武 愚策 ３ Ｎ
Claims (2)
- （１） ＰチャネルのＭＵＳ型軍界効果トランジスタ
およびＮチャネルのＭＯａ型電界効果トランジスタのソ
ース゛およびドレインを逆並列接続し、それぞれの共通
接続点を入力端子および出力端子に接続すると共に、ゲ
ート電極Ｃ二相袖事キ２敗丁りロック他号をそれぞれ供
給したＢＩＢ’構造から成る半導体のアナログスイッチ
回路において、前記Ｐチャネルのトランジスタのサブス
トレートゲートなこのアナログスイッチ回路の非導通時
６二は正の電源Ｃ二、＃通時Ｃ二は第１のスイッチング
回路を経て前記入力端子に接続し。 前記へチャネルのトランジスタのサブストレートゲート
をこのスイッチ回路の非導通時Ｃ二は負の電綜Ｃ二、尋
通蒔には第２のスイッチング回路を経て前記入力端子に
接続したことを特徴とするアナログスイッチ回路〇 - （２）ＰチャンネルのＭＬＩ８型電界効果トランジスタ
およびＮチャネルのＭ０８型電界効果トランジスタのソ
ースおよびドレインを逆並列接続し、それぞれの共通接
続点を入力端子および出力端子ｌ：接続すると共を二、
ゲート１に相桶せ’ｋＦｆｉｔ、Ｔクロッ′り信号をそ
れぞれ供給した８１８構造から成る半導体のアナログス
イッチ回路ｄ二おいて、前記Ｐチャネルのトランジスタ
のサブストレートゲートをこのアナログスイッチ回路の
非導通時ｇ二は正の電源≦二、導通時（二は第１のスイ
ッチング回路を経て前記入力端子（５）たは出力端子に
接続し、前記Ｎチャネルのトランジスタのサブストレー
トゲートをこのスイッチ回路の非導通時には負の電源に
、導通時Ｃは前記Ｐチャネルのトランジスタのサブスト
レートゲートが接続されていない方の端子に接続したこ
とを特徴とするアナログスイッチ回路−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13820882A JPS5928723A (ja) | 1982-08-09 | 1982-08-09 | アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13820882A JPS5928723A (ja) | 1982-08-09 | 1982-08-09 | アナログスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928723A true JPS5928723A (ja) | 1984-02-15 |
Family
ID=15216606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13820882A Pending JPS5928723A (ja) | 1982-08-09 | 1982-08-09 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928723A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126326A (ja) * | 1983-01-08 | 1984-07-20 | Mitsubishi Electric Corp | Ｃ−ｍｏｓアナログスイツチ |
| JPH0595266A (ja) * | 1991-09-30 | 1993-04-16 | Rohm Co Ltd | 伝送ゲート |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
| JPH11317657A (ja) * | 1998-05-06 | 1999-11-16 | Toshiba Corp | トランスミッション・ゲート回路 |
| US9136835B2 (en) | 2013-08-22 | 2015-09-15 | Kabushiki Kaisha Toshiba | Switch circuit |
| US9419641B1 (en) | 2015-03-03 | 2016-08-16 | Denso Corporation | D/A conversion circuit |
| CN107094013A (zh) * | 2017-04-17 | 2017-08-25 | 电子科技大学 | 一种传输门电路 |
| JP2018101838A (ja) * | 2016-12-19 | 2018-06-28 | 新日本無線株式会社 | アナログスイッチ回路 |
-
1982
- 1982-08-09 JP JP13820882A patent/JPS5928723A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126326A (ja) * | 1983-01-08 | 1984-07-20 | Mitsubishi Electric Corp | Ｃ−ｍｏｓアナログスイツチ |
| JPH0595266A (ja) * | 1991-09-30 | 1993-04-16 | Rohm Co Ltd | 伝送ゲート |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| US5422588A (en) * | 1993-06-14 | 1995-06-06 | Analog Devices Inc. | Low distortion CMOS switch system |
| JPH11317657A (ja) * | 1998-05-06 | 1999-11-16 | Toshiba Corp | トランスミッション・ゲート回路 |
| US9136835B2 (en) | 2013-08-22 | 2015-09-15 | Kabushiki Kaisha Toshiba | Switch circuit |
| US9419641B1 (en) | 2015-03-03 | 2016-08-16 | Denso Corporation | D/A conversion circuit |
| JP2018101838A (ja) * | 2016-12-19 | 2018-06-28 | 新日本無線株式会社 | アナログスイッチ回路 |
| CN107094013A (zh) * | 2017-04-17 | 2017-08-25 | 电子科技大学 | 一种传输门电路 |
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