JPH0595266A - 伝送ゲート - Google Patents
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- JPH0595266A JPH0595266A JP3278738A JP27873891A JPH0595266A JP H0595266 A JPH0595266 A JP H0595266A JP 3278738 A JP3278738 A JP 3278738A JP 27873891 A JP27873891 A JP 27873891A JP H0595266 A JPH0595266 A JP H0595266A
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- 101001079904 Homo sapiens Hyaluronan and proteoglycan link protein 1 Proteins 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】並列トランジスタによる合成抵抗の特性を改善
し、伝送歪みの極めて小さい伝送ゲートを実現する。 【構成】入力信号線と出力信号線との間にＮ型ＭＯＳト
ランジスタとＰ型ＭＯＳトランジスタとを並列に接続
し、Ｎ型ＭＯＳトランジスタの領域の下方に埋め込み分
離層を設け、並列接続されたＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタとがともに、導通時に入力信号
をバックゲートに受けることにより、いわゆるサブスト
レート変調を受ける。
し、伝送歪みの極めて小さい伝送ゲートを実現する。 【構成】入力信号線と出力信号線との間にＮ型ＭＯＳト
ランジスタとＰ型ＭＯＳトランジスタとを並列に接続
し、Ｎ型ＭＯＳトランジスタの領域の下方に埋め込み分
離層を設け、並列接続されたＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタとがともに、導通時に入力信号
をバックゲートに受けることにより、いわゆるサブスト
レート変調を受ける。
Description
【０００１】
【産業上の利用分野】この発明は、伝送ゲートに関し、
詳しくは、伝送信号の歪みを小さくするためのサブスト
レート変調を受ける伝送ゲートの構成に関する。
詳しくは、伝送信号の歪みを小さくするためのサブスト
レート変調を受ける伝送ゲートの構成に関する。
【０００２】
【従来の技術】伝送ゲートは、トランスミッションゲー
ト、あるいはアナログスイッチなどとも呼ばれ、入力信
号線と出力信号線との間を導通又は非導通状態に、制御
信号に応じて設定するスイッチ回路の一種である。この
伝送ゲートは、導通時には、入力信号を歪ませることな
く伝送し、入力信号をそのまま出力信号として出力する
ことが、要求される。これに対し、トランジスタ単体で
伝送ゲートを構成した場合には、入力信号の電圧に応じ
て伝送ゲートの抵抗値が非線形に変化するため、伝送信
号が著しく歪んでしまう。このような伝送歪みを小さく
する手段として、導通時の伝送ゲートの抵抗値を線形化
させるために、従来は、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとを並列にした、図７や図８の如き
回路構成が、伝送ゲートとして用いられてきた。
ト、あるいはアナログスイッチなどとも呼ばれ、入力信
号線と出力信号線との間を導通又は非導通状態に、制御
信号に応じて設定するスイッチ回路の一種である。この
伝送ゲートは、導通時には、入力信号を歪ませることな
く伝送し、入力信号をそのまま出力信号として出力する
ことが、要求される。これに対し、トランジスタ単体で
伝送ゲートを構成した場合には、入力信号の電圧に応じ
て伝送ゲートの抵抗値が非線形に変化するため、伝送信
号が著しく歪んでしまう。このような伝送歪みを小さく
する手段として、導通時の伝送ゲートの抵抗値を線形化
させるために、従来は、Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとを並列にした、図７や図８の如き
回路構成が、伝送ゲートとして用いられてきた。
【０００３】ここで、図７は、従来の伝送ゲートの基本
的な構成を示す図であり、１はＮ型ＭＯＳトランジス
タ、２はＰ型ＭＯＳトランジスタであり、これらが並列
に接続されてスイッチ機能を果たすものである。つま
り、制御信号Ｃ及びその反転信号＊Ｃがないときには、
トランジスタ１，２ともにオフ（非導通）状態であり、
入力信号Ａと出力信号ｆとは切り離されている。そし
て、制御信号Ｃ及び反転信号＊Ｃをそのゲートに受ける
と、トランジスタ１，２はともにオン（導通）状態とな
り、入力信号Ａは伝送されて、出力信号ｆとして出力さ
れる。このとき、Ｎ型ＭＯＳトランジスタ１とＰ型ＭＯ
Ｓトランジスタ２とが入力信号Ａの電圧に対して反対特
性の抵抗値を示すので、これらの合成抵抗は、トランジ
スタ単体のときに較べ、線形性が改善される。
的な構成を示す図であり、１はＮ型ＭＯＳトランジス
タ、２はＰ型ＭＯＳトランジスタであり、これらが並列
に接続されてスイッチ機能を果たすものである。つま
り、制御信号Ｃ及びその反転信号＊Ｃがないときには、
トランジスタ１，２ともにオフ（非導通）状態であり、
入力信号Ａと出力信号ｆとは切り離されている。そし
て、制御信号Ｃ及び反転信号＊Ｃをそのゲートに受ける
と、トランジスタ１，２はともにオン（導通）状態とな
り、入力信号Ａは伝送されて、出力信号ｆとして出力さ
れる。このとき、Ｎ型ＭＯＳトランジスタ１とＰ型ＭＯ
Ｓトランジスタ２とが入力信号Ａの電圧に対して反対特
性の抵抗値を示すので、これらの合成抵抗は、トランジ
スタ単体のときに較べ、線形性が改善される。
【０００４】さらに、図８は、従来のサブストレート変
調を受ける伝送ゲートの構成を示す図である。この回路
では、図７の基本構成に対し、制御信号Ｃ及び反転信号
＊Ｃがないときにトランジスタ２のバックゲートを電源
Ｖcc（＋）に繋ぐスイッチ回路４と、制御信号Ｃ及び反
転信号＊Ｃを受けるとトランジスタ２のバックゲートを
入力信号Ａに繋ぐスイッチ回路３と、が設けられてい
る。これらのスイッチ回路３，４の働きにより、トラン
ジスタ２のバックゲートが入力信号Ａによる変調を受け
て、伝送ゲートの抵抗値の線形性がさらに改善される。
調を受ける伝送ゲートの構成を示す図である。この回路
では、図７の基本構成に対し、制御信号Ｃ及び反転信号
＊Ｃがないときにトランジスタ２のバックゲートを電源
Ｖcc（＋）に繋ぐスイッチ回路４と、制御信号Ｃ及び反
転信号＊Ｃを受けるとトランジスタ２のバックゲートを
入力信号Ａに繋ぐスイッチ回路３と、が設けられてい
る。これらのスイッチ回路３，４の働きにより、トラン
ジスタ２のバックゲートが入力信号Ａによる変調を受け
て、伝送ゲートの抵抗値の線形性がさらに改善される。
【０００５】
【発明が解決しようとする課題】このようにトランジス
タのバックゲートに対し入力信号による変調を施すこと
で、伝送ゲートにおける伝送歪みが、ある程度までは改
善される。しかし、従来は、サブストレート変調の呼び
名が示す通り、バックゲートに変調を施すのに、そのバ
ックゲートに直結しているサブストレートに変調をかけ
ることで、サブストレート変調を行っていた。このた
め、並列接続されたトランジスタの何れか一方にしか、
変調を施すことができなかった。すなわち、伝送ゲート
がＰ型サブストレート上に作られた場合にはＮ型ＭＯＳ
トランジスタに対してのみサブストレート変調が可能で
あり、伝送ゲートがＮ型サブストレート上に作られた場
合にはＰ型ＭＯＳトランジスタに対してのみサブストレ
ート変調が可能であった。
タのバックゲートに対し入力信号による変調を施すこと
で、伝送ゲートにおける伝送歪みが、ある程度までは改
善される。しかし、従来は、サブストレート変調の呼び
名が示す通り、バックゲートに変調を施すのに、そのバ
ックゲートに直結しているサブストレートに変調をかけ
ることで、サブストレート変調を行っていた。このた
め、並列接続されたトランジスタの何れか一方にしか、
変調を施すことができなかった。すなわち、伝送ゲート
がＰ型サブストレート上に作られた場合にはＮ型ＭＯＳ
トランジスタに対してのみサブストレート変調が可能で
あり、伝送ゲートがＮ型サブストレート上に作られた場
合にはＰ型ＭＯＳトランジスタに対してのみサブストレ
ート変調が可能であった。
【０００６】したがって、入力信号により変調しない方
のトランジスタの抵抗値は改善されないので、並列トラ
ンジスタの導通時の合成抵抗の値の線形性も劣る。その
ために、伝送ゲート全体の伝送歪みが、十分には抑制さ
れない。この発明の目的は、このような従来技術の問題
点を解決するものであって、並列トランジスタによる合
成抵抗の特性を改善し、伝送歪みの極めて小さい伝送ゲ
ートを実現することである。
のトランジスタの抵抗値は改善されないので、並列トラ
ンジスタの導通時の合成抵抗の値の線形性も劣る。その
ために、伝送ゲート全体の伝送歪みが、十分には抑制さ
れない。この発明の目的は、このような従来技術の問題
点を解決するものであって、並列トランジスタによる合
成抵抗の特性を改善し、伝送歪みの極めて小さい伝送ゲ
ートを実現することである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るこの発明の伝送ゲートの構成は、入力信号線と出力信
号線との間にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラ
ンジスタとが並列に接続されて成る伝送ゲートであっ
て、前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトラ
ンジスタとがともに、導通時に前記入力信号線からの信
号をバックゲートに受けることにより、サブストレート
変調されるものである。
るこの発明の伝送ゲートの構成は、入力信号線と出力信
号線との間にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラ
ンジスタとが並列に接続されて成る伝送ゲートであっ
て、前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトラ
ンジスタとがともに、導通時に前記入力信号線からの信
号をバックゲートに受けることにより、サブストレート
変調されるものである。
【０００８】また、この発明の他の伝送ゲートの構成
は、入力信号線と出力信号線との間にＮ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタとが並列に接続されて
成る伝送ゲートであって、前記Ｎ型ＭＯＳトランジスタ
（又は前記Ｐ型ＭＯＳトランジスタ）の領域の下方に埋
め込み分離層が設けられ、前記Ｐ型ＭＯＳトランジスタ
と前記Ｎ型ＭＯＳトランジスタとがともに、導通時に前
記入力信号線からの信号をバックゲートに受けることに
より、サブストレート変調されるものである。
は、入力信号線と出力信号線との間にＮ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタとが並列に接続されて
成る伝送ゲートであって、前記Ｎ型ＭＯＳトランジスタ
（又は前記Ｐ型ＭＯＳトランジスタ）の領域の下方に埋
め込み分離層が設けられ、前記Ｐ型ＭＯＳトランジスタ
と前記Ｎ型ＭＯＳトランジスタとがともに、導通時に前
記入力信号線からの信号をバックゲートに受けることに
より、サブストレート変調されるものである。
【０００９】さらに、この発明の伝送ゲートの具体的な
構成は、ソース及びドレインの何れか一方が入力信号線
に接続されソース及びドレインの何れか他方が出力信号
線に接続されゲートが制御信号（又はその反転信号）を
受けるＮ型ＭＯＳトランジスタと、ソース及びドレイン
の何れか一方が前記入力信号線に接続されソース及びド
レインの何れか他方が前記出力信号線に接続されゲート
が前記制御信号の反転信号（又は前記制御信号）を受け
るＰ型ＭＯＳトランジスタと、を具備する伝送ゲートで
あって、前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯ
Ｓトランジスタの何れか一方の領域の下方の埋め込み分
離層と、前記制御信号（又はその反転信号）を受けると
前記Ｐ型ＭＯＳトランジスタのバックゲートを正の基準
電圧線に導通させる第１のスイッチ回路と、前記制御信
号の反転信号（又は前記制御信号）を受けると前記Ｐ型
ＭＯＳトランジスタのバックゲートを前記入力信号線に
導通させる第２のスイッチ回路と、前記制御信号の反転
信号（又は前記制御信号）を受けると前記Ｎ型ＭＯＳト
ランジスタのバックゲートを負の基準電圧線に導通させ
る第３のスイッチ回路と、前記制御信号（又はその反転
信号）を受けると前記Ｎ型ＭＯＳトランジスタのバック
ゲートを前記入力信号線に導通させる第４のスイッチ回
路と、を備える伝送ゲートである。
構成は、ソース及びドレインの何れか一方が入力信号線
に接続されソース及びドレインの何れか他方が出力信号
線に接続されゲートが制御信号（又はその反転信号）を
受けるＮ型ＭＯＳトランジスタと、ソース及びドレイン
の何れか一方が前記入力信号線に接続されソース及びド
レインの何れか他方が前記出力信号線に接続されゲート
が前記制御信号の反転信号（又は前記制御信号）を受け
るＰ型ＭＯＳトランジスタと、を具備する伝送ゲートで
あって、前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯ
Ｓトランジスタの何れか一方の領域の下方の埋め込み分
離層と、前記制御信号（又はその反転信号）を受けると
前記Ｐ型ＭＯＳトランジスタのバックゲートを正の基準
電圧線に導通させる第１のスイッチ回路と、前記制御信
号の反転信号（又は前記制御信号）を受けると前記Ｐ型
ＭＯＳトランジスタのバックゲートを前記入力信号線に
導通させる第２のスイッチ回路と、前記制御信号の反転
信号（又は前記制御信号）を受けると前記Ｎ型ＭＯＳト
ランジスタのバックゲートを負の基準電圧線に導通させ
る第３のスイッチ回路と、前記制御信号（又はその反転
信号）を受けると前記Ｎ型ＭＯＳトランジスタのバック
ゲートを前記入力信号線に導通させる第４のスイッチ回
路と、を備える伝送ゲートである。
【００１０】
【作用】このような構成の、この発明の伝送ゲートにあ
っては、ＭＯＳトランジスタの領域の下方に埋め込み分
離層を設けて、トランジスタのバックゲートをサブスト
レートから切り離したことにより、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタのそれぞれのバックゲー
トに対し、独立に、従来のサブストレート変調と全く同
様の変調すなわち入力信号による変調を、施すことが可
能である。したがって、並列に接続されたＰ型ＭＯＳト
ランジスタおよびＮ型ＭＯＳトランジスタが、共にその
バックゲートに、入力信号による変調すなわち従来のサ
ブストレート変調を受けるので、共にその抵抗特性が改
善される。その結果、伝送ゲート全体の合成抵抗の線形
性がよくなり、入力信号をほとんど歪ませることなく伝
送して出力信号とすることができる。
っては、ＭＯＳトランジスタの領域の下方に埋め込み分
離層を設けて、トランジスタのバックゲートをサブスト
レートから切り離したことにより、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタのそれぞれのバックゲー
トに対し、独立に、従来のサブストレート変調と全く同
様の変調すなわち入力信号による変調を、施すことが可
能である。したがって、並列に接続されたＰ型ＭＯＳト
ランジスタおよびＮ型ＭＯＳトランジスタが、共にその
バックゲートに、入力信号による変調すなわち従来のサ
ブストレート変調を受けるので、共にその抵抗特性が改
善される。その結果、伝送ゲート全体の合成抵抗の線形
性がよくなり、入力信号をほとんど歪ませることなく伝
送して出力信号とすることができる。
【００１１】また、制御信号がないときには、それぞれ
のバックゲートが正の基準電圧及び負の基準電圧に繋が
るので、並列に接続されたＰ型ＭＯＳトランジスタおよ
びＮ型ＭＯＳトランジスタがともに、高いオフ抵抗を示
し、入力信号と出力信号とは完全に切り離されて、スイ
ッチ機能が実行される。
のバックゲートが正の基準電圧及び負の基準電圧に繋が
るので、並列に接続されたＰ型ＭＯＳトランジスタおよ
びＮ型ＭＯＳトランジスタがともに、高いオフ抵抗を示
し、入力信号と出力信号とは完全に切り離されて、スイ
ッチ機能が実行される。
【００１２】
【実施例】以下、この発明の構成の伝送ゲートの一実施
例を、図を参照しながら詳しく説明する。図１は、この
発明の伝送ゲートの具体的構成を示す一実施例である。
１はＮ型ＭＯＳトランジスタ、２はＰ型ＭＯＳトランジ
スタであり、並列に接続されてスイッチ機能を果たす。
スイッチ回路４は、制御信号Ｃがないときに、トランジ
スタ２のバックゲート２ａを電源Ｖcc（＋）に繋ぐもの
であり、スイッチ回路３は、反転信号＊Ｃを受けるとト
ランジスタ２のバックゲート２ａを入力信号Ａに繋ぐも
のであり、トランジスタ２に対して従来のいわゆるサブ
ストレート変調を行うためのものである。
例を、図を参照しながら詳しく説明する。図１は、この
発明の伝送ゲートの具体的構成を示す一実施例である。
１はＮ型ＭＯＳトランジスタ、２はＰ型ＭＯＳトランジ
スタであり、並列に接続されてスイッチ機能を果たす。
スイッチ回路４は、制御信号Ｃがないときに、トランジ
スタ２のバックゲート２ａを電源Ｖcc（＋）に繋ぐもの
であり、スイッチ回路３は、反転信号＊Ｃを受けるとト
ランジスタ２のバックゲート２ａを入力信号Ａに繋ぐも
のであり、トランジスタ２に対して従来のいわゆるサブ
ストレート変調を行うためのものである。
【００１３】さらに、ここでは、Ｎ型ＭＯＳトランジス
タの領域の下方に埋め込み分離層を設けて、トランジス
タ１のバックゲート１ａとトランジスタ２のバックゲー
ト２ａとを切り離したことにより、スイッチ回路１０
３，１０４を設けてトランジスタ１に対しても入力信号
Ａによる変調を行うことができるように構成されてい
る。詳述すると、スイッチ回路１０４は、反転信号＊Ｃ
がないときに、トランジスタ１のバックゲート１ａを電
源Ｖee（−）に繋ぎ、スイッチ回路１０３は、制御信号
Ｃを受けるとトランジスタ１のバックゲート１ａを入力
信号Ａに繋ぐことで、トランジスタ１に対しても従来の
いわゆるサブストレート変調を行うものである。
タの領域の下方に埋め込み分離層を設けて、トランジス
タ１のバックゲート１ａとトランジスタ２のバックゲー
ト２ａとを切り離したことにより、スイッチ回路１０
３，１０４を設けてトランジスタ１に対しても入力信号
Ａによる変調を行うことができるように構成されてい
る。詳述すると、スイッチ回路１０４は、反転信号＊Ｃ
がないときに、トランジスタ１のバックゲート１ａを電
源Ｖee（−）に繋ぎ、スイッチ回路１０３は、制御信号
Ｃを受けるとトランジスタ１のバックゲート１ａを入力
信号Ａに繋ぐことで、トランジスタ１に対しても従来の
いわゆるサブストレート変調を行うものである。
【００１４】また、図２は、この発明の伝送ゲートの具
体的構成を示す他の実施例であり、図１の構成と異なる
のは、スイッチ回路３，１０３に代わるスイッチ回路１
１３，１２３が、入力信号による変調の効果を高めるた
めに、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとが並列に接続されて構成されていることである。こ
のように、スイッチ回路の構成は、トランジスタ１つに
より構成されるものに限られるわけではなく、複数のト
ランジスタから構成されていてもよい。
体的構成を示す他の実施例であり、図１の構成と異なる
のは、スイッチ回路３，１０３に代わるスイッチ回路１
１３，１２３が、入力信号による変調の効果を高めるた
めに、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとが並列に接続されて構成されていることである。こ
のように、スイッチ回路の構成は、トランジスタ１つに
より構成されるものに限られるわけではなく、複数のト
ランジスタから構成されていてもよい。
【００１５】ここで、トランジスタの領域の下方に設け
られる埋め込み分離層について述べる。図３は、この発
明に用いられているＮ型ＭＯＳトランジスタの断面構造
を示す説明図であり、４０はＰ型サブストレート（Ｐ−
ＳＵＢ）、４１はフィールド酸化膜、４２はゲート、４
３はソース配線、４４はドレイン配線、４６はバックゲ
ートであり、以上は通常のＮ型ＭＯＳトランジスタと同
様であるが、さらに、３９はＮ型の埋め込み分離層、４
５は、バックゲート４６に通じており、バックゲート４
６を他へ接続するための配線である。比較のために、図
４に通常のＮ型ＭＯＳトランジスタの断面構造を示す
が、この場合には、Ｐ型サブストレート４０とバックゲ
ート４６とが直結している。
られる埋め込み分離層について述べる。図３は、この発
明に用いられているＮ型ＭＯＳトランジスタの断面構造
を示す説明図であり、４０はＰ型サブストレート（Ｐ−
ＳＵＢ）、４１はフィールド酸化膜、４２はゲート、４
３はソース配線、４４はドレイン配線、４６はバックゲ
ートであり、以上は通常のＮ型ＭＯＳトランジスタと同
様であるが、さらに、３９はＮ型の埋め込み分離層、４
５は、バックゲート４６に通じており、バックゲート４
６を他へ接続するための配線である。比較のために、図
４に通常のＮ型ＭＯＳトランジスタの断面構造を示す
が、この場合には、Ｐ型サブストレート４０とバックゲ
ート４６とが直結している。
【００１６】このように、Ｎ型ＭＯＳトランジスタの領
域の下方に、Ｎ型の埋め込み分離層３９が設けられて、
Ｐ型サブストレート４０とバックゲート４６とが分離さ
れているので、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳト
ランジスタのそれぞれのバックゲートを独立に変調する
ことができる。なお、Ｎ型サブストレートを採用した場
合には、Ｐ型ＭＯＳトランジスタの領域の下方にＰ型の
埋め込み分離層を設ければよいし、絶縁物による埋め込
み分離層を形成すれば、Ｐ型サブストレートとＮ型サブ
ストレートのどちらでも同様である。また、埋め込み分
離層は、高電圧による加速が可能なイオン注入装置によ
るチャネリング効果等を利用して形成可能であり、いわ
ゆるゲッタリング機能等を兼用させてもよい。
域の下方に、Ｎ型の埋め込み分離層３９が設けられて、
Ｐ型サブストレート４０とバックゲート４６とが分離さ
れているので、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳト
ランジスタのそれぞれのバックゲートを独立に変調する
ことができる。なお、Ｎ型サブストレートを採用した場
合には、Ｐ型ＭＯＳトランジスタの領域の下方にＰ型の
埋め込み分離層を設ければよいし、絶縁物による埋め込
み分離層を形成すれば、Ｐ型サブストレートとＮ型サブ
ストレートのどちらでも同様である。また、埋め込み分
離層は、高電圧による加速が可能なイオン注入装置によ
るチャネリング効果等を利用して形成可能であり、いわ
ゆるゲッタリング機能等を兼用させてもよい。
【００１７】さらに、図５は、この発明の伝送ゲートを
４個用いた応用例であり、オーディオ装置の入力信号選
択回路の一例である。この回路では、コード化された選
択信号ＣＲＴＬ１，ＣＴＲＬ２をデコーダ５５がデコー
ドして４つのうち１つの制御信号を出力する。この制御
信号により伝送ゲート５１，５２，５３，５４のうちか
ら１つが選択されて導通し、この選択された伝送ゲート
に入力されている入力信号のみが、出力信号ＯＵＴとし
て出力される。
４個用いた応用例であり、オーディオ装置の入力信号選
択回路の一例である。この回路では、コード化された選
択信号ＣＲＴＬ１，ＣＴＲＬ２をデコーダ５５がデコー
ドして４つのうち１つの制御信号を出力する。この制御
信号により伝送ゲート５１，５２，５３，５４のうちか
ら１つが選択されて導通し、この選択された伝送ゲート
に入力されている入力信号のみが、出力信号ＯＵＴとし
て出力される。
【００１８】図６は、この発明の構成の伝送ゲート及び
従来の構成の伝送ゲートにおける伝送特性を測定したも
のであり、横軸が入力信号の振幅の対数軸、縦軸が出力
信号に現れた歪みの大きさの対数軸である。測定結果６
４は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとを並列に接続しただけの従来の回路構成（図７参
照）における伝送特性であり、測定結果６２，６２は、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
並列に接続し、何れか一方のみをサブストレート変調し
た従来の回路構成（図８参照）における伝送特性であ
る。そして、測定結果６１は、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタとを並列に接続し、これらを
共に入力信号により変調した、この発明の回路構成（図
８参照）における伝送特性であり、従来のものの測定結
果６２〜６４に較べて、１／２〜１／１０にまで、歪み
が抑制されていることが判る。
従来の構成の伝送ゲートにおける伝送特性を測定したも
のであり、横軸が入力信号の振幅の対数軸、縦軸が出力
信号に現れた歪みの大きさの対数軸である。測定結果６
４は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タとを並列に接続しただけの従来の回路構成（図７参
照）における伝送特性であり、測定結果６２，６２は、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
並列に接続し、何れか一方のみをサブストレート変調し
た従来の回路構成（図８参照）における伝送特性であ
る。そして、測定結果６１は、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタとを並列に接続し、これらを
共に入力信号により変調した、この発明の回路構成（図
８参照）における伝送特性であり、従来のものの測定結
果６２〜６４に較べて、１／２〜１／１０にまで、歪み
が抑制されていることが判る。
【００１９】
【発明の効果】以上の説明から理解できるように、この
発明の伝送ゲートにあっては、並列トランジスタのそれ
ぞれのバックゲートを入力信号により変調することで、
導通時の合成抵抗の値の線形性が飛躍的に改善される。
その結果、伝送ゲート全体の伝送歪みが十分に抑制さ
れ、伝送歪みの極めて小さい伝送ゲートを実現すること
ができる。
発明の伝送ゲートにあっては、並列トランジスタのそれ
ぞれのバックゲートを入力信号により変調することで、
導通時の合成抵抗の値の線形性が飛躍的に改善される。
その結果、伝送ゲート全体の伝送歪みが十分に抑制さ
れ、伝送歪みの極めて小さい伝送ゲートを実現すること
ができる。
【図１】この発明の伝送ゲートの一実施例の具体的構成
を示す回路図である。
を示す回路図である。
【図２】この発明の伝送ゲートの他の実施例の具体的構
成を示す回路図である。
成を示す回路図である。
【図３】この発明の伝送ゲートを構成するＮ型ＭＯＳト
ランジスタの断面構造を示す説明図である。
ランジスタの断面構造を示す説明図である。
【図４】通常のＮ型ＭＯＳトランジスタの断面構造を示
す説明図である。
す説明図である。
【図５】この発明の伝送ゲートを応用したオーディオ装
置の選択回路のブロック図である。
置の選択回路のブロック図である。
【図６】この発明の構成の伝送ゲート及び従来の構成の
伝送ゲートの伝送特性を測定したものである。
伝送ゲートの伝送特性を測定したものである。
【図７】従来の構成の伝送ゲートの回路図である。
【図８】従来の構成の伝送ゲートの回路図である。
１…Ｎ型ＭＯＳトランジスタ ２…Ｐ型ＭＯＳトランジスタ ３，４，１０３，１０４，１１３，１２３…スイッチ回
路 ３９…Ｎ型埋め込み分離層 ４０…Ｐ型サブストレート ４１…フィールド酸化膜 ４２…ゲート ４３…ソース配線 ４４…ドレイン配線 ４５…配線 ４６…バックゲート ５１，５２，５３，５４…伝送ゲート ５５…デコーダ ６１，６２，６３，６４…測定結果
路 ３９…Ｎ型埋め込み分離層 ４０…Ｐ型サブストレート ４１…フィールド酸化膜 ４２…ゲート ４３…ソース配線 ４４…ドレイン配線 ４５…配線 ４６…バックゲート ５１，５２，５３，５４…伝送ゲート ５５…デコーダ ６１，６２，６３，６４…測定結果
Claims (3)
- 【請求項１】入力信号線と出力信号線との間にＮ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタとが並列に接
続されて成る伝送ゲートにおいて、 前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジ
スタとがともに、導通時に前記入力信号線からの信号を
バックゲートに受けることにより、サブストレート変調
されることを特徴とする伝送ゲート。 - 【請求項２】入力信号線と出力信号線との間にＮ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタとが並列に接
続されて成る伝送ゲートにおいて、 前記Ｎ型ＭＯＳトランジスタ（又は前記Ｐ型ＭＯＳトラ
ンジスタ）の領域の下方に埋め込み分離層が設けられ、
前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジ
スタとがともに、導通時に前記入力信号線からの信号を
バックゲートに受けることにより、サブストレート変調
されることを特徴とする伝送ゲート。 - 【請求項３】ソース及びドレインの何れか一方が入力信
号線に接続されソース及びドレインの何れか他方が出力
信号線に接続されゲートが制御信号（又はその反転信
号）を受けるＮ型ＭＯＳトランジスタと、ソース及びド
レインの何れか一方が前記入力信号線に接続されソース
及びドレインの何れか他方が前記出力信号線に接続され
ゲートが前記制御信号の反転信号（又は前記制御信号）
を受けるＰ型ＭＯＳトランジスタと、を具備する伝送ゲ
ートにおいて、 前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトラン
ジスタの何れか一方の領域の下方の埋め込み分離層と、
前記制御信号（又はその反転信号）を受けると前記Ｐ型
ＭＯＳトランジスタのバックゲートを正の基準電圧線に
導通させる第１のスイッチ回路と、前記制御信号の反転
信号（又は前記制御信号）を受けると前記Ｐ型ＭＯＳト
ランジスタのバックゲートを前記入力信号線に導通させ
る第２のスイッチ回路と、前記制御信号の反転信号（又
は前記制御信号）を受けると前記Ｎ型ＭＯＳトランジス
タのバックゲートを負の基準電圧線に導通させる第３の
スイッチ回路と、前記制御信号（又はその反転信号）を
受けると前記Ｎ型ＭＯＳトランジスタのバックゲートを
前記入力信号線に導通させる第４のスイッチ回路と、を
設けることを特徴とする伝送ゲート。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278738A JPH0595266A (ja) | 1991-09-30 | 1991-09-30 | 伝送ゲート |
| US07/951,852 US5332916A (en) | 1991-09-30 | 1992-09-28 | Transmission gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278738A JPH0595266A (ja) | 1991-09-30 | 1991-09-30 | 伝送ゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595266A true JPH0595266A (ja) | 1993-04-16 |
Family
ID=17601523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278738A Pending JPH0595266A (ja) | 1991-09-30 | 1991-09-30 | 伝送ゲート |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5332916A (ja) |
| JP (1) | JPH0595266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192106A (ja) * | 2007-02-08 | 2008-08-21 | Ricoh Co Ltd | インタフェース回路 |
| JP2011254304A (ja) * | 2010-06-02 | 2011-12-15 | Asahi Kasei Electronics Co Ltd | Ｃｍｏｓアナログスイッチ回路、負電圧サンプリング回路 |
| JP2013165349A (ja) * | 2012-02-09 | 2013-08-22 | Lapis Semiconductor Co Ltd | 増幅器及び半導体装置 |
| JP2015041897A (ja) * | 2013-08-22 | 2015-03-02 | 株式会社東芝 | スイッチ回路 |
Families Citing this family (17)
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| KR0146082B1 (ko) * | 1995-09-22 | 1998-12-01 | 문정환 | 프로그래머블 아날로그 스위치 |
| JPH1074843A (ja) * | 1996-06-28 | 1998-03-17 | Toshiba Corp | 多電源集積回路および多電源集積回路システム |
| US5767733A (en) * | 1996-09-20 | 1998-06-16 | Integrated Device Technology, Inc. | Biasing circuit for reducing body effect in a bi-directional field effect transistor |
| JP3258930B2 (ja) * | 1997-04-24 | 2002-02-18 | 東芝マイクロエレクトロニクス株式会社 | トランスミッション・ゲート |
| US5872477A (en) * | 1997-06-13 | 1999-02-16 | Vtc Inc. | Multiplexer with CMOS break-before-make circuit |
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| DE102006053084A1 (de) * | 2006-11-10 | 2008-05-21 | Austriamicrosystems Ag | Transistoranordnung und Verfahren zu deren Entwurf |
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| KR20120093954A (ko) * | 2009-10-12 | 2012-08-23 | 사이클로스 세미컨덕터, 인크. | 인덕터 오버헤드 없이 공진 클록 분배 네트워크들에서 고유 주파수를 선택하는 방법 |
| JP2013219503A (ja) * | 2012-04-06 | 2013-10-24 | Toshiba Corp | 半導体集積回路 |
| CN103594067B (zh) * | 2013-11-28 | 2016-08-17 | 矽创电子股份有限公司 | 显示面板的驱动电路 |
| CN107786190B (zh) * | 2017-11-09 | 2021-05-28 | 中国电子科技集团公司第二十四研究所 | 一种带漏电流消除技术的低导通电阻平坦度模拟开关 |
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| CN113300694B (zh) * | 2021-06-02 | 2021-10-22 | 哈尔滨工业大学 | 一种超宽带低损耗高隔离的全差分结构射频开关 |
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-
1991
- 1991-09-30 JP JP3278738A patent/JPH0595266A/ja active Pending
-
1992
- 1992-09-28 US US07/951,852 patent/US5332916A/en not_active Expired - Lifetime
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| US9136835B2 (en) | 2013-08-22 | 2015-09-15 | Kabushiki Kaisha Toshiba | Switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5332916A (en) | 1994-07-26 |
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