KR20120093954A - 인덕터 오버헤드 없이 공진 클록 분배 네트워크들에서 고유 주파수를 선택하는 방법 - Google Patents

인덕터 오버헤드 없이 공진 클록 분배 네트워크들에서 고유 주파수를 선택하는 방법 Download PDF

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KR20120093954A
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마리오스 씨. 파파에프시미오우
알렉산더 이시이
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사이클로스 세미컨덕터, 인크.
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Abstract

공진 클록 분배 네트워크들을 위한 인덕터 아키텍처가 제안된다. 이 아키텍처는 인덕터들의 선택적인 디커플링에 의해 공진 클록 분배 네트워크의 고유 주파수를 조정하여, 다중 클록 주파수들에서 에너지가 효율적인 동작을 달성할 수 있다. 제안된 아키텍처는 집적된 인덕터를 구비하는 공진 클록 네트워크들의 설계를 우선적인 목표로 하고, 어떠한 영역 오버헤드도 보이지 않는다. 그러한 아키텍처는 일반적으로 마이크로프로세서들, ASIC들, 및 SOC들과 같은 다중 클록 주파수들, 고성능 및 저전력 클로킹 요구사항들을 갖는 반도체 디바이스들에 적용가능하다. 더욱이, 그러한 아키텍처는 달성가능한 성능 레벨들에 따라 반도체 디바이스들의 비닝에도 적용가능하다.

Description

인덕터 오버헤드 없이 공진 클록 분배 네트워크들에서 고유 주파수를 선택하는 방법{METHOD FOR SELECTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS WITH NO INDUCTOR OVERHEAD}
관련 출원의 상호 참조
본 출원은, 2009년 10월 12일에 출원되었으며 그 전체 내용이 본 명세서 내에 통합되는 "SYSTEMS AND METHODS FOR RESONANT CLOCKING INTEGRATED CIRCUITS"라는 제목의 미국 특허 가출원 제61/250,830호의 전환(conversion)이며 그에 대한 우선권을 주장한다. 본 특허 출원은 이하의 특허들과 출원들에 서술되어 있는 기술들과 관련되어 있으며, 이들의 전체 내용은 본 명세서에 통합된다.
2007년 5월 23일에 출원된 "Resonant Clock and Interconnect Architecture for Programmable Logic Devices"라는 제목의 미국 특허 가출원 제60/931,582호에 대한 우선권을 주장하는, 2009년 10월 12일에 출원된 "RESONANT CLOCK AND INTERCONNECT ARCHITECTURE FOR DIGITAL DEVICES WITH MULTIPLE CLOCK NETWORKS" 라는 제목의 미국 특허 출원 제12/125,009호;
이와 동시에 출원된 "RESONANT CLOCK DISTRIBUTION NETWORK ARCHITECTURE WITH PROGRAMMABLE DRIVERS"라는 제목의 미국 특허 출원 제 호;
이와 동시에 출원된 "ARCHITECTURE FOR CONTROLLING CLOCK CHARACTERISTICS"라는 제목의 미국 특허 출원 제 호;
이와 동시에 출원된 "ARCHITECTURE FOR ADJUSTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제 호;
이와 동시에 출원된 "ARCHITECTURE FOR FREQUENCY-SCALED OPERATION IN RESONANT CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제 호;
이와 동시에 출원된 "ARCHITECTURE FOR SINGLE-STEPPING IN RESONANT CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제 호;
이와 동시에 출원된 "ARCHITECTURE FOR OPERATING RESONANT CLOCK NETWORK IN CONVENTIONAL MODE"라는 제목의 미국 특허 출원 제 호; 및
이와 동시에 출원된 "RESONANT CLOCK DISTRIBUTION NETWORK ARCHITECTURE FOR TRACKING PARAMETER VARIATIONS IN CONVENTIONAL CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제 호.
본 발명은 일반적으로 다수의 클록 네트워크들 및 다양한 클록 주파수들을 갖는, 예를 들어, 마이크로프로세서들, ASIC(application-specific integrated circuit)들 및 SOC(System-on-Chip) 디바이스들 등의 디지털 디바이스들을 위한 클록 분배 네트워크 아키텍쳐들에 관한 것이다.
동기식 디지털 시스템들에서 클록 신호들의 효율적인 에너지 분배를 위한 공진 클록 분배 네트워크가 제안되었다. 이러한 네트워크들에서 효율적인 에너지 운용은 하나 이상의 인덕터들을 이용하여 클록 분배 네트워크의 기생 커패시턴스를 공진시킴으로써 달성된다. 클록 버퍼들의 수를 감소시킴으로써 지터가 극도로 낮은 클록 분배가 달성된다. 또한, 상대적으로 대칭적인 올-메탈 분배 네트워크(relatively symmetric all-metal distribution networks)을 설계함으로써 분배 클록 신호들 간에 극도로 낮은 스큐가 달성된다. 전체적인 네트워크 성능은 동작 속도 및 전체 네트워크 인덕턴스, 레지스턴스, 크기, 및 토폴로지에 의존하며, 더 낮은 저항 대칭 네트워크들(lower-resistance symmetric networks)일수록, 적절한 인덕턴스로 설계될 경우, 더 낮은 지터, 스큐, 및 에너지 소모로 귀결된다.
실제로, 디지털 디바이스들은 종종 다수의 클록 주파수에서 동작하도록 지정 및 설계된다. 예를 들어, 고성능 마이크로프로세서는 범위가 100MHz에서 3GHz까지인 다수의 클록 주파수에서 동작하도록 설계될 수 있다. 클록 신호를 시간의 경과에 따라 상이한 클록 주파수들에서 작동시키는 기술은 통상 주파수 스케일링이라 지칭되며, 반도체 디바이스들 내에서의 전력 소모를 감소시키기 위한 필요성으로 인해 추구된다. 디지털 반도체 디바이스들에서의 전력 소모는, 이 디바이스들이 그들의 디지털 값들 사이에서 스위칭하는 레이트에 비례하여 증가한다. 성능 요구사항이 감소될 경우, 이 레이트는 클록 신호의 주파수를 낮춤으로써 낮아질 수 있고, 이에 의해 전력 소모를 줄일 수 있다.
또한, 단일 주파수보다 더 많은 주파수에서의 클록 신호들의 동작은 디바이스 비닝(device binning)의 맥락에서, 즉, 제조 변화들로 인해 동일한 설계 및 기능의 다른 디바이스보다 더 높은 피크 클록 주파수에서 동작할 수 있는 디바이스를 프리미엄을 붙여 판매하는 관습에서도 발생한다. 예를 들어, "고속" 반도체 제조 코너에서 제조된 마이크로프로들세서의 배치(batch)는 3GHz까지의 클록 주파수들에서 구동할 수 있는 마이크로프로세서들을 포함할 수 있는 반면, "전형적" 반도체 제조 코너에서 제조된 마이크로프로세서들의 동일 설계 배치는 기껏해야 2GHz에서의 클록 주파수들에서 구동할 수 있는 마이크로프로세서들을 포함할 수 있다. 동일한 설계인 경우, 제1의 "고속" 배치(batch) 내의 마이크로프로세서들은 그들의 더 우수하게 달성된 성능으로 인해 상당히 높은 가격에서 판매될 수 있다.
멀티 주파수 동작 관계에서 공진 클록 분배 네트워크들의 구성에 대한 도전은 전형적으로 이 네트워크들이 공진 네트워크의 고유 주파수 주위에 중심을 갖는 상대적으로 협소한 범위의 클록 주파수들에 대해 그들의 최고 에너지 효율을 달성하는 것이다. 이러한 협소한 범위 밖의 클록 주파수들에 대해, 에너지 효율은 상대적으로 빨리 그리고 공진 클록킹의 본래의 에너지 이점보다 더 큰 정도까지 열화된다. 예를 들어, 3GHz의 타겟 주파수로 설계된 마이크로프로세서를 고려하더라도, 그 디지털 로직은 제조 후 단지 2GHz의 피크 클록 레이트만을 달성할 수 있다. 마이크로프로세서의 비공진 클록 구현에서, 클록 네트워크는 2GHz에서 동작되며, 그 2GHz 동작 주파수에 비례하여 전력을 소모할 것이다. 그러나, 공진 클록 설계에서, 공진 클록 네트워크가 그것의 고유 주파수인 3GHz 대신에 2GHz에서 동작하는 경우, 그것의 전력 소모는 2GHz에서 비공진 설계의 전력 소모를 상당히 초과할 수 있다.
과도한 전력 소모뿐만 아니라, 공진 클록 네트워크가 그것의 고유 주파수로부터 벗어나서 동작하는 경우, 고유 주파수와 동작 주파수 사이의 불일치가 증가함에 따라, 클록 파형(waveform)의 형태는 점차 변형된다. 극단적인 환경에서, 제조 후 최대 클록 주파수(peak clock frequency)가 공진 클록 네트워크의 고유 주파수로부터 멀리 벗어나서, 클록킹된 소자들(clocked elements)이 그것을 사용하여 적절히 기능할 수 없고 그 후에 그 장치가 전체적으로 기능하지 못할 정도로 클록 파형이 변형될 수 있다.
다수의 간단한 다른 비실용적인 방법들로 상술한 문제들을 다루는 것이 가능하다. 하나의 이러한 접근법은, 커패시턴스(capacitance)를 공진 클록 네트워크에 선택적으로 도입하는 것을 제공함으로써 고유 주파수의 조정을 가능하게 하는 것이다. 그러나, 공진 클록 네트워크의 커패시턴스가 증가함에 따라 공진 클록 네트워크의 에너지 효율은 감소하기 때문에, 커패시턴스를 도입함으로써 고유 주파수를 조정하는 것은 더 낮은 동작 주파수들에서의 전력 절약들(savings)과 타협해야 한다. 또한, 여분의 커패시턴스의 면적 오버헤드(area overhead)가 매우 높을 수 있다.
고유 주파수의 조정에 대한 다른 접근법은 선택적으로 이용될 수 있는 인덕터들의 직렬 또는 병렬 결합들의 배치이다. 일반적으로, 이러한 결합들은 다수의 인덕터들, 또는 상대적으로 복잡한 인턱터 구조들을 요구하고, 특히 셋 이상의 고유 주파수들에 대한 지원이 요구되는 경우, 잠재적으로 매우 높은 면적 오버헤드들을 야기한다.
공진 클록 분배 네트워크들에 대한 아키텍처들은, "A 225MHz Resonant Clocked ASIC Chip," by Ziesler C, et al., International Symposium on Low -Power Electronic Design, August 2003; "Energy Recovery Clocking Scheme and Flip-Flops for_Ultra Low-Energy Applications," by Cooke, M., et al., International Symposium on Low - Power Electronic Design, August 2003; 및 "Resonant Clocking Using Distributed Parasitic Capacitance," by Drake, A., et al., Journal of Solid - State Circuits, Vol. 39, No. 9, September 2004; "900MHz to 1.2GHz two-phase resonant clock network with programmable driver and loading," by Chueh J.-Y., et al., IEEE 2006 Custom Integrated Circuits Conference, September 2006; "A 0.8-1.2GHz frequency tunable single-phase resonant-clocked FIR filter," by Sathe V., et al., IEEE 2007 Custom Integrated Circuits Conference, September 2007; "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor," by Chan S., et al., IEEE Journal of Solid State Circuits, Vol. 44, No. 1, January 2009 를 포함하는 다양한 논문들에서 설명되고 경험적으로 평가되고 있다. 모든 이러한 논문들에서, 공진 클록 분배 네트워크들은 하나의 고유 주파수에 제한된다. 전술한 문제들을 다루는 방법으로 공진 클록 네트워크들의 고유 주파수를 조정하기 위한 어떠한 시도도 이루어지고 있지 않으며, 어떠한 방법도 제안되고 있지 않다.
공진 클록 분배 네트워크들을 위한 인덕터 아키텍처가 제안된다. 이러한 아키텍처는 인덕터들을 선택적으로 디커플링시킴으로써 공진 클록 분배 네트워크의 고유 주파수의 조정을 허용하여, 다수의 클록 주파수들에서 효율적인 에너지 운용을 달성할 수 있다. 제안된 아키텍처는, 집적된 인덕터들(integrated inductors)을 갖는 공진 클록 네트워크들의 설계를 주로 대상으로 하고 어떠한 면적 오버헤드들도 나타내지 않는다. 이러한 아키텍처는 일반적으로, 마이크로프로세서들, ASIC들, 및 SOC들과 같은 다수의 클록 주파수들과 고성능 및 저전력 클록킹 조건들을 갖는 반도체 디바이스들에 적용될 수 있다. 또한, 그것은 달성할 수 있는 성능 레벨들에 따른 반도체 디바이스들의 비닝(binning)에 적용될 수 있다.
공진 클록 분배 네트워크가 개시되며, 공진 클록 분배 네트워크는 클록 분배 네트워크와 전기적으로 결합된 복수의 공진 클록 드라이버를 포함하고, 각각의 공진 클록 드라이버는, 각각의 공진 클록 드라이버의 클록 노드와 전기적으로 결합된 유도성 소자(inductive element); 유도성 소자에 대응하는 디커플링 스위치를 포함하고, 복수의 공진 클록 드라이버들 각각의 유도성 소자는 대응하는 디커플링 스위치에 의해 선택적으로 인에이블되도록 구성되고; 복수의 공진 클록 드라이버들 각각은 클록 분배 네트워크에서 다른 복수의 클록 드라이버들 각각에 전기적으로 결합되고; 공진 클록 분배 네트워크의 고유 주파수는 공진 클록 분배 네트워크에서 인에이블되는 유도성 소자의 전체 수의 함수이고, 공진 클록 분배 네트워크의 고유 주파수는 공진 클록 분배 네트워크에서 인에이블될 다수의 유도성 소자들을 선택함으로써 조정된다.
또한, 기준 클록의 주파수와 정합하도록 고유 주파수를 조정함으로써, 공진 클록 분배 네트워크는, 추가적인 유도성 소자 오버헤드 없이, 공진 클록 분배 네트워크의 에너지 효율을 효율적으로 증가시킨다; 디커플링 스위치는 유도성 소자와 중간 지점(mid-point) 공급 노드 사이에 전기적으로 결합된 전송 게이트이다; 복수의 유도성 소자들 각각은 동일한 인덕턴스 값들을 가진다; 복수의 공진 클록 드라이버들 각각은 클록 노드와 전기적으로 결합된 하나 이상의 구동 소자들을 포함하고, 하나 이상의 구동 소자들은 클록 분배 네트워크의 기준 클록을 수신하고 전달하도록 구성된다; 하나 이상의 구동 소자들 각각은, 결과로 생기는 클록 신호를 구동하기 위하여 풀-업(pull-up) 소자 및 풀-다운(pull-down) 소자를 포함한다; 기준 클록은 풀-업 기준 클록 및 풀-다운 기준 클록을 포함하고, 풀-업 기준 클록은 복수의 구동 소자 각각의 풀-업 소자에 공급되고, 풀-다운 기준 클록은 복수의 구동 소자 각각의 풀-다운 소자에 공급된다; 하나 이상의 구동 소자 각각은 인에이블 신호와 결합되고, 특정(given) 구동 소자의 인에이블 신호는 특정 구동 소자가 기준 클록을 수신하고 전달하게 해준다; 특정 순간에서의 공진 클록 드라이버의 전체 구동 세기는 특정 순간에서 인에이블되는 복수의 구동 소자의 수의 함수이다; 기준 클록의 주파수는 복수의 드라이버 소자에 공급되기 전에 클록 분배 네트워크에 의해 특정 값으로 설정되고, 공진 클록 분배 네트워크의 고유 주파수는 공진 클록 분배 네트워크에서 다수의 유도성 소자를 선택적으로 인에이블(enabling)함으로써 공진 클록의 주파수로 조정될 수 있다.
또한, 공진 클록 분배 네트워크의 동작 방법이 개시되어 있으며, 이러한 동작 방법은, 복수의 공진 클록 드라이버들을 클록 분배 네트워크와 전기적으로 결합시키는 단계 - 각 공진 클록 드라이버는, 각각의 공진 클록 드라이버의 클록 노드와 전기적으로 결합된 유도성 소자 및 유도성 소자에 대응하는 디커플링 스위치를 포함하고, 복수의 공진 클록 드라이버들 각각의 유도성 소자는 대응하는 디커플링 스위치에 의해 선택적으로 인에이블되도록 구성되며, 공진 클록 분배 네트워크의 고유 주파수는 공진 클록 분배 네트워크에서 인에이블되는 유도성 소자들의 총 수의 함수임 - , 및 공진 클록 분배 네트워크의 다수의 유도성 소자들을 선택적으로 인에이블함으로써 공진 클록 분배 네트워크의 고유 주파수를 선택적으로 조정하는 단계를 포함한다.
또한, 복수의 공진 클록 드라이버들 각각은 클록 노드와 전기적으로 결합된 하나 이상의 구동 소자들을 포함하며, 하나 이상의 구동 소자들은 클록 분배 네트워크의 기준 클록을 수신하고 전파하도록 구성된다; 복수의 구동 소자들 각각은 인에이블 신호와 결합되며, 특정한 구동 소자의 인에이블 신호는 그 특정한 구동 소자가 기준 클록을 수신하고 전파하게 한다; 특정 순간에서 공진 클록 분배 네트워크의 전체 구동 세기는 그 특정 순간에서 인에이블된 하나 이상의 구동 소자들의 수의 함수이다; 하나 이상의 구동 소자들 각각은 풀-업 구동 소자 및 풀-다운 구동 소자를 포함한다; 풀-업 구동 소자들 각각은 듀티-조정된 제1 버전의 기준 클록을 수신하고, 풀-다운 구동 소자들 각각은 듀티-조정된 제2 버전의 기준 클록을 수신한다.
본 발명의 내용은, 아래의 발명을 실시하기 위한 구체적인 내용에 자세히 기술되는 선택가능한 개념들을 간략한 형태로 소개하기 위해 제공된다. 본 발명의 내용은, 청구되는 발명의 중요한 특징들 또는 필수적인 특징들을 식별하도록 의도되는 것은 아니며, 또한 청구되는 발명의 범위를 제한하는데 사용되도록 의도되는 것도 아니다.
도 1은 공진 클록 분배 네트워크의 전형적인 아키텍처를 나타낸 도면이다.
도 2는 집중 커패시터(lumped capacitor)로 모델링된 클록 부하를 갖는 공진 클록킹을 위한 전형적인 드라이버 설계를 나타낸 도면이다.
도 3은 클록 부하와 병렬인 커패시턴스를 선택적으로 도입하여 고유 주파수를 조정하고자 하는 접근 방식을 나타낸 도면이다.
도 4는 원래 인덕터와 병렬인 인덕턴스를 선택적으로 도입하여 고유 주파수를 조정하고자 하는 접근 방식을 나타낸 도면이다.
도 5는 공진 클록 분배 네트워크의 인덕터들을 선택적으로 디커플링하여 고유 주파수를 조정하기 위해 제안되는 접근 방식의 실시예를 나타낸 도면이다.
도 6은 공진 클록 분배 네트워크의 인덕터들을 선택적으로 디커플링하여 고유 주파수를 조정하기 위해 제안되는 접근 방식의 대체 실시예를 나타낸 도면이다.
도 1은 반도체 디바이스에 대한 전형적인 공진 클록 분배 네트워크 아키텍처를 나타낸다. 이 네트워크에서, 버퍼링된 분배 네트워크는, 올-메탈의 클록 분배 네트워크에 클록 신호를 구동하는데 사용되는 다수의 최종 공진 클록 구동들에 기준 클록 신호를 분배하는데 사용된다. 통상적으로, 이러한 올-메탈 네트워크는 대략 대칭적인 토폴로지를 가지며, 클록 신호를 반도체 디바이스의 클록킹되는 소자들(예를 들면, 플립-플롭 및 클록 게이터)에게 매우 낮은 스큐로 전달한다. 각각의 최종 공진 클록 드라이버는, 올-메탈 네트워크를 직접 구동하는 버퍼, 및 버퍼에 의해 보이는 부하의 기생 커패시턴스를 공진시켜 추가적인 구동 세기를 적은 에너지를 소모하면서 제공하기 위해 사용되는 인덕터를 포함한다. 결과적으로 버퍼, 인덕터 및 다른 부회로의 결합은 통상 공진 클록 드라이버로 칭해진다.
도 2는 전형적인 공진 클록 드라이버 설계를 도시하고, 여기서 클록 분배 네트워크는 집중 저항 R과 직렬인 집중 커패시터 C로서 모델링된다. 드라이버는 풀-업 PMOS 및 풀-다운 NMOS 디바이스를 포함하고, 이들은 공동으로 클록 분배 네트워크를 구동하는 버퍼를 구성한다. PMOS 디바이스는 클록 노드와 전원 단자간에 연결된다. NMOS 디바이스는 클록 노드와 접지 단자 간에 연결된다. 이들 2개의 디바이스들은 기준 클록 신호에 의해 구동된다. 인덕터 L은 클록 노드와 전원 노드 간에 클록 신호 발진의 대략 중간 지점(mid-point)에서의 전압으로 연결된다. 예컨대, 클록 신호가 0V와 1V 사이에서 발진하면, 중간 지점 전원 전압은 대략 0.5V이다. 도면의 드라이버에서, 중간 지점은 2개의 커패시터들 Cdd 및 Css를 이용하여 구현된다. 커패시터 Cdd는 중간 지점과 전원 단자간에 연결된다. 커패시터 Css는 중간 지점과 접지 단자 간에 연결된다. 에너지 절감을 최대화하기 위해, 인덕터의 값은, 인덕터에 의해 셋업되는 LC 탱크 및 클록 분배 네트워크의 기생 커패시턴스가 기준 클록 신호의 주파수와 대략 동일한 고유 주파수를 갖도록 대략적으로 선택된다. 스위치 S는 인덕터를 중간 지점 전원으로부터 선택적으로 디커플링하는데 이용될 수 있고, 이에 따라 비 공진 모드에서 클록 네트워크를 구동하는 옵션을 제공한다. 제어 신호 EN이 스위치를 턴온하는 경우, 드라이버는 공진 모드에서 동작한다. 스위치가 오프되는 경우, 다음에 드라이버는 비 공진 모드에서 동작한다. 도면에서, 스위치는 NMOS 게이트로서 도시된다. 일반적으로 이 스위치는 전형적으로 전송 게이트로서 구현된다.
공진 클록 드라이버의 에너지 효율은 다양한 설계 및 동작 파라미터들에 의존한다. 공진 시스템의 품질 계수 Q는 그 자신의 에너지 효율의 표시자이다. 이 계수는 (L / C)1/2 /R에 비례한다. 저항 R을 통해 기생 클록 부하 C를 충전 및 방전하는 전류 I의 흐름과 연관된 I2R 손실로 인해, 일반적으로, 에너지 효율은 R이 증가함에 따라 감소한다. 또한, 고정 고유 주파수에 있어서, 저항 R을 통해 흐르는 전류가 증가하므로, 에너지 효율은 커패시턴스 C가 증가함에 따라 감소한다.
공진 클록 드라이버 LC 탱크의 고유 주파수와 기준 클록 신호의 주파수간의 부정합은 공진 클록 네트워크의 에너지 효율에 영향을 주는 또 다른 중요한 팩터이다. 공진 클록 드라이버를 구동하는 기준 클록의 주파수가 공진 클록 드라이버의 고유 주파수로부터 더 멀리 이동함에 따라, 에너지 효율은 감소한다. 2개의 주파수들간의 부정합이 너무 커지는 경우, 공진 클록 드라이버의 에너지 소모는 과다하게 되고, 또한 터무니없이 높게 된다. 게다가, 클록 파형의 형상은 플립-플롭 또는 다른 클록킹된 소자들을 클록킹하는데 신뢰할만하게 이용될 수 없도록 왜곡될 수 있다. 따라서, 공진 클록 드라이버들은, 주파수 스케일링을 이용하는 반도체 디바이스에 의해 전형적으로 지원되는 클록 주파수들의 범위보다, 이들이 효율적으로 동작하는 더 좁은 범위의 클록 주파수들을 갖는 경향이 있다. 실제로, 주파수 스케일링된 반도체 디바이스에서 이용되는 넓은 범위의 동작 주파수들을 지원하기 위해, 공진 드라이버는 하나 보다 많은 고유 주파수에서 동작할 수 있어야 한다.
도 3은 클록 부하와 병렬로 커패시턴스의 선택적인 도입을 통해 제2 고유 주파수를 지원하는 가능한 접근법을 도시한다. 스위치 P는 커패시터 Cp를 병렬로 클록 네트워크의 기생 커패시턴스 C와 선택적으로 연결하는데 이용된다. 스위치 P가 제어 신호 ENP에 의해 턴오프되는 경우, 클록 노드에서 보여지는 전체 커패시턴스는 C이고, 공진 클록 네트워크의 고유 주파수 f1은 1 / (L C)1/2 에 비례한다. 스위치 P가 턴온되는 경우, 클록 노드에서 보여지는 전체 커패시턴스는 C + Cp로 증가하고, 결과적으로 더 낮은 고유 주파수 f2가 되며, 이것은 1 / (L (C + Cp))1/2 에 비례한다. 이러한 접근법의 주요 결점은 스위치 P에 의해 도입되는 부가적인 커패시턴스 Cp와 저항으로 인해, f2에서의 동작이 f1에서 보다 더 낮은 Q 계수를 갖고, 이에 따라 감소된 상대적 에너지 절감을 가져온다는 것이다. 이러한 접근법의 다른 결점은 집적된 커패시터를 이용하는 커패시턴스 Cp의 구현은 상당한 면적 오버헤드를 가져온다는 것이다. 예컨대, f2 = f11 / 2 를 얻기 위해, 커패시턴스 Cp는 클록 분배 네트워크의 커패시턴스 C와 대략적으로 동일해야 한다.
도 4는 공진 클록 드라이버에서 제2 고유 주파수를 지원하는 또 다른 가능한 접근법을 도시한다. 이 접근법에서, 인덕터 Lp는 스위치들 P1 및 P2의 쌍을 이용하여 공진 클록 드라이버의 원래의 L과 병렬로 선택적으로 도입된다. 2개의 스위치가 턴 오프된 때, 공진 클록 네트워크에서의 전체 인덕턴스는 L이며, 공진 클록 네트워크의 고유 주파수 f1은 1/(LC)1/2에 비례한다. 2개의 스위치가 턴 온된 때, 전체 인덕턴스는 L LP/(L+Lp)로 감소하고, 그 결과 더 높은 고유 주파수 f2에서 1/((L+Lp)C)1/2에 비례한다. 이러한 방안의 주요 결점은, 전체 인덕턴스에서의 감소로 인해, f2에서 동작 시 스위치들 P1 및 P2에 의해 야기되는 추가 저항이 f1에서 보다 더 낮은 Q 팩터를 가지며, 이에 따라 상대 에너지 절약이 감소된다. GHz 주파수들에서 동작하는 클록 네트워크들에 있어서, 에너지 절약에서의 이러한 감소는 더 높은 동작 주파수 f2에서의 전체 저항이 표피 효과로 인해 f1에서 보다 더 높을 것이라는 사실에 의해 나빠진 것이다. 이러한 방안의 다른 결점은 인덕턴스 Lp가 L에 병렬인 인덕터를 이용하여 구현되어야 하므로, 상당한 영역 오버헤드들을 초래한다는 점이다. 예컨대, f2=f11 /2을 얻기 위해, 인덕턴스 Lp는 공진 클록 드라이버에서 원래 인덕턴스 L과 거의 같아야 한다.
도 5는 공진 클록 네트워크에 접속된 인덕터들의 선택적인 디커플링에 의해 공진 클록 네트워크가 다중의 고유 주파수들을 지원하도록 이를 조정하는 제안된 방안의 실시예를 보여주고 있다. 이 실시예는 공진 클록 드라이버들의 디커플링 스위치들 S1, ..., SM 및 기존의 인덕터들에 의존하므로, 원래의 공진 클록 분포 네트워크 설계에 비해 어떠한 추가적인 오버헤드들도 발생시키지 않는다. 만일 모든 스위치들이 턴 온되고, 이들 모두가 동일한 인덕턴스 L을 가졌다고 하면, M개의 인덕터들은 L/M의 유효 인덕턴스를 제공한다. 또한, M개의 클록 부하들은 MC의 전체 커패시턴스를 제공한다. 이러한 결과의 고유 주파수 f1은 1/(LC)1/2에 비례한다. 고유 주파수는 제어 신호들 EN1, ..., ENM을 이용하여 공진 클록 분포 네트워크로부터 인덕터들을 디커플링시킴으로써 변경될 수 있다. 예컨대, 만일 스위치들 중 M/2개가 턴 오프되면, M/2개의 인덕터들만이 공진 클록 네트워크에 계속 결합되어 있어서, 유효 인덕턴스 L/M/2=2L/M, 및 1/(2LC)1/2에 비례하는 고유 주파수를 낳는다. 만일 스위치들 중 3M/4개가 턴 오프되면, M/4개의 인덕터들만이 공진 클록 네트워크에 계속 결합되어 있어서, L/M/4=4L/M과 동일한 유효 인덕턴스, 및 1/(4LC)1/2에 비례하는 고유 주파수를 낳는다.
도 5에서는, 스위치들 S1, ..., SM이 NMOS 디바이스들로서 도시되어 있다. 대안적으로, 이러한 스위치들은 전송 게이트들로서 구현될 수 있다. 다른 대안적인 실시예들이 가능한데, 이러한 실시예들에서는 각각의 스위치가 NMOS 및 PMOS 디바이스들에 의해 구현된다.
도 5에서, 스위치들 S1, ..., SM은 그 대응하는 드라이버들의 중간 지점 노드와 인덕터 사이에 접속된다. 대안적인 실시예들에서, 이러한 스위치들은 그 대응하는 드라이버들의 클록 노드와 인덕터 사이에 접속될 수 있다.
본 제안된 방안은 공진 클록 네트워크로부터 인덕터들의 적절한 수를 디커플링시킴으로써 다중의 고유 주파수들을 낳도록 간단한 방식으로 일반화될 수 있다. 일반적으로, 인덕터들은 동일한 인덕턴스 값들을 갖도록 제한되지는 않는다. 또한, 대응하는 클록 부하들은 동일한 커패시턴스 값들을 갖도록 제한되지는 않는다. 이러한 인덕터들의 서브세트만이 공진 클록 네트워크에 결합된 때, 유효 인덕턴스는 그 병렬 조합에 의해 결정된다. 공진 클록 네트워크의 유효 커패시턴스는 개별 커패시터들의 병렬 조합에 의해 결정된다.
도 6은 제안된 방안의 대안적인 실시예를 보여주고 있다. 이 실시예에서, 제어 신호들 EN1', ..., ENM'는 공진 클록 네트워크에서 드라이버들을 선택적으로 인에이블하도록 포함되어 있다. 이 실시예에서, 드라이버들은 클록 네트워크로부터 인덕터들을 선택적으로 디커플링시키는데 이용되는 스위치들 S1, ..., SM과는 독립적으로 제어된다. 또한, 이 실시예에서, 제어 신호들 EN1', ..., ENM'는 제각기 OR 및 AND 게이트들을 통해 공진 클록 드라이버들의 풀-업 및 풀-다운 디바이스들에 접속된다. 제어 신호들 EN1', ..., ENM'를 그 대응하는 드라이버들에 접속시키기 위한 대안적인 실시예들이 가능한데, 이러한 대안적인 실시예들은, 프리-드라이버 회로가 공진 클록 드라이버들의 비교적 큰 풀-업 및 풀-다운 디바이스들을 구동할 수 있도록, 제어 신호들이 기준 클록 신호를 증폭하는데 이용되는 프리-드라이버 회로에 접속되는 실시예들을 포함한다.
도 6에 도시된 공진 클록 드라이버의 대안적인 실시예들에서는, 풀-업 및 풀-다운 디바이스들의 세기가 프로그램 가능할 수 있다. 또한, 풀-업 및 풀-다운 디바이스들은 상이한 듀티 사이클들을 갖는 상이한 기준 클록들에 의해 제어될 수 있다.
제안된 방안의 핵심 이점은 고유 주파수 f1을 갖는 원래 네트워크에 비해 어떠한 추가적인 인덕터들도 필요로 하지 않는다는 점이다. 또한, 제안된 방안은 임의의 추가적인 커패시터들도 필요로 하지 않는다.

Claims (16)

  1. 공진 클록 분배 네트워크로서,
    클록 분배 네트워크와 전기적으로 연결된 복수의 공진 클록 드라이버
    를 포함하고,
    상기 각각의 공진 클록 드라이버는,
    상기 각각의 공진 클록 드라이버의 클록 노드와 전기적으로 연결된 유도성 소자;
    상기 유도성 소자에 대응하는 디커플링 스위치 - 상기 복수의 공진 클록 드라이버 각각의 유도성 소자는 상기 대응하는 디커플링 스위치에 의해 선택적으로 인에이블되도록 구성됨 - ;
    를 포함하고,
    상기 복수의 공진 클록 드라이버 각각은 상기 클록 분배 네트워크에서 상기 다른 복수의 클록 드라이버 각각과 전기적으로 연결되고,
    상기 공진 클록 분배 네트워크의 고유 주파수는 상기 공진 클록 분배 네트워크에서 인에이블되는 유도성 소자들의 총 수의 함수이고, 상기 공진 클록 분배 네트워크의 고유 주파수는 상기 공진 클록 분배 네트워크에서 인에이블될 유도성 소자들의 수를 선택함으로써 조정되는
    공진 클록 분배 네트워크.
  2. 제1항에 있어서,
    상기 공진 클록 분배 네트워크는, 상기 고유 주파수를 조정하여 기준 클록의 주파수와 정합시킴으로써, 추가적인 유도성 소자의 오버헤드(overhead)없이, 상기 공진 클록 분배 네트워크의 에너지 효율을 효과적으로 증가시키는 공진 클록 분배 네트워크.
  3. 제1항에 있어서,
    상기 디커플링 스위치는 상기 유도성 소자와 중간지점(mid-point) 공급 노드 사이에 전기적으로 연결된 전송 게이트인 공진 클록 분배 네트워크.
  4. 제1항에 있어서,
    상기 복수의 유도성 소자 각각은 동일한 인덕턴스 값들을 갖는 공진 클록 분배 네트워크.
  5. 제1항에 있어서,
    상기 복수의 공진 클록 드라이버 각각은 상기 클록 노드와 전기적으로 연결된 하나 이상의 구동 소자들을 포함하고, 상기 하나 이상의 구동 소자들은 상기 클록 분배 네트워크의 기준 클록을 수신하고 전파하도록 구성되는 공진 클록 분배 네트워크.
  6. 제5항에 있어서,
    상기 하나 이상의 구동 소자들 각각은 결과의 클록 신호를 구동하기 위한 풀-업(pull-up) 소자 및 풀-다운(pull-down) 소자를 포함하는 공진 클록 분배 네트워크.
  7. 제6항에 있어서,
    상기 기준 클록은 풀-업 기준 클록 및 풀-다운 기준 클록을 포함하고, 상기 풀-업 기준 클록은 상기 복수의 구동 소자 각각의 풀-업 소자에 공급되고, 풀-다운 기준 클록은 상기 복수의 구동 소자 각각의 풀-다운 소자에 공급되는 공진 클록 분배 네트워크.
  8. 제7항에 있어서,
    상기 하나 이상의 구동 소자들 각각은 인에이블 신호와 연결되고, 특정 구동 소자의 인에이블 신호는 상기 특정 구동 소자가 상기 기준 클록을 수신하여 전파하도록 하는 공진 클록 분배 네트워크.
  9. 제8항에 있어서,
    특정 순간에 상기 공진 클록 드라이버의 전체적인 구동 세기는 상기 특정 순간에 인에이블되는 상기 복수의 구동 소자의 수의 함수인 공진 클록 분배 네트워크.
  10. 제5항에 있어서,
    상기 기준 클록의 주파수는 상기 복수의 드라이버 소자에 공급되기 전에 상기 클록 분배 네트워크에 의해 특정 값으로 설정되고, 상기 공진 클록 분배 네트워크의 고유 주파수는 상기 공진 클록 분배 네트워크 내의 다수의 유도성 소자들을 선택적으로 인에이블함으로써 상기 기준 클록의 주파수로 조정되는 공진 클록 분배 네트워크.
  11. 공진 클록 분배 네트워크의 동작 방법으로서,
    복수의 공진 클록 드라이버를 클록 분배 네트워크와 전기적으로 연결시키는 단계
    - 상기 각각의 공진 클록 드라이버는,
    상기 각각의 공진 클록 드라이버의 클록 노드와 전기적으로 연결된 유도성 소자;
    상기 유도성 소자에 대응하는 디커플링 스위치 - 상기 복수의 공진 클록 드라이버 각각의 유도성 소자는 상기 대응하는 디커플링 스위치에 의해 선택적으로 인에이블되도록 구성됨 - ;
    를 포함하고,
    상기 공진 클록 분배 네트워크의 고유 주파수는 상기 공진 클록 분배 네트워크에서 인에이블되는 유도성 소자들의 총 수의 함수임 - ,
    상기 공진 클록 분배 네트워크에서 다수의 유도성 소자들을 선택적으로 인에이블함으로써 상기 공진 클록 분배 네트워크의 고유 주파수를 선택적으로 조정하는 단계
    를 포함하는 공진 클록 분배 네트워크 동작 방법.
  12. 제11항에 있어서,
    상기 복수의 공진 클록 드라이버 각각은 상기 클록 노드와 전기적으로 연결된 하나 이상의 구동 소자들을 포함하고, 상기 하나 이상의 구동 소자들은 상기 클록 분배 네트워크의 기준 클록을 수신하여 전파하도록 구성되는 공진 클록 분배 네트워크 동작 방법.
  13. 제12항에 있어서,
    상기 복수의 구동 소자 각각은 인에이블 신호와 연결되고, 특정 구동 소자의 인에이블 신호는 상기 특정 구동 소자가 상기 기준 클록을 수신하여 전파하도록 하는 공진 클록 분배 네트워크 동작 방법.
  14. 제13항에 있어서,
    특정 순간에 상기 공진 클록 분배 네트워크의 전체적인 구동 세기는 상기 특정 순간에 인에이블되는 상기 하나 이상의 구동 소자들의 수의 함수인 공진 클록 분배 네트워크 동작 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 구동 소자들 각각은 풀-업 구동 소자 및 풀-다운 구동 소자를 포함하는 공진 클록 분배 네트워크 동작 방법.
  16. 제15항에 있어서,
    상기 풀-업 구동 소자들 각각은 상기 기준 클록의 제1 듀티-조정 버전을 수신하고, 상기 풀-다운 구동 소자들 각각은 상기 기준 클록의 제2 듀티-조정 버전을 수신하는 공진 클록 분배 네트워크 동작 방법.
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