JP3313276B2 - Ｍｏｓゲート回路及びその電源供給方法 - Google Patents
Ｍｏｓゲート回路及びその電源供給方法Info
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- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳゲート回路に
関し、特に消費電力を低減することができるＣＭＯＳゲ
ート回路に関する。
関し、特に消費電力を低減することができるＣＭＯＳゲ
ート回路に関する。
【０００２】
【従来の技術】ＭＯＳゲート回路のうち、ＣＭＯＳゲー
ト回路は直流的な電流が流れないスイッチング素子であ
るため、原理的にはパワー（電力）を消費しないが、実
際には素子の導通時の内部抵抗（オン抵抗）が低くない
ため、この抵抗部分に依るジュール熱の発生によって電
力を消費する。即ち、各ＣＭＯＳ素子の負荷は主に次段
のゲート部か、所定の回路に至る配線であり、何れも容
量性の単なる電荷の移動による充放電動作であるから、
それ自体ではエネルギーロス（パワー消費）は生じな
い。但し、実際のＣＭＯＳ素子では、そのＣＭＯＳを構
成するトランジスタの内部抵抗（オン抵抗）によって充
放電の電流が素子を通る度にパワーを消費する。
ト回路は直流的な電流が流れないスイッチング素子であ
るため、原理的にはパワー（電力）を消費しないが、実
際には素子の導通時の内部抵抗（オン抵抗）が低くない
ため、この抵抗部分に依るジュール熱の発生によって電
力を消費する。即ち、各ＣＭＯＳ素子の負荷は主に次段
のゲート部か、所定の回路に至る配線であり、何れも容
量性の単なる電荷の移動による充放電動作であるから、
それ自体ではエネルギーロス（パワー消費）は生じな
い。但し、実際のＣＭＯＳ素子では、そのＣＭＯＳを構
成するトランジスタの内部抵抗（オン抵抗）によって充
放電の電流が素子を通る度にパワーを消費する。
【０００３】また、ＣＭＯＳ回路素子により充電された
電荷は、次に放電されるが、この電荷は通常のＬＳＩの
電源には吸収されないで捨てられる。なぜなら、外部の
電源は一定電圧に保たれている電池などのＤＣ電源を用
いるのが一般的であり、このＤＣ電源では、内部に負荷
側からの折り返しエネルギーを吸収する手段をもたない
ので、素子から戻って来る充放電エネルギーは電源内に
戻らずに廃棄されてしまう。電池を電源に用いる場合も
多いが、この場合も電池の起電工程は化学工程で非可逆
的である為、やはりエネルギーを電源に戻してやる事は
出来ない。
電荷は、次に放電されるが、この電荷は通常のＬＳＩの
電源には吸収されないで捨てられる。なぜなら、外部の
電源は一定電圧に保たれている電池などのＤＣ電源を用
いるのが一般的であり、このＤＣ電源では、内部に負荷
側からの折り返しエネルギーを吸収する手段をもたない
ので、素子から戻って来る充放電エネルギーは電源内に
戻らずに廃棄されてしまう。電池を電源に用いる場合も
多いが、この場合も電池の起電工程は化学工程で非可逆
的である為、やはりエネルギーを電源に戻してやる事は
出来ない。
【０００４】一方、ローパワー回路として、所謂レシオ
レスの４相クロック回路で、この電源にクロック回路を
用いる方法が知られている。この回路はかつて、電卓等
の非常に低速な物に使われたが、クロックの位相関係が
複雑であるという欠点を有する。さらにこの回路におい
てはクロック波形のなまり（傾き）が許されず、ほぼ完
全な矩形波が要求される等、各クロックの重なりに制約
が強いので、回路の高周波数化を図るのが困難であると
いう欠点を有する。
レスの４相クロック回路で、この電源にクロック回路を
用いる方法が知られている。この回路はかつて、電卓等
の非常に低速な物に使われたが、クロックの位相関係が
複雑であるという欠点を有する。さらにこの回路におい
てはクロック波形のなまり（傾き）が許されず、ほぼ完
全な矩形波が要求される等、各クロックの重なりに制約
が強いので、回路の高周波数化を図るのが困難であると
いう欠点を有する。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
ＣＭＯＳゲート回路は、ＣＭＯＳを構成するｐＭＯＳト
ランジスタ、ｎＭＯＳトランジスタの内部抵抗（オン抵
抗）が低くないため、この抵抗部分に依るジュール熱の
発生によって電力を消費してしまう。また、素子に充電
された電荷は放電の際に廃棄されてしまうことにより、
必ずしも消費電力の低減が図られているとはいい難いと
いう欠点があった。
ＣＭＯＳゲート回路は、ＣＭＯＳを構成するｐＭＯＳト
ランジスタ、ｎＭＯＳトランジスタの内部抵抗（オン抵
抗）が低くないため、この抵抗部分に依るジュール熱の
発生によって電力を消費してしまう。また、素子に充電
された電荷は放電の際に廃棄されてしまうことにより、
必ずしも消費電力の低減が図られているとはいい難いと
いう欠点があった。
【０００６】一方、レシオレスの４相クロック回路で、
この電源にクロック回路を用いる方法は、非常に低速、
低周波の場合はほぼ完全な矩形波を供給する事は容易で
あるが、数十ＭＨｚを超える高周波で完全な矩形波を供
給する事は難しくなる。完全な矩形波を供給するために
はたとえば、基本波の１００倍近い周波数の高調波が要
求されることとなる。１００ＭＨｚの矩形波を通過する
ためには１０ＧＨｚの周波数帯域が要求されることにな
る。しかし、このような広帯域な共振回路の作製は現実
の工業的な問題として困難であり、また、エネルギー吸
収効果も低い。また、４相クロックでは、４段（４クロ
ック）で一区切りである為、例えば１００ＭＨｚクロッ
クとすると一般には１００／４＝２５ＭＨｚで最小単位
となる。このため、論理動作のレーテンシ（遅れ）はゲ
ート当たり４μｓと大きなものになる。
この電源にクロック回路を用いる方法は、非常に低速、
低周波の場合はほぼ完全な矩形波を供給する事は容易で
あるが、数十ＭＨｚを超える高周波で完全な矩形波を供
給する事は難しくなる。完全な矩形波を供給するために
はたとえば、基本波の１００倍近い周波数の高調波が要
求されることとなる。１００ＭＨｚの矩形波を通過する
ためには１０ＧＨｚの周波数帯域が要求されることにな
る。しかし、このような広帯域な共振回路の作製は現実
の工業的な問題として困難であり、また、エネルギー吸
収効果も低い。また、４相クロックでは、４段（４クロ
ック）で一区切りである為、例えば１００ＭＨｚクロッ
クとすると一般には１００／４＝２５ＭＨｚで最小単位
となる。このため、論理動作のレーテンシ（遅れ）はゲ
ート当たり４μｓと大きなものになる。
【０００７】また、従来の４相クロックを用いるダイナ
ミック回路は、原理的に１クロック／１ゲート（複合Ａ
ＮＤ／ＯＲゲートを含む）であり、ゲートの遅れが１ク
ロックかかるという問題がある。
ミック回路は、原理的に１クロック／１ゲート（複合Ａ
ＮＤ／ＯＲゲートを含む）であり、ゲートの遅れが１ク
ロックかかるという問題がある。
【０００８】更に、４相クロック動作の基本である“プ
リチャージ”動作は電力を相当量消費するが、実際の論
理動作には不必要なものである。プリチャージは入出力
の変化、遷移が無くても、単に回路の事情に依って基本
的にクロック毎、且つ各ゲート単位で強制的に実施され
るもので、実際の入出力の変化、遷移の確率は１／１０
程度であるから、何と１０倍近い必要以上の充放電を繰
り返してその度にエネルギーを消費してしまうという問
題もあった。
リチャージ”動作は電力を相当量消費するが、実際の論
理動作には不必要なものである。プリチャージは入出力
の変化、遷移が無くても、単に回路の事情に依って基本
的にクロック毎、且つ各ゲート単位で強制的に実施され
るもので、実際の入出力の変化、遷移の確率は１／１０
程度であるから、何と１０倍近い必要以上の充放電を繰
り返してその度にエネルギーを消費してしまうという問
題もあった。
【０００９】本発明は以上のような問題点を鑑みてなさ
れたものであり、その目的とするところは、エネルギー
損失を削減して消費電力の低減を図ることができるＭＯ
Ｓゲート回路を提供することである。
れたものであり、その目的とするところは、エネルギー
損失を削減して消費電力の低減を図ることができるＭＯ
Ｓゲート回路を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、十分長い時定数、すなわちパル
スの立ち上りの傾きが十分小さな交番電圧、又は正弦波
を電源とし電源電圧の変化の傾きを利用することにより
ＭＯＳ素子の内部抵抗に起因したエネルギー損失を削減
するように構成している。
め、本発明においては、十分長い時定数、すなわちパル
スの立ち上りの傾きが十分小さな交番電圧、又は正弦波
を電源とし電源電圧の変化の傾きを利用することにより
ＭＯＳ素子の内部抵抗に起因したエネルギー損失を削減
するように構成している。
【００１１】つまり、本発明の第１の特徴は、ＭＯＳゲ
ート回路に供給される電源電圧を一定電圧ではなく、交
番電圧又は正弦波電圧として変化させ、この変化の繰り
返し周期を内部回路素子の動作速度より遅くしているこ
とである。より好ましくはこの電源電圧としては位相が
異なる複数の交番電圧若しくは正弦波からなるものを用
い、ＭＯＳゲート素子にかかる電圧を小さくしているこ
とである。
ート回路に供給される電源電圧を一定電圧ではなく、交
番電圧又は正弦波電圧として変化させ、この変化の繰り
返し周期を内部回路素子の動作速度より遅くしているこ
とである。より好ましくはこの電源電圧としては位相が
異なる複数の交番電圧若しくは正弦波からなるものを用
い、ＭＯＳゲート素子にかかる電圧を小さくしているこ
とである。
【００１２】図１は本発明の第１の特徴の原理を説明す
るための図であり、抵抗Ｒはトランジスタの導通時の内
部抵抗（オン抵抗）を示し、抵抗ｒは電源ＶCC，ＶDDか
らトランジスタに至るまでの配線抵抗および電源ＶCC，
ＶDDの内部抵抗の和を表わすものである。最初に図１中
のスイッチＳＷをＴ2 に接続した場合を考える。このと
き内部抵抗Ｒの両端の電圧をΔＶとすると内部抵抗Ｒに
よって消費される電力は Ｐ2 ＝（ΔＶ）2 ／Ｒ …（１） となる。
るための図であり、抵抗Ｒはトランジスタの導通時の内
部抵抗（オン抵抗）を示し、抵抗ｒは電源ＶCC，ＶDDか
らトランジスタに至るまでの配線抵抗および電源ＶCC，
ＶDDの内部抵抗の和を表わすものである。最初に図１中
のスイッチＳＷをＴ2 に接続した場合を考える。このと
き内部抵抗Ｒの両端の電圧をΔＶとすると内部抵抗Ｒに
よって消費される電力は Ｐ2 ＝（ΔＶ）2 ／Ｒ …（１） となる。
【００１３】ここで、トランジスタに印加する電源ＶDD
の電圧ＶDDを緩やかに変化させ、電源ＶDDの立ち上り特
性の傾斜を緩やかにすると、Ｄ点における電位はＣ点に
比べ、ΔＴだけ遅れて電源ＶDDに追従することになる。
この様子を図２に示す。この図２は縦軸に電圧、横軸に
時間をとってある。図２（ａ）中の線分Ｃは図１のＣ点
における電位を示し、このＣ点は、時間Ｔをかけて電圧
ＶCCに到達する。また、図２（ａ）中の線分Ｄは図１の
Ｄ点における電位を示し、このＤ点は、Ｃ点の電圧にΔ
Ｔだけ遅れて線分Ｃに追従し立ち上がっている。
の電圧ＶDDを緩やかに変化させ、電源ＶDDの立ち上り特
性の傾斜を緩やかにすると、Ｄ点における電位はＣ点に
比べ、ΔＴだけ遅れて電源ＶDDに追従することになる。
この様子を図２に示す。この図２は縦軸に電圧、横軸に
時間をとってある。図２（ａ）中の線分Ｃは図１のＣ点
における電位を示し、このＣ点は、時間Ｔをかけて電圧
ＶCCに到達する。また、図２（ａ）中の線分Ｄは図１の
Ｄ点における電位を示し、このＤ点は、Ｃ点の電圧にΔ
Ｔだけ遅れて線分Ｃに追従し立ち上がっている。
【００１４】すなわち、ｔ＝０で図２（ａ）の線分Ｃで
示すようなランプ波形の電圧を印加した場合の過渡応答
特性は、図１の回路に流れる電流をｉとして、以下の方
程式（２）および（３）を解けばよい。つまり、
示すようなランプ波形の電圧を印加した場合の過渡応答
特性は、図１の回路に流れる電流をｉとして、以下の方
程式（２）および（３）を解けばよい。つまり、
【数１】 をｔ＝０においてｉ＝０の境界条件で求めればよいこと
になる。一般的には電源の内部抵抗および配線抵抗ｒ
は、トランジスタの内部抵抗Ｒに比べて１／１０，００
０以下であるから、（２）、（３）式でｒ＝０とみなす
ことができる。
になる。一般的には電源の内部抵抗および配線抵抗ｒ
は、トランジスタの内部抵抗Ｒに比べて１／１０，００
０以下であるから、（２）、（３）式でｒ＝０とみなす
ことができる。
【００１５】したがって内部抵抗Ｒの両端の電圧ΔＶ
（ｔ）＝Ｒｉは
（ｔ）＝Ｒｉは
【数２】 と表わせる。ここでτ＝ＲＣ0 は、ＭＯＳゲート回路の
ノードの負荷容量（等価容量）Ｃ0 と内部抵抗Ｒとによ
り決まる時定数である。ΔＶ（ｔ）の変化を図２（ｂ）
に示した。したがって内部抵抗Ｒで消費されるエネルギ
ーＥ2 は
ノードの負荷容量（等価容量）Ｃ0 と内部抵抗Ｒとによ
り決まる時定数である。ΔＶ（ｔ）の変化を図２（ｂ）
に示した。したがって内部抵抗Ｒで消費されるエネルギ
ーＥ2 は
【数３】 と表わされる。すなわち、図１に示すＭＯＳゲート回路
のノードの負荷容量Ｃ0と内部抵抗Ｒの時定数τが電源
ＶDDの立ち上り時間Ｔよりも十分に小さい場合には、時
間遅れΔＴは、図２（ａ）に示されるようになる。した
がって、
のノードの負荷容量Ｃ0と内部抵抗Ｒの時定数τが電源
ＶDDの立ち上り時間Ｔよりも十分に小さい場合には、時
間遅れΔＴは、図２（ａ）に示されるようになる。した
がって、
【数４】
【外１】 ΔＶ（ｔ）も小さくできることになる。つまり内部抵抗
Ｒの両端の電圧ΔＶ（ｔ）を小さくすれば式（６）によ
ってわかるように、内部抵抗Ｒの消費エネルギーＥ2 も
小さくて済むのである。
Ｒの両端の電圧ΔＶ（ｔ）を小さくすれば式（６）によ
ってわかるように、内部抵抗Ｒの消費エネルギーＥ2 も
小さくて済むのである。
【００１６】以上の議論より、τ＝ΔＴとなるので、式
（６）は
（６）は
【数５】 と書き改めることができる。
【００１７】次に電源電圧として、ｔ＝０で一定値ＶCC
を印加する場合を考える。すなわち図１において、ｔ＝
０でスイッチＳＷを端子Ｔ1 に接続すると、負荷容量Ｃ
0 は電源ＶCCから配線抵抗ｒと内部抵抗Ｒを通して充電
される。この場合も配線抵抗ｒは、トランジスタの内部
抵抗Ｒに比べて１／１０，０００以下であるから、ｒ＝
０と看做すことができる。したがって、ｔ＝０で一定値
ＶCCが印加された場合、内部抵抗Ｒで消費されるエネル
ギーＥ1 は、（３）式と同様な式を解いて、内部抵抗Ｒ
の両端にかかる電圧ΔＶ（ｔ）＝ＶCC−Ｖa （ｔ）を求
めることにより計算できる。ここでＶa （ｔ）は図１の
Ｄ点における電圧すなわち、トランジスタの出力電圧で
ある。この場合には抵抗Ｒの両端には過渡的に大きな電
圧が印加される。結局、この場合の消費エネルギーＥ1
は、
を印加する場合を考える。すなわち図１において、ｔ＝
０でスイッチＳＷを端子Ｔ1 に接続すると、負荷容量Ｃ
0 は電源ＶCCから配線抵抗ｒと内部抵抗Ｒを通して充電
される。この場合も配線抵抗ｒは、トランジスタの内部
抵抗Ｒに比べて１／１０，０００以下であるから、ｒ＝
０と看做すことができる。したがって、ｔ＝０で一定値
ＶCCが印加された場合、内部抵抗Ｒで消費されるエネル
ギーＥ1 は、（３）式と同様な式を解いて、内部抵抗Ｒ
の両端にかかる電圧ΔＶ（ｔ）＝ＶCC−Ｖa （ｔ）を求
めることにより計算できる。ここでＶa （ｔ）は図１の
Ｄ点における電圧すなわち、トランジスタの出力電圧で
ある。この場合には抵抗Ｒの両端には過渡的に大きな電
圧が印加される。結局、この場合の消費エネルギーＥ1
は、
【数６】 と表わされる。
【００１８】式（８）と式（９）から Ｅ2 ／Ｅ1 ＝２×（ΔＴ／Ｔ） …（10） となる。（10）式はトランジスタがターンオンする場合
の式であるが、ターンオフする場合にも成立することは
容易に理解できるであろう。ｔ＝０で一定電圧ＶCCが印
加された場合の、単位時間に消費するエネルギー、すな
わち実効電力をＰ1 、ｔ＝０で傾斜電圧ＶDD（ｔ）が印
加された場合の実効電力をＰ2 とすれば、ΔＶをＶDDの
１／１０にすることにより、ＭＯＳトランジスタ（内部
抵抗Ｒ）が消費する実効電力は Ｐ2 ／Ｐ1 ＝２（ΔＴ／Ｔ） …（11） つまり、Ｐ2 ／Ｐ1 ＝２×（１／１０）となり、１／５
に減少するのである。すなわちＲＣ回路にゆっくり充電
することにより、内部抵抗Ｒに過渡的に大きな電圧がか
からないようにして実効電力を削減しているのである。
の式であるが、ターンオフする場合にも成立することは
容易に理解できるであろう。ｔ＝０で一定電圧ＶCCが印
加された場合の、単位時間に消費するエネルギー、すな
わち実効電力をＰ1 、ｔ＝０で傾斜電圧ＶDD（ｔ）が印
加された場合の実効電力をＰ2 とすれば、ΔＶをＶDDの
１／１０にすることにより、ＭＯＳトランジスタ（内部
抵抗Ｒ）が消費する実効電力は Ｐ2 ／Ｐ1 ＝２（ΔＴ／Ｔ） …（11） つまり、Ｐ2 ／Ｐ1 ＝２×（１／１０）となり、１／５
に減少するのである。すなわちＲＣ回路にゆっくり充電
することにより、内部抵抗Ｒに過渡的に大きな電圧がか
からないようにして実効電力を削減しているのである。
【００１９】以上の説明ではランプ波形の場合で説明し
たが、変化速度が内部回路素子の動作速度より十分遅け
ればランプ波形に限られない。たとえば電源ＶDDの波形
として正弦波を用いることによっても、同様に実効電力
を削減できる。また所定の直流成分（ＤＣ成分）を重畳
した交番電圧や正弦波電圧でも、同様に実効電力を削減
できる。例えば正弦波振幅の半分相当のＤＣ成分を正弦
波電圧に重畳させてもよい。
たが、変化速度が内部回路素子の動作速度より十分遅け
ればランプ波形に限られない。たとえば電源ＶDDの波形
として正弦波を用いることによっても、同様に実効電力
を削減できる。また所定の直流成分（ＤＣ成分）を重畳
した交番電圧や正弦波電圧でも、同様に実効電力を削減
できる。例えば正弦波振幅の半分相当のＤＣ成分を正弦
波電圧に重畳させてもよい。
【００２０】本発明の第２の特徴は、第１の特徴の繰り
返し周期が内部回路素子の動作速度より遅い電源を使用
するものであり、位相の異なる複数の交流電源を用いて
ＭＯＳゲート回路を駆動し、前記交流電源の周期とほぼ
一致させた共振周波数を有するＬＣ共振回路を前記交流
電源に接続し、前記交流電源を通した容量性の充放電の
エネルギーを共振中のインダクタンスＬに吸収させて回
収させることである。つまり第１の特徴で削減されたエ
ネルギーを電源で消費させずに回収せんとするものであ
る。すなわち、本発明の第２の特徴は、図３の等価回路
に示すように電源に共振回路を繋げて、それにＬＳＩ内
部の充放電電流を過渡的に吸収蓄積させてから再びＬＳ
Ｉに戻してやる事で、従来は主に電源等の外部回路でロ
スしていた充放電のエネルギー損失を無くし、充電と放
電電流を交番でキャンセルすることで消費電力を低減し
ているのである。
返し周期が内部回路素子の動作速度より遅い電源を使用
するものであり、位相の異なる複数の交流電源を用いて
ＭＯＳゲート回路を駆動し、前記交流電源の周期とほぼ
一致させた共振周波数を有するＬＣ共振回路を前記交流
電源に接続し、前記交流電源を通した容量性の充放電の
エネルギーを共振中のインダクタンスＬに吸収させて回
収させることである。つまり第１の特徴で削減されたエ
ネルギーを電源で消費させずに回収せんとするものであ
る。すなわち、本発明の第２の特徴は、図３の等価回路
に示すように電源に共振回路を繋げて、それにＬＳＩ内
部の充放電電流を過渡的に吸収蓄積させてから再びＬＳ
Ｉに戻してやる事で、従来は主に電源等の外部回路でロ
スしていた充放電のエネルギー損失を無くし、充電と放
電電流を交番でキャンセルすることで消費電力を低減し
ているのである。
【００２１】このような本発明の第２の特徴の構成にお
いては、エネルギー吸収の共振回路の特性と、それに入
力する交番電圧の波形（周波数成分）とに依って、エネ
ルギーの吸収能率が決まるが、この交流電源としては正
弦波電源等種々の交流電源を用いることもできる。
いては、エネルギー吸収の共振回路の特性と、それに入
力する交番電圧の波形（周波数成分）とに依って、エネ
ルギーの吸収能率が決まるが、この交流電源としては正
弦波電源等種々の交流電源を用いることもできる。
【００２２】特に、本発明の第２の特徴においては外部
の吸収回路（共振回路）の効果及び作り易さを考慮する
と、正弦波電源を用いることが好ましい。正弦波電源を
用いると、外部の共振回路は簡単なＬＣ共振回路で十分
な効果が得られる。すなわち、正弦波電源を用いた場
合、回路の吸収能率（効率）は９５％以上にも及ぶが、
例えば傾斜（ランプ）波形や、台形波形であると、大き
な高調波（×２，×４，×８，・・・）成分を含むため
共振回路での吸収特性は悪化し、能率は高々２０−３０
％に止まる。また、高調波は大きなエネルギー成分を持
つために、これらの高調波を全て吸収することは困難で
ある。即ち、もし純粋な正弦波に近い電源ならば、その
周期に同調させた単極のＬＣ共振回路のエネルギーロス
は、インダクタンスＬの磁心ロスと配線抵抗に依る発熱
のみで、高々１−２％に過ぎない。つまり、常時全充放
電エネルギーの１−２％を外部から補足供給してやれ
ば、原理的には恒久的にＬＳＩと共振回路の間でエネル
ギーを交互に交換し続けることになる。したがって、正
弦波交番電圧による電源のパワー削減の効果は非常に大
きい。
の吸収回路（共振回路）の効果及び作り易さを考慮する
と、正弦波電源を用いることが好ましい。正弦波電源を
用いると、外部の共振回路は簡単なＬＣ共振回路で十分
な効果が得られる。すなわち、正弦波電源を用いた場
合、回路の吸収能率（効率）は９５％以上にも及ぶが、
例えば傾斜（ランプ）波形や、台形波形であると、大き
な高調波（×２，×４，×８，・・・）成分を含むため
共振回路での吸収特性は悪化し、能率は高々２０−３０
％に止まる。また、高調波は大きなエネルギー成分を持
つために、これらの高調波を全て吸収することは困難で
ある。即ち、もし純粋な正弦波に近い電源ならば、その
周期に同調させた単極のＬＣ共振回路のエネルギーロス
は、インダクタンスＬの磁心ロスと配線抵抗に依る発熱
のみで、高々１−２％に過ぎない。つまり、常時全充放
電エネルギーの１−２％を外部から補足供給してやれ
ば、原理的には恒久的にＬＳＩと共振回路の間でエネル
ギーを交互に交換し続けることになる。したがって、正
弦波交番電圧による電源のパワー削減の効果は非常に大
きい。
【００２３】本発明の第３の特徴は、上記第１および第
２の特徴の電源を用いたＭＯＳゲート回路であることで
ある。具体的には、内部回路素子６１１，６１２の動作
速度より遅い立ち上り、立ち下り時間を有した交番電圧
又は内部回路素子の動作速度より遅い繰り返し周期を有
した２相の交流電源５１１，５１２を用いて図４および
図６に示すようにＭＯＳゲート回路を駆動し、２相の交
流電源のうち、一方の位相が高電位、かつ、他方の位相
が低電位である場合にのみ導通するカットオフ手段（Ｔ
ｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 ；Ｄ１，Ｄ２，Ｄ３，Ｄ
４）をこれら両位相の交流電源の入力線にそれぞれ設け
ていることである。すなわち、本発明の発明者は、従来
の４相クロック回路の様な厳しいタイミングの制約無し
に安定な動作を保証する回路においては、４相以下のレ
ーテンシーの小さい回路として、プリチャージ等の余分
な充放電動作を不要とすれば、更に消費電力を低減する
ことができると考えたのである。この場合２相クロック
を用い論理動作を２クロックで完結させれば、Ｆ／Ｆや
シフトレジスタ等の論理記憶素子を２クロックで実現す
ることができることとなる。したがって本発明の第３の
特徴は論理設計の自由度の増大に大きく寄与する。事実
上４相では電卓の如き直列論理は良いが、並列動作ゲー
トの論理構成は設計が非常に難しい。当然、論理動作の
遅れも２クロックと小さくて済むのである。
２の特徴の電源を用いたＭＯＳゲート回路であることで
ある。具体的には、内部回路素子６１１，６１２の動作
速度より遅い立ち上り、立ち下り時間を有した交番電圧
又は内部回路素子の動作速度より遅い繰り返し周期を有
した２相の交流電源５１１，５１２を用いて図４および
図６に示すようにＭＯＳゲート回路を駆動し、２相の交
流電源のうち、一方の位相が高電位、かつ、他方の位相
が低電位である場合にのみ導通するカットオフ手段（Ｔ
ｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 ；Ｄ１，Ｄ２，Ｄ３，Ｄ
４）をこれら両位相の交流電源の入力線にそれぞれ設け
ていることである。すなわち、本発明の発明者は、従来
の４相クロック回路の様な厳しいタイミングの制約無し
に安定な動作を保証する回路においては、４相以下のレ
ーテンシーの小さい回路として、プリチャージ等の余分
な充放電動作を不要とすれば、更に消費電力を低減する
ことができると考えたのである。この場合２相クロック
を用い論理動作を２クロックで完結させれば、Ｆ／Ｆや
シフトレジスタ等の論理記憶素子を２クロックで実現す
ることができることとなる。したがって本発明の第３の
特徴は論理設計の自由度の増大に大きく寄与する。事実
上４相では電卓の如き直列論理は良いが、並列動作ゲー
トの論理構成は設計が非常に難しい。当然、論理動作の
遅れも２クロックと小さくて済むのである。
【００２４】さらに本発明の第３の特徴においてＭＯＳ
ゲート回路の複数個のゲートをカスケード（直列）接続
すれば、遅れ時間を短縮し、クロック遅延を縮めること
ができることとなる。
ゲート回路の複数個のゲートをカスケード（直列）接続
すれば、遅れ時間を短縮し、クロック遅延を縮めること
ができることとなる。
【００２５】さらに本発明の第３の特徴においては、内
部回路素子の動作速度より遅い繰り返し周期である２相
の交流電源を用いて、複数段相互に接続されたＭＯＳゲ
ート回路を駆動する場合、前記２相の交流電源のうち、
一方の位相が高電位、かつ、他方の位相が低電位である
場合にのみ導通するカットオフ手段を設け、複数段相互
に接続されたＭＯＳゲート回路のうち、ある段（Ｎ
i 段）のＭＯＳゲート回路が電源電圧を供給されずに動
作していない場合には、次段（Ｎi+1 段）に接続された
他のＭＯＳゲート回路が前段（Ｎｉ段）から転送された
電荷を保持していなければならない。なお２相の交流電
源としては所定のＤＣ電圧を重畳した交流電源でもよ
い。たとえば正弦波振幅の１／２相当のＤＣ電圧を正弦
波交流に重畳したものを用いても同様な動作が可能とな
る。
部回路素子の動作速度より遅い繰り返し周期である２相
の交流電源を用いて、複数段相互に接続されたＭＯＳゲ
ート回路を駆動する場合、前記２相の交流電源のうち、
一方の位相が高電位、かつ、他方の位相が低電位である
場合にのみ導通するカットオフ手段を設け、複数段相互
に接続されたＭＯＳゲート回路のうち、ある段（Ｎ
i 段）のＭＯＳゲート回路が電源電圧を供給されずに動
作していない場合には、次段（Ｎi+1 段）に接続された
他のＭＯＳゲート回路が前段（Ｎｉ段）から転送された
電荷を保持していなければならない。なお２相の交流電
源としては所定のＤＣ電圧を重畳した交流電源でもよ
い。たとえば正弦波振幅の１／２相当のＤＣ電圧を正弦
波交流に重畳したものを用いても同様な動作が可能とな
る。
【００２６】ここで、ＭＯＳゲート回路の一部又は全部
をＳＯＩ構造にすることは、ラッチアップが無く、ま
た、ソースドレイン容量が小さい等の特徴を生かすこと
ができ、したがって、さらに低消費電力動作が可能とな
る。
をＳＯＩ構造にすることは、ラッチアップが無く、ま
た、ソースドレイン容量が小さい等の特徴を生かすこと
ができ、したがって、さらに低消費電力動作が可能とな
る。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。まず、図２を用いて本発明の第１
の実施の形態に係るＣＭＯＳ・ＬＳＩについて説明す
る。本発明の第１の実施の形態はゲート長が約０．５μ
ｍのＣＭＯＳ素子を使った１０００ゲートのＬＳＩであ
り、このＬＳＩにＬＳＩの論理動作速度よりも十分遅い
ランプ波形を有した電源電圧を供給する場合である。論
理ゲート当たりの平均素子数を６個とする。ゲート長
０．５μｍのＣＭＯＳ素子のゲート遅延ΔＴは約０．３
ｎｓ／１段である。ここでクロック（電源）の周波数を
１００ＭＨｚとすれば、この場合の交番電源の周期は１
０ｎｓである。１０ｎｓの周期に対して、たとえばＬＳ
Ｉに供給する交番電源のスロープ時間Ｔを約３ｎｓと選
ぶことができる。
施の形態を説明する。まず、図２を用いて本発明の第１
の実施の形態に係るＣＭＯＳ・ＬＳＩについて説明す
る。本発明の第１の実施の形態はゲート長が約０．５μ
ｍのＣＭＯＳ素子を使った１０００ゲートのＬＳＩであ
り、このＬＳＩにＬＳＩの論理動作速度よりも十分遅い
ランプ波形を有した電源電圧を供給する場合である。論
理ゲート当たりの平均素子数を６個とする。ゲート長
０．５μｍのＣＭＯＳ素子のゲート遅延ΔＴは約０．３
ｎｓ／１段である。ここでクロック（電源）の周波数を
１００ＭＨｚとすれば、この場合の交番電源の周期は１
０ｎｓである。１０ｎｓの周期に対して、たとえばＬＳ
Ｉに供給する交番電源のスロープ時間Ｔを約３ｎｓと選
ぶことができる。
【００２８】つまり図２（ａ）においてΔＴ＝０．３ｎ
ｓ，Ｔ＝３ｎｓであるから、 ΔＴ／Ｔ＝０．３／３＝１／１０ …（12） となる。したがって（８）、（９）、（10）及び（11）
式を用いて前述したように、従来のＶCCを一定値として
充電するＣＭＯＳ回路の内部抵抗（オン抵抗）Ｒに起因
した消費電力Ｐ1 に比して、本発明の第１の実施の形態
の傾斜電源を用いたＣＭＯＳ回路の消費電力Ｐ2 は
ｓ，Ｔ＝３ｎｓであるから、 ΔＴ／Ｔ＝０．３／３＝１／１０ …（12） となる。したがって（８）、（９）、（10）及び（11）
式を用いて前述したように、従来のＶCCを一定値として
充電するＣＭＯＳ回路の内部抵抗（オン抵抗）Ｒに起因
した消費電力Ｐ1 に比して、本発明の第１の実施の形態
の傾斜電源を用いたＣＭＯＳ回路の消費電力Ｐ2 は
【数７】 Ｐ2 ／Ｐ1 ＝２×（ΔＴ／Ｔ）＝１／５ …（13） に削減されることとなる。
【００２９】次に、本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態は負荷容量の充放
電によるエネルギーを再利用するものである。負荷容量
の充放電による消費電力は、第１の実施の形態のＬＳＩ
を構成するトランジスタの内部抵抗Ｒで消費される実効
電力とは異なり、充放電のやり方にはよらない。即ち、
結果的にＬＳＩ内部の負荷容量等の等価容量Ｃを例えば
０ＶからＶDD迄一回充電する度に、電源から等価容量Ｃ
へ１／２×ＣＶDD 2 の電気エネルギーが移動する。周波
数が１００ＭＨｚであるから、充電、放電の対を１億回
／１秒実行する。
説明する。本発明の第２の実施の形態は負荷容量の充放
電によるエネルギーを再利用するものである。負荷容量
の充放電による消費電力は、第１の実施の形態のＬＳＩ
を構成するトランジスタの内部抵抗Ｒで消費される実効
電力とは異なり、充放電のやり方にはよらない。即ち、
結果的にＬＳＩ内部の負荷容量等の等価容量Ｃを例えば
０ＶからＶDD迄一回充電する度に、電源から等価容量Ｃ
へ１／２×ＣＶDD 2 の電気エネルギーが移動する。周波
数が１００ＭＨｚであるから、充電、放電の対を１億回
／１秒実行する。
【００３０】その電力は、充電エネルギーをＥC 、放電
エネルギーをＥD として、
エネルギーをＥD として、
【数８】 （ＥC −ＥD ）×（１億回／１秒）ジュール／sec …（14） となる。今、外部の共振回路の能率を１００％と仮定す
れば、充電エネルギーは全て一旦外部回路に蓄えられ、
次の放電サイクルで１００％再利用できるから、差引は
０である。つまり（ＥC −ＥD ）の頃は０となるため、
ＬＳＩ内部の等価容量Ｃの充放電によるエネルギーロス
は生じない。しかし実際には、外部の共振回路の能率が
１００％とはなり得ず、下記の要因で能率が下がる。
れば、充電エネルギーは全て一旦外部回路に蓄えられ、
次の放電サイクルで１００％再利用できるから、差引は
０である。つまり（ＥC −ＥD ）の頃は０となるため、
ＬＳＩ内部の等価容量Ｃの充放電によるエネルギーロス
は生じない。しかし実際には、外部の共振回路の能率が
１００％とはなり得ず、下記の要因で能率が下がる。
【００３１】（イ）外部回路を含めた共振回路中に直列
の抵抗分が存在し、これによるエネルギー損失はその度
に熱となって失われ循環再流用は不可能である。
の抵抗分が存在し、これによるエネルギー損失はその度
に熱となって失われ循環再流用は不可能である。
【００３２】（ロ）元の交流駆動電源が、正弦波で無
く、歪んでいる場合は各種の高調波成分を含むため、各
極共振が必要で、共振回路の構成が複雑になる丈で無
く、Ｑも小さくなり吸収効率も著しく低下する。
く、歪んでいる場合は各種の高調波成分を含むため、各
極共振が必要で、共振回路の構成が複雑になる丈で無
く、Ｑも小さくなり吸収効率も著しく低下する。
【００３３】この様子を図３の等価回路を用いて説明す
る。図３はチップ内部のトランジスタの内部抵抗等によ
る等価抵抗Ｒとゲート容量や配線容量などの等価容量Ｃ
との直列接続で等価回路表現されるＲＣ回路に外部回路
のインダクタンスＬが並列接続されたＬ，Ｒ，Ｃ並列共
振回路を示す等価回路である。この回路は、周波数ω0
＝１／（ＬＣ）1/2 で共振（電流共振）を起こし、イン
ピーダンスが極大となり、その結果、外部の駆動交流電
源ＶDDからこのチップを含む共振回路への流入電流は
（実質はＲによるロスの補充のみ）極小となる。
る。図３はチップ内部のトランジスタの内部抵抗等によ
る等価抵抗Ｒとゲート容量や配線容量などの等価容量Ｃ
との直列接続で等価回路表現されるＲＣ回路に外部回路
のインダクタンスＬが並列接続されたＬ，Ｒ，Ｃ並列共
振回路を示す等価回路である。この回路は、周波数ω0
＝１／（ＬＣ）1/2 で共振（電流共振）を起こし、イン
ピーダンスが極大となり、その結果、外部の駆動交流電
源ＶDDからこのチップを含む共振回路への流入電流は
（実質はＲによるロスの補充のみ）極小となる。
【００３４】ここで、チップ内部のＲとＣの時定数τ＝
ＲＣ0 と、外部のＬを含む共振回路の共振周波数ω0 を
与える（ＬＣ）1/2 との比を１：９に選べば、図３の等
価回路でのＲにかかる交流電位差と、Ｃにかかる交流電
位差との比はＬＣ共振周波数（ω0 ）では、１：９とな
る。即ち、抵抗Ｒの両端に加わる交流電圧は全電圧ＶDD
の高々１／１０である為、Ｒでの消費電力も従来の１／
１０となる。
ＲＣ0 と、外部のＬを含む共振回路の共振周波数ω0 を
与える（ＬＣ）1/2 との比を１：９に選べば、図３の等
価回路でのＲにかかる交流電位差と、Ｃにかかる交流電
位差との比はＬＣ共振周波数（ω0 ）では、１：９とな
る。即ち、抵抗Ｒの両端に加わる交流電圧は全電圧ＶDD
の高々１／１０である為、Ｒでの消費電力も従来の１／
１０となる。
【００３５】本発明の第２の実施の形態では基本的に並
列共振回路を用いた正弦波発振器をそのまま駆動電源と
して使っているため、結局電源波形は正弦波に極めて近
い形となる。このため、高調波成分の存在は、電源側で
は無視出来る程少なく、ＬＳＩ内部容量の非線形性と、
論理動作による等価抵抗Ｒの変化に依る負荷変動の影響
による歪みによる高調波成分のみである。従って本発明
の第２の実施の形態によれば、共振回路の効率は９５％
を越えている。
列共振回路を用いた正弦波発振器をそのまま駆動電源と
して使っているため、結局電源波形は正弦波に極めて近
い形となる。このため、高調波成分の存在は、電源側で
は無視出来る程少なく、ＬＳＩ内部容量の非線形性と、
論理動作による等価抵抗Ｒの変化に依る負荷変動の影響
による歪みによる高調波成分のみである。従って本発明
の第２の実施の形態によれば、共振回路の効率は９５％
を越えている。
【００３６】なお、矩形波駆動の場合のＬＣ共振回路の
効率は１５％以下程度であり、台形波形の場合は４０％
程度であり、これらの場合は、その分多くの充電エネル
ギーを外部電源Ｖから供給する必要がある。一方、従来
の様に、電池や非可逆性の直流電源を使った場合は、こ
の充放電エネルギーの殆どは蓄えられずに捨てられ、そ
の都度必要なエネルギーが電源から新規に供給される。
即ち、上記効率ファクターは０％である。
効率は１５％以下程度であり、台形波形の場合は４０％
程度であり、これらの場合は、その分多くの充電エネル
ギーを外部電源Ｖから供給する必要がある。一方、従来
の様に、電池や非可逆性の直流電源を使った場合は、こ
の充放電エネルギーの殆どは蓄えられずに捨てられ、そ
の都度必要なエネルギーが電源から新規に供給される。
即ち、上記効率ファクターは０％である。
【００３７】ここで、１個のＴｒのゲート容量を２０ｆ
Ｆとすると１ＭゲートのＬＳＩでは、６Ｍ個のＴｒが含
まれるので全ゲート容量は１２０ｎＦとなる。また電源
電圧ＶCC＝３．０Ｖとし、１ゲートの充電等価抵抗が約
５０Ｋオームとすれば１Ｍゲートでは０．０５オームと
なる。この場合、従来のＤＣ電源を用いた回路において
は、全充放電電力は、１００ＭＨｚで、
Ｆとすると１ＭゲートのＬＳＩでは、６Ｍ個のＴｒが含
まれるので全ゲート容量は１２０ｎＦとなる。また電源
電圧ＶCC＝３．０Ｖとし、１ゲートの充電等価抵抗が約
５０Ｋオームとすれば１Ｍゲートでは０．０５オームと
なる。この場合、従来のＤＣ電源を用いた回路において
は、全充放電電力は、１００ＭＨｚで、
【数９】 １／２ＣＶ2 ×ｆ＝１／２×１２０×１０-9 ×（３．０）2 ×１０8 ＝５４Ｗ …（15） となる。即ち、従来の電源電圧供給方式では１Ｍゲート
のＬＳＩを１００ＭＨｚクロックで動かすと５４Ｗの充
放電電力が外部から一旦供給され消費される。
のＬＳＩを１００ＭＨｚクロックで動かすと５４Ｗの充
放電電力が外部から一旦供給され消費される。
【００３８】これに対し、本発明の第２の実施の形態に
おいては、まずクロック毎のプリチャージが不要である
から、論理遷移時のみ充放電が発生する。全チップの上
の論理ゲートの平均遷移確率は高々１／５程度であるか
ら、全充放電エネルギーも１０．８Ｗに減少する。更
に、チップ内部容量Ｃの充放電リアクタンス電流は、外
部のＬで構成された１００ＭＨｚのＬＣ共振回路によっ
て、約９５％蓄えられ再利用される。結局この効果で上
記５４Ｗの充電電力はわずかに１０．８Ｗ×０．０５＝
０．５４Ｗの外部供給で十分である。
おいては、まずクロック毎のプリチャージが不要である
から、論理遷移時のみ充放電が発生する。全チップの上
の論理ゲートの平均遷移確率は高々１／５程度であるか
ら、全充放電エネルギーも１０．８Ｗに減少する。更
に、チップ内部容量Ｃの充放電リアクタンス電流は、外
部のＬで構成された１００ＭＨｚのＬＣ共振回路によっ
て、約９５％蓄えられ再利用される。結局この効果で上
記５４Ｗの充電電力はわずかに１０．８Ｗ×０．０５＝
０．５４Ｗの外部供給で十分である。
【００３９】更に、ＬＳＩ内部はこの充放電過程で（1
5）式と同じ量のエネルギー５４Ｗが充電路の等価抵抗
Ｒに依って消費される。この５４Ｗはチップ上の熱とな
って消費される。しかも、各ゲートの遷移確率は高々１
／５であるから等価抵抗Ｒでの消費エネルギーも充放電
エネルギーと同様に各々に１／５を乗じて１０．８Ｗと
なる。更に、本発明の第１の実施の形態と同様に電源電
圧の変化の繰返し周期を内部回路素子の動作速度より遅
くΔＴ／Ｔ＝１／１０とすれば（13）式に示すように１
／５となるので、結果的に等価抵抗Ｒによる発熱エネル
ギーは２．１６Ｗに減少する。なお、図２（ａ）には線
形のランプ波形を示したが、ゲート遅延時間ΔＴに比し
て十分長い立ち上り時間Ｔ又は立ち下り時間Ｔを有した
長周期の正弦波電源電圧を用いても同様であることは容
易に理解できるであろう。
5）式と同じ量のエネルギー５４Ｗが充電路の等価抵抗
Ｒに依って消費される。この５４Ｗはチップ上の熱とな
って消費される。しかも、各ゲートの遷移確率は高々１
／５であるから等価抵抗Ｒでの消費エネルギーも充放電
エネルギーと同様に各々に１／５を乗じて１０．８Ｗと
なる。更に、本発明の第１の実施の形態と同様に電源電
圧の変化の繰返し周期を内部回路素子の動作速度より遅
くΔＴ／Ｔ＝１／１０とすれば（13）式に示すように１
／５となるので、結果的に等価抵抗Ｒによる発熱エネル
ギーは２．１６Ｗに減少する。なお、図２（ａ）には線
形のランプ波形を示したが、ゲート遅延時間ΔＴに比し
て十分長い立ち上り時間Ｔ又は立ち下り時間Ｔを有した
長周期の正弦波電源電圧を用いても同様であることは容
易に理解できるであろう。
【００４０】以上の本実施の形態により消費されたトー
タル電力と、従来技術により同条件下で消費されたトー
タル電力とを比較した表を下記に示す。
タル電力と、従来技術により同条件下で消費されたトー
タル電力とを比較した表を下記に示す。
【００４１】
【表１】 次に、本発明の第３の実施の形態について図面を参照し
ながら説明する。本発明の第３の実施の形態は、上述の
本発明の第１又は第２の実施の形態に示した技術を用い
たＣＭＯＳダイナミック回路であり、所要クロック数が
少なく、レーテンシー（所要クロック遅れ）を小さくし
て、確実に論理動作を実現することができる回路であ
る。
ながら説明する。本発明の第３の実施の形態は、上述の
本発明の第１又は第２の実施の形態に示した技術を用い
たＣＭＯＳダイナミック回路であり、所要クロック数が
少なく、レーテンシー（所要クロック遅れ）を小さくし
て、確実に論理動作を実現することができる回路であ
る。
【００４２】図４は、本発明の第３の実施の形態に係る
ＭＯＳゲート回路を示したものである。本実施の形態
は、内部回路素子となるＣＭＯＳゲート回路が複数段直
列に接続された回路に係るものであり、図４中にはその
うちのＮi 番目及びＮi+1 番目のみ示している。ここ
で、各段のＣＭＯＳゲート回路はそれぞれ２相ＡＣ電源
５１１，５１２に接続され両電源からカットオフ手段と
なるＭＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ
4 を吊した構成となっている。ＭＯＳトランジスタＴｒ
1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 はそれぞれゲート電極をソ
ース電極に接続している。第１の内部回路素子６１１は
少なくとも２つ（第１および第２）の電源供給端子を具
備し、第１の電源供給端子に第１のカットオフ手段（Ｔ
ｒ1 ）が接続され、第２の電源供給端子には第２のカッ
トオフ手段（Ｔｒ2 ）が接続されている。第２の内部回
路素子６１２は第３，第４の電源供給端子を具備し、こ
のそれぞれに第３のカットオフ手段（Ｔｒ3 ），第４の
カットオフ手段（Ｔｒ4 ）が接続されている。
ＭＯＳゲート回路を示したものである。本実施の形態
は、内部回路素子となるＣＭＯＳゲート回路が複数段直
列に接続された回路に係るものであり、図４中にはその
うちのＮi 番目及びＮi+1 番目のみ示している。ここ
で、各段のＣＭＯＳゲート回路はそれぞれ２相ＡＣ電源
５１１，５１２に接続され両電源からカットオフ手段と
なるＭＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ
4 を吊した構成となっている。ＭＯＳトランジスタＴｒ
1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 はそれぞれゲート電極をソ
ース電極に接続している。第１の内部回路素子６１１は
少なくとも２つ（第１および第２）の電源供給端子を具
備し、第１の電源供給端子に第１のカットオフ手段（Ｔ
ｒ1 ）が接続され、第２の電源供給端子には第２のカッ
トオフ手段（Ｔｒ2 ）が接続されている。第２の内部回
路素子６１２は第３，第４の電源供給端子を具備し、こ
のそれぞれに第３のカットオフ手段（Ｔｒ3 ），第４の
カットオフ手段（Ｔｒ4 ）が接続されている。
【００４３】図４のＣＭＯＳゲート回路を駆動する２相
（逆相）ＡＣ電源の波形を図５に点線で示す。ここで、
図５中のＡ、及びＢは、それぞれ図４ＡのＡ点の電位、
及びＢ点の電位を示す。Ｎi 段目のゲートは図５の
Ｔ1 ，Ｔ3 のタイミングで動作し、Ｔ0 ，Ｔ2 のタイミ
ングでは電源に繁がったＭＯＳトランジスタＴｒ1 ，Ｔ
ｒ2 によってカットオフされ、前クロックの状態を保持
記憶する。Ｔ1 のタイミングで動作したＮi 段目のゲー
トの出力（Ａ点）は次のＴ2 のタイミングの間保持され
るので次のＮi+1 段目はＴ2 のタイミングの間にＮi 段
目のゲートの出力を使って動作を完結することができ
る。
（逆相）ＡＣ電源の波形を図５に点線で示す。ここで、
図５中のＡ、及びＢは、それぞれ図４ＡのＡ点の電位、
及びＢ点の電位を示す。Ｎi 段目のゲートは図５の
Ｔ1 ，Ｔ3 のタイミングで動作し、Ｔ0 ，Ｔ2 のタイミ
ングでは電源に繁がったＭＯＳトランジスタＴｒ1 ，Ｔ
ｒ2 によってカットオフされ、前クロックの状態を保持
記憶する。Ｔ1 のタイミングで動作したＮi 段目のゲー
トの出力（Ａ点）は次のＴ2 のタイミングの間保持され
るので次のＮi+1 段目はＴ2 のタイミングの間にＮi 段
目のゲートの出力を使って動作を完結することができ
る。
【００４４】従って、Ｎi 段目のゲートに電源電圧を供
給するＭＯＳトランジスタＴｒ1 ，Ｔｒ2 はトランジス
タＴｒ1 側の電源電圧が高電位φ、かつ、トランジスタ
Ｔｒ
給するＭＯＳトランジスタＴｒ1 ，Ｔｒ2 はトランジス
タＴｒ1 側の電源電圧が高電位φ、かつ、トランジスタ
Ｔｒ
【外２】 タイミングの期間のみ導通し、Ｎi 段目のゲートの動作
を可能にする。Ｎi 段目のゲートはＴ0 ，Ｔ2 のタイミ
ング期間ではオフ状態となりＡ点に溜った電荷が廃棄さ
れるのを防ぐことができる。
を可能にする。Ｎi 段目のゲートはＴ0 ，Ｔ2 のタイミ
ング期間ではオフ状態となりＡ点に溜った電荷が廃棄さ
れるのを防ぐことができる。
【００４５】本発明の第３の実施の形態においては、各
段のゲートに供給する２相ＡＣ電源はトランジスタを介
するものに限られるものではない。電源に接続されるＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 を図
６に示すようにダイオードＤ１，Ｄ２，Ｄ３，Ｄ４で置
き換えた構成としてもよい。すなわち、ＡＣ電源同期用
ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４により図６のゲート
電極をソース電極に接続したトランジスタＴｒ1 ，Ｔｒ
2 ，Ｔｒ3 ，Ｔｒ4 と同様の動作が可能であり、図６の
回路は点Ａ，点Ｂでは図５のような波形を出力する。
段のゲートに供給する２相ＡＣ電源はトランジスタを介
するものに限られるものではない。電源に接続されるＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 を図
６に示すようにダイオードＤ１，Ｄ２，Ｄ３，Ｄ４で置
き換えた構成としてもよい。すなわち、ＡＣ電源同期用
ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４により図６のゲート
電極をソース電極に接続したトランジスタＴｒ1 ，Ｔｒ
2 ，Ｔｒ3 ，Ｔｒ4 と同様の動作が可能であり、図６の
回路は点Ａ，点Ｂでは図５のような波形を出力する。
【００４６】本発明の第３の実施の形態によれば、本来
無用なプリチャージ動作を無くする事が出来るため、パ
ワーの大幅な削減を図ることができる。また、論理動作
が２クロックで完結するため、Ｆ／Ｆやシフトレジスタ
などの論理記憶素子が２クロックで実現することができ
る利点を有す。これは、論理設計の自由度の拡大に大き
く寄与する。事実上４相では電卓の如き直列論理は良い
が、並列動作ゲートの論理構成は設計が非常に難しい。
当然のことながら、本発明の第３の実施の形態では、論
理設計の自由度が大きくなると同時に、論理動作の遅れ
が２クロックと小さくて済む利点もある。
無用なプリチャージ動作を無くする事が出来るため、パ
ワーの大幅な削減を図ることができる。また、論理動作
が２クロックで完結するため、Ｆ／Ｆやシフトレジスタ
などの論理記憶素子が２クロックで実現することができ
る利点を有す。これは、論理設計の自由度の拡大に大き
く寄与する。事実上４相では電卓の如き直列論理は良い
が、並列動作ゲートの論理構成は設計が非常に難しい。
当然のことながら、本発明の第３の実施の形態では、論
理設計の自由度が大きくなると同時に、論理動作の遅れ
が２クロックと小さくて済む利点もある。
【００４７】本発明の第３の実施の形態の非プリチャー
ジ型ダイナミックＣＭＯＳ回路方式においては、１つの
クロックの間にいくつかのゲートをカスケード（直列）
に接続する事が出来る。すなわち、図４及び図６等にお
ける個々のＣＭＯＳゲート回路の内部に複数段の内部ゲ
ートを設け、これら複数段の内部ゲートをカスケード
（直列）に接続する構成とすることができる。従来型で
は、ゲート毎に、クロック単位でプリチャージが必要で
あったが、個々のＣＭＯＳゲート回路の内部に複数段の
内部ゲートをカスケードに接続することにより、複数段
を纏めて１クロックに束ねる事が出来る。例えば、Ｎ段
を纏めて１クロックに束ねた場合には、遅れ時間（クロ
ック）が１／Ｎに短縮され、クロック遅延が実質１／Ｎ
に縮められる。また、Ｎ回のプリチャージが不要となる
事で、速度／パワーの比は大幅に向上する。
ジ型ダイナミックＣＭＯＳ回路方式においては、１つの
クロックの間にいくつかのゲートをカスケード（直列）
に接続する事が出来る。すなわち、図４及び図６等にお
ける個々のＣＭＯＳゲート回路の内部に複数段の内部ゲ
ートを設け、これら複数段の内部ゲートをカスケード
（直列）に接続する構成とすることができる。従来型で
は、ゲート毎に、クロック単位でプリチャージが必要で
あったが、個々のＣＭＯＳゲート回路の内部に複数段の
内部ゲートをカスケードに接続することにより、複数段
を纏めて１クロックに束ねる事が出来る。例えば、Ｎ段
を纏めて１クロックに束ねた場合には、遅れ時間（クロ
ック）が１／Ｎに短縮され、クロック遅延が実質１／Ｎ
に縮められる。また、Ｎ回のプリチャージが不要となる
事で、速度／パワーの比は大幅に向上する。
【００４８】なお、２相ＡＣ電源５１１，５１２は所定
の直流電圧（ＤＣ電圧）を重畳したＡＣ電源でもよい。
たとえば正弦波振幅の半分に相当するＤＣ電圧を正弦波
交流に重畳したものでもよい。
の直流電圧（ＤＣ電圧）を重畳したＡＣ電源でもよい。
たとえば正弦波振幅の半分に相当するＤＣ電圧を正弦波
交流に重畳したものでもよい。
【００４９】本発明の第３の実施の形態におけるＣＭＯ
Ｓゲート回路は、このＣＭＯＳゲート回路の一部又は全
部をＳＯＩ構造にすれば、ラッチアップが無く、また、
ソースドレイン容量を小さくすることができる。したが
ってＳＯＩ構造でＣＭＯＳゲート構造を構成することに
より、さらに低消費電力の動作が可能となる。
Ｓゲート回路は、このＣＭＯＳゲート回路の一部又は全
部をＳＯＩ構造にすれば、ラッチアップが無く、また、
ソースドレイン容量を小さくすることができる。したが
ってＳＯＩ構造でＣＭＯＳゲート構造を構成することに
より、さらに低消費電力の動作が可能となる。
【００５０】図７は４相ＡＣ電源５０１，５０２，５０
３，５０４をクロック電源として用いた本発明の第４の
実施の形態を説明するための回路図である。４相ＡＣ電
源は図８に示すような位相関係の波形である。本発明の
第４の実施の形態は、第３の実施の形態と同様にＣＭＯ
Ｓゲート回路が複数段直列に接続されたＣＭＯＳダイナ
ミック回路である。簡単化のために図７においては、多
段のゲート回路のＮi番目及びＮi+1 番目のみ示してい
る。各段のＣＭＯＳゲート回路はそれぞれ４相ＡＣクロ
ック電源に接続されたＭＯＳトランジスタを介して電源
電圧が供給されている。
３，５０４をクロック電源として用いた本発明の第４の
実施の形態を説明するための回路図である。４相ＡＣ電
源は図８に示すような位相関係の波形である。本発明の
第４の実施の形態は、第３の実施の形態と同様にＣＭＯ
Ｓゲート回路が複数段直列に接続されたＣＭＯＳダイナ
ミック回路である。簡単化のために図７においては、多
段のゲート回路のＮi番目及びＮi+1 番目のみ示してい
る。各段のＣＭＯＳゲート回路はそれぞれ４相ＡＣクロ
ック電源に接続されたＭＯＳトランジスタを介して電源
電圧が供給されている。
【００５１】図７に示すようにＮi 段目のＣＭＯＳゲー
ト６０１に接続されるＭＯＳトランジスタＴｒ1 のドレ
イン電極はφ2 相の電源５０１に接続され、Ｔｒ1 のゲ
ート
ト６０１に接続されるＭＯＳトランジスタＴｒ1 のドレ
イン電極はφ2 相の電源５０１に接続され、Ｔｒ1 のゲ
ート
【外３】 ＣＭＯＳゲートに接続される他のＭＯＳトランジスタＴ
ｒ2 のドレイン電極はφ
ｒ2 のドレイン電極はφ
【外４】 ３に接続されている。
【００５２】Ｎi+1 段目のＣＭＯＳゲート６０２に接続
されるＭＯＳトランジスタＴｒ3 のドレイン電極はφ2
の反転相、ゲート電極はφ1 相、ＭＯＳトランジスタＴ
ｒ4のドレイン電極はφ2 相、ゲート電極はφ1 の反転
相に接続されている。φ1 相とφ2 相とは図８に示すよ
うにπ／２だけ位相がずれている。Ｎi 段目のＣＭＯＳ
ゲートはφ2 相，φ1 の反転相が高電位、φ2 の反転
相，φ1 相が低電位の時導通し、この時Ｎi+1 段目のＣ
ＭＯＳゲートはオフ状態となり、Ｎi 段目とＮi+ 1 段目
の中間に接続された容量Ｃの電荷が廃棄されるのを防ぐ
ことができる。Ｎi+1 段目が導通時にはＮi 段目のＣＭ
ＯＳゲートはオフ状態となり、前クロックの状態を保持
記憶できる。４相クロックは２相クロックに比して論理
設計自由度やクロック遅延で不利ではあるが、４相クロ
ックで駆動することによっても、本来無用なプリチャー
ジ動作を無くす事が出来、パワーの大幅な削減を図るこ
とができる。
されるＭＯＳトランジスタＴｒ3 のドレイン電極はφ2
の反転相、ゲート電極はφ1 相、ＭＯＳトランジスタＴ
ｒ4のドレイン電極はφ2 相、ゲート電極はφ1 の反転
相に接続されている。φ1 相とφ2 相とは図８に示すよ
うにπ／２だけ位相がずれている。Ｎi 段目のＣＭＯＳ
ゲートはφ2 相，φ1 の反転相が高電位、φ2 の反転
相，φ1 相が低電位の時導通し、この時Ｎi+1 段目のＣ
ＭＯＳゲートはオフ状態となり、Ｎi 段目とＮi+ 1 段目
の中間に接続された容量Ｃの電荷が廃棄されるのを防ぐ
ことができる。Ｎi+1 段目が導通時にはＮi 段目のＣＭ
ＯＳゲートはオフ状態となり、前クロックの状態を保持
記憶できる。４相クロックは２相クロックに比して論理
設計自由度やクロック遅延で不利ではあるが、４相クロ
ックで駆動することによっても、本来無用なプリチャー
ジ動作を無くす事が出来、パワーの大幅な削減を図るこ
とができる。
【００５３】なお、４相ＡＣ電源５０１，５０２，５０
３，５０４は所定のＤＣ電圧を重畳したＡＣ電源でもよ
いことはもちろんである。
３，５０４は所定のＤＣ電圧を重畳したＡＣ電源でもよ
いことはもちろんである。
【００５４】本発明の第４の実施の形態のＣＭＯＳゲー
ト構造はＳＯＩ構造とすることが好ましい。すなわちＣ
ＭＯＳゲート回路の一部又は全部をＳＯＩ構造にするこ
とにより、ラッチアップが無く、また、ソースドレイン
容量が小さい等の特徴を生かすことができ、さらに消費
電力の削減が可能となる。
ト構造はＳＯＩ構造とすることが好ましい。すなわちＣ
ＭＯＳゲート回路の一部又は全部をＳＯＩ構造にするこ
とにより、ラッチアップが無く、また、ソースドレイン
容量が小さい等の特徴を生かすことができ、さらに消費
電力の削減が可能となる。
【００５５】図９は、本発明の第５の実施の形態に係る
ＭＯＳゲート回路を示したものである。本発明の第５の
実施の形態は、ｐＭＯＳゲート回路およびＣＭＯＳゲー
ト回路とからなるＣＭＯＳゲート回路が複数段直列に接
続された回路に係るものであり、図９中にはそのうちの
Ｎi 番目及びＮi+1 番目のみ示している。ここで、各段
のｐＭＯＳおよびｎＭＯＳゲート回路はそれぞれ２相Ａ
Ｃ電源５１１，５１２に接続され、ｐＭＯＳゲート回路
とｎＭＯＳゲート回路との間にカットオフ手段となるＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 を接
続した構成となっている。ＭＯＳトランジスタＴｒ1 ，
Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 はそれぞれゲート電極をソース
電極に接続している。第１のｐＭＯＳゲート回路６５１
は少なくとも２つ（第１および第２）の電源供給端子を
具備し、第２の電源供給端子に第１のカットオフ手段
（Ｔｒ1 ）が接続され、第１の電源供給端子は第１のＡ
Ｃ電源５１１に接続されている。第１のｎＭＯＳゲート
回路６５２は第３および第４の電源供給端子を具備し、
第３の電源供給端子は第２のカットオフ手段（Ｔｒ2）
に接続され、第４の電源供給端子は第２のＡＣ電源５１
２に接続されている。第２のｐＭＯＳゲート回路６５３
は第５および第６の電源供給端子を具備し、それぞれ第
２のＡＣ電源５１２および第３のカットオフ手段（Ｔｒ
3 ）に接続されている。第２のｎＭＯＳゲート回路６５
４は第７および第８の電源供給端子を具備し、それぞれ
第４のカットオフ手段（Ｔｒ4 ）および第１のＡＣ電源
５１１に接続されている。
ＭＯＳゲート回路を示したものである。本発明の第５の
実施の形態は、ｐＭＯＳゲート回路およびＣＭＯＳゲー
ト回路とからなるＣＭＯＳゲート回路が複数段直列に接
続された回路に係るものであり、図９中にはそのうちの
Ｎi 番目及びＮi+1 番目のみ示している。ここで、各段
のｐＭＯＳおよびｎＭＯＳゲート回路はそれぞれ２相Ａ
Ｃ電源５１１，５１２に接続され、ｐＭＯＳゲート回路
とｎＭＯＳゲート回路との間にカットオフ手段となるＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 を接
続した構成となっている。ＭＯＳトランジスタＴｒ1 ，
Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 はそれぞれゲート電極をソース
電極に接続している。第１のｐＭＯＳゲート回路６５１
は少なくとも２つ（第１および第２）の電源供給端子を
具備し、第２の電源供給端子に第１のカットオフ手段
（Ｔｒ1 ）が接続され、第１の電源供給端子は第１のＡ
Ｃ電源５１１に接続されている。第１のｎＭＯＳゲート
回路６５２は第３および第４の電源供給端子を具備し、
第３の電源供給端子は第２のカットオフ手段（Ｔｒ2）
に接続され、第４の電源供給端子は第２のＡＣ電源５１
２に接続されている。第２のｐＭＯＳゲート回路６５３
は第５および第６の電源供給端子を具備し、それぞれ第
２のＡＣ電源５１２および第３のカットオフ手段（Ｔｒ
3 ）に接続されている。第２のｎＭＯＳゲート回路６５
４は第７および第８の電源供給端子を具備し、それぞれ
第４のカットオフ手段（Ｔｒ4 ）および第１のＡＣ電源
５１１に接続されている。
【００５６】図９に示したＭＯＳゲート回路は、本発明
の第３の実施の形態とほぼ同様な動作をする。すなわ
ち、第１のＡＣ電源５１１と第２のＡＣ電源５１２とは
図５に示すように互いに逆相（反転相）となるような関
係であり、Ｎi 段目のｐＭＯＳおよびｎＭＯＳゲート回
路は図５のＴ1 ，Ｔ3 のタイミングで動作し、Ｔ0 ，Ｔ
2 のタイミングではＭＯＳトランジスタＴｒ1 ，Ｔｒ2
によってカットオフされ、前クロックの状態を保持記憶
する。Ｔ1 のタイミングで動作したＮi 段目のｐＭＯＳ
およびｎＭＯＳゲート回路の出力（Ａ点）は次のＴ2 の
タイミングの間保持されるので次のＮi+1 段目はＴ2 の
タイミングの間にＮi 段目のｐＭＯＳおよびｎＭＯＳゲ
ート回路の出力を使って動作を完結することができる。
の第３の実施の形態とほぼ同様な動作をする。すなわ
ち、第１のＡＣ電源５１１と第２のＡＣ電源５１２とは
図５に示すように互いに逆相（反転相）となるような関
係であり、Ｎi 段目のｐＭＯＳおよびｎＭＯＳゲート回
路は図５のＴ1 ，Ｔ3 のタイミングで動作し、Ｔ0 ，Ｔ
2 のタイミングではＭＯＳトランジスタＴｒ1 ，Ｔｒ2
によってカットオフされ、前クロックの状態を保持記憶
する。Ｔ1 のタイミングで動作したＮi 段目のｐＭＯＳ
およびｎＭＯＳゲート回路の出力（Ａ点）は次のＴ2 の
タイミングの間保持されるので次のＮi+1 段目はＴ2 の
タイミングの間にＮi 段目のｐＭＯＳおよびｎＭＯＳゲ
ート回路の出力を使って動作を完結することができる。
【００５７】従って、Ｎi 段目のｐＭＯＳおよびｎＭＯ
Ｓゲート回路に電源電圧を供給するＭＯＳトランジスタ
Ｔｒ1 ，Ｔｒ2 はトランジスタＴｒ1 側の電源電圧が高
電位φ、かつ、トランジスタＴｒ2 側の電源電圧がφの
逆相、すなわち反転電位となるＴ1 ，Ｔ2 のタイミング
の期間のみ導通し、Ｎi 段目のｐＭＯＳおよびｎＭＯＳ
ゲート回路の動作を可能にする。Ｎi 段目のｐＭＯＳお
よびｎＭＯＳゲート回路はＴ0 ，Ｔ2 のタイミング期間
ではオフ状態となりＡ点に溜った電荷が廃棄されるのを
防ぐことができる。
Ｓゲート回路に電源電圧を供給するＭＯＳトランジスタ
Ｔｒ1 ，Ｔｒ2 はトランジスタＴｒ1 側の電源電圧が高
電位φ、かつ、トランジスタＴｒ2 側の電源電圧がφの
逆相、すなわち反転電位となるＴ1 ，Ｔ2 のタイミング
の期間のみ導通し、Ｎi 段目のｐＭＯＳおよびｎＭＯＳ
ゲート回路の動作を可能にする。Ｎi 段目のｐＭＯＳお
よびｎＭＯＳゲート回路はＴ0 ，Ｔ2 のタイミング期間
ではオフ状態となりＡ点に溜った電荷が廃棄されるのを
防ぐことができる。
【００５８】２相のＡＣ電源５１１，５１２としては所
定のＤＣ電圧を交番電圧又は正弦波電圧に重畳した電源
でもよいことはもちろんである。
定のＤＣ電圧を交番電圧又は正弦波電圧に重畳した電源
でもよいことはもちろんである。
【００５９】本発明の第５の実施の形態においては、各
段のｐＭＯＳおよびｎＭＯＳゲート回路に供給する２相
ＡＣ電源はトランジスタを介するものに限られるもので
はない。電源に接続されるＭＯＳトランジスタＴｒ1 ，
Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 をダイオードＤ１，Ｄ２，Ｄ
３，Ｄ４で置き換えた構成としてもよい。すなわち、Ａ
Ｃ電源同期用ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を用い
ても図８のゲート電極をソース電極に接続したトランジ
スタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 と同様の動作が可
能である。
段のｐＭＯＳおよびｎＭＯＳゲート回路に供給する２相
ＡＣ電源はトランジスタを介するものに限られるもので
はない。電源に接続されるＭＯＳトランジスタＴｒ1 ，
Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 をダイオードＤ１，Ｄ２，Ｄ
３，Ｄ４で置き換えた構成としてもよい。すなわち、Ａ
Ｃ電源同期用ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を用い
ても図８のゲート電極をソース電極に接続したトランジ
スタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 と同様の動作が可
能である。
【００６０】本発明の第５の実施の形態によれば、本来
無用なプリチャージ動作を無くする事が出来るため、パ
ワーの大幅な削減を図ることができる。また、論理動作
が２クロックで完結するため、Ｆ／Ｆやシフトレジスタ
などの論理記憶素子が２クロックで実現することができ
る利点を有す。これは、論理設計の自由度の拡大に大き
く寄与する。事実上４相では電卓の如き直列論理は良い
が、並列動作ゲートの論理構成は設計が非常に難しい。
また、本発明の第５の実施の形態では、論理設計の自由
度が大きくなると同時に、論理動作の遅れが２クロック
と小さくて済む。
無用なプリチャージ動作を無くする事が出来るため、パ
ワーの大幅な削減を図ることができる。また、論理動作
が２クロックで完結するため、Ｆ／Ｆやシフトレジスタ
などの論理記憶素子が２クロックで実現することができ
る利点を有す。これは、論理設計の自由度の拡大に大き
く寄与する。事実上４相では電卓の如き直列論理は良い
が、並列動作ゲートの論理構成は設計が非常に難しい。
また、本発明の第５の実施の形態では、論理設計の自由
度が大きくなると同時に、論理動作の遅れが２クロック
と小さくて済む。
【００６１】
【発明の効果】以上、説明してきたように、内部回路素
子の動作速度よりも変化の遅い傾斜電源等の交番電圧源
や動作速度よりも変化の遅い正弦波電圧源を用いること
で内部回路素子の内部抵抗によって消費される電力をた
とえば約１／５以下に削減することができる。また、ダ
イナミック回路でプリチャージが不要なため、充電電力
が１／５〜１／１０となる。
子の動作速度よりも変化の遅い傾斜電源等の交番電圧源
や動作速度よりも変化の遅い正弦波電圧源を用いること
で内部回路素子の内部抵抗によって消費される電力をた
とえば約１／５以下に削減することができる。また、ダ
イナミック回路でプリチャージが不要なため、充電電力
が１／５〜１／１０となる。
【００６２】更に本発明によれば正弦波交流電源の電圧
をインダクタンスＬを介して内部回路素子に供給するこ
とにより高いＬＣ共振回路の効率で、容量性のリアクタ
ンス電流をほぼ１００％インダクタンスＬで吸収させ回
収することにより、ＭＯＳゲート回路以外の電源等の、
いわゆる外部回路における消費電力を低減することがで
きる。したがって本発明によれば、従来電源で無駄に消
費していたエネルギー分を回収再利用することにより、
大巾に消費電力を低減することができる。
をインダクタンスＬを介して内部回路素子に供給するこ
とにより高いＬＣ共振回路の効率で、容量性のリアクタ
ンス電流をほぼ１００％インダクタンスＬで吸収させ回
収することにより、ＭＯＳゲート回路以外の電源等の、
いわゆる外部回路における消費電力を低減することがで
きる。したがって本発明によれば、従来電源で無駄に消
費していたエネルギー分を回収再利用することにより、
大巾に消費電力を低減することができる。
【図１】本発明の第１の実施の形態を説明するための回
路図である。
路図である。
【図２】図２（ａ）は本発明の第１の実施の形態の傾斜
電源の作用を説明するための各点の電位変化を示す図
で、図２（ｂ）は傾斜電源の電圧が印加された場合の抵
抗Ｒの両端の電圧ΔＶ（ｔ）の時間変化を示す図であ
る。
電源の作用を説明するための各点の電位変化を示す図
で、図２（ｂ）は傾斜電源の電圧が印加された場合の抵
抗Ｒの両端の電圧ΔＶ（ｔ）の時間変化を示す図であ
る。
【図３】本発明の第２の実施の形態の動作を説明するた
めの交流的等価回路図である。
めの交流的等価回路図である。
【図４】本発明の第３の実施の形態に係るＣＭＯＳゲー
ト回路を示した図である。
ト回路を示した図である。
【図５】図４に示したＣＭＯＳゲート回路の出力波形を
示した図である。
示した図である。
【図６】本発明の第３の実施の形態の他のＣＭＯＳゲー
ト回路である。
ト回路である。
【図７】本発明の第４の実施の形態に係るＣＭＯＳゲー
ト回路を示した図である。
ト回路を示した図である。
【図８】図７に示したＣＭＯＳゲート回路を駆動する４
相ＡＣ電源の各相の関係を示す図である。
相ＡＣ電源の各相の関係を示す図である。
【図９】本発明の第５の実施の形態に係るＣＭＯＳゲー
ト回路を示した図である。
ト回路を示した図である。
５０１，５０２，５０３，５０４，５１１，５１２ 電
源 ６０１，６０２，６１１，６１２ ＣＭＯＳゲート回路 ６５１，６５３ ｐＭＯＳゲート回路 ６５２，６５４ ｎＭＯＳゲート回路 Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 トランジスタ Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード Ｒ，ｒ 抵抗 Ｃ，Ｃ0 容量 Ｔ1 ，Ｔ2 ，Ｔ3 端子 ＳＷ スイッチ Ｌ インダクタンス
源 ６０１，６０２，６１１，６１２ ＣＭＯＳゲート回路 ６５１，６５３ ｐＭＯＳゲート回路 ６５２，６５４ ｎＭＯＳゲート回路 Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 トランジスタ Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード Ｒ，ｒ 抵抗 Ｃ，Ｃ0 容量 Ｔ1 ，Ｔ2 ，Ｔ3 端子 ＳＷ スイッチ Ｌ インダクタンス
Claims (2)
- 【請求項１】 等価内部抵抗Ｒと等価容量ＣとのＲＣ直
列接続で表現されるＭＯＳトランジスタからなる内部回
路と、 前記内部回路に並列接続されたインダクタンスＬと、 前記内部回路と前記インダクタンスＬとの一方の接続点
と、前記内部回路と前記インダクタンスＬとの他方の接
続点との間に所定の電圧を供給する外部交流電源 とから少なくとも構成されるＭＯＳゲート回路であっ
て、前記外部交流電源の周波数ｆ0 は ２πｆ0 ≒１／（ＬＣ）1/2 であり、前記内部回路への前記外部交流電源からの容量
性の充放電のエネルギーを前記インダクタンスＬに吸収
させて回収することを特徴とするＭＯＳゲート回路。 - 【請求項２】 等価内部抵抗Ｒと等価容量ＣとのＲＣ直
列接続で表現されるＭＯＳトランジスタを具備する内部
回路と、この内部回路に並列接続されるインダクタンス
ＬとでＬＣＲ共振回路を構成するステップと、 該ＬＣＲ共振回路の共振周波数を有する交流電源で、前
記内部回路と前記インダクタンスＬとの一方の接続点
と、前記内部回路と前記インダクタンスＬとの他方の接
続点との間に電圧を供給し、前記内部回路への容量性の
充放電エネルギーを前記インダクタンスＬで吸収させる
ように前記内部回路を駆動するステップとからなること
を特徴とするＭＯＳゲート回路の電源供給方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05791396A JP3313276B2 (ja) | 1995-03-15 | 1996-03-14 | Ｍｏｓゲート回路及びその電源供給方法 |
| US08/616,811 US5701093A (en) | 1995-03-15 | 1996-03-15 | Adiabatic MOS logic and power supplying method and apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5591395 | 1995-03-15 | ||
| JP7-55913 | 1995-03-15 | ||
| JP05791396A JP3313276B2 (ja) | 1995-03-15 | 1996-03-14 | Ｍｏｓゲート回路及びその電源供給方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316823A JPH08316823A (ja) | 1996-11-29 |
| JP3313276B2 true JP3313276B2 (ja) | 2002-08-12 |
Family
ID=26396808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05791396A Expired - Fee Related JP3313276B2 (ja) | 1995-03-15 | 1996-03-14 | Ｍｏｓゲート回路及びその電源供給方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5701093A (ja) |
| JP (1) | JP3313276B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195592A (zh) * | 2010-03-17 | 2011-09-21 | 精工爱普生株式会社 | 电路装置、电子设备以及电源电路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5986476A (en) * | 1997-08-08 | 1999-11-16 | Intel Corporation | Method and apparatus for implementing a dynamic adiabatic logic family |
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| KR100403810B1 (ko) * | 2001-03-09 | 2003-10-30 | 삼성전자주식회사 | 혼합형 전원 공급회로와 상기 혼합형 전원 공급 회로를이용한 논리 회로의 충/방전 방법 |
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