JP5239501B2 - 2相駆動cmos断熱的論理回路 - Google Patents
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Description
(1) 区間T1ではPMOS2がONであるから、Vout1はVpにしたがいVddからVdd/2まで下降する。
(2) 区間T2になるとVin1が「Hレベル」になるため、PMOSがOFF、NMOSがONとなり、VoutはVp−の下降にともない、Vdd/2から0まで下降する。
(3) 区間T3ではNMOS2がONであるがVp−に変化が無いのでVout1も0のまま保持される。
(4) 区間T4ではVp−の上昇にともない、Vout1は0からVdd/2まで上昇する。
(5) 区間T5になるとVin1が「Lレベル」になるためPMOS2がON、NMOS2がOFFとなり、Vout1はVpにしたがいVdd/2からVddまで上昇する。
この2つの電源クロックVpとVp−において重要なことは、入力Vin1が切り替わるタイミングに一致させVpとVp−の電位差を小さくするということと、それにともなうVpとVp−の立ち上がり、立下がり時間の区間をできるだけ長く取る方が良いということである。前者の場合は、タイミングがずれるにしたがい貫通電流が発生し、消費電力が大きくなるためである。後者についてはVpとVp−の立ち上がり、立下がりが急峻になるにつれてON抵抗による消費電力が増大するためである。ただし、VpとVp−の立ち上がり、立下がりを変更することにより、出力波形のデューティ比も変化する。
Claims (3)
- CMOSスタティック論理回路の直流電源を台形波電源へ、グランドを三角波電源へ置換し、
前記直流電源の電源電圧を第1電源電圧とし、前記第1電源電圧の1/2の電圧を第2電源電圧とし、前記グランドの電源電圧を第3電源電圧としたときに、
前記台形波電源は前記第1電源電圧と前記第2電源電圧との間で振幅する形状を有し、
前記三角波電源は前記第2電源電圧と前記第3電源電圧との間で振幅する形状を有し、
前記台形波電源と前記三角波電源との2相の電源で駆動した断熱的論理回路。
- 前記三角波電源は論理回路の入力信号と同じ周期であり、前記台形波電源は論理回路の入力信号と同じ周期である、請求項1の断熱的論理回路。
- 前記三角波電源と前記台形波電源は、前記第2電源電圧に対して対称的な波形形状を有することを特徴とする請求項1の断熱的論理回路。
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