JP5482161B2 - 回路装置及び電子機器 - Google Patents

Description

本発明は、回路装置及び電子機器等に関する。

論理回路の消費電力を低減する技術として、断熱的論理回路が知られている。例えば特許文献１には、緩やかに立ち上がり緩やかに立ち下がる波形の電源電圧を使用することにより断熱的回路動作を実現する手法が開示されている。

しかしながらこの手法では、フリップフロップやラッチなど帰還ループを構成する回路の動作マージンが低下するなどの課題があった。

特開２００３−２２９７５４号公報

本発明の幾つかの態様によれば、低消費電力で安定に動作する回路装置及び電子機器等を提供できる。

本発明の一態様は、組み合わせ論理回路と、記憶回路とを含み、前記組み合わせ論理回路は、断熱的回路動作を行い、前記記憶回路の帰還ループを構成する回路は、非断熱的回路動作を行う回路装置に関係する。

本発明の一態様によれば、組み合わせ論理回路が断熱的回路動作を行い、さらに記憶回路の帰還ループを構成する回路を除く回路が断熱的回路動作を行うことができるから、回路装置の消費電力を低減することなどが可能になる。また帰還ループを構成する回路が非断熱的回路動作を行うことで、記憶されたデータを安定に保持することなどが可能になる。

また本発明の一態様では、前記記憶回路は、前記組み合わせ論理回路の断熱的回路動作のホールド期間において、前記組み合わせ論理回路からの信号を取り込んで記憶してもよい。

このようにすれば、記憶回路は、組み合わせ論理回路の出力信号の論理振幅が大きくなる期間に、出力信号を取り込んで記憶することができるから、確実にデータを記憶することが可能になる。

また本発明の一態様では、前記記憶回路は、前記組み合わせ論理回路の断熱的回路動作の非ホールド期間において、記憶された信号に基づいて前記組み合わせ論理回路への出力を変化させてもよい。

このようにすれば、記憶回路は、組み合わせ論理回路に供給される第１、第２の電源電圧の電圧差が小さい期間に、記憶された信号を出力することができる。その結果、組み合わせ論理回路のトランジスターのスイッチングによる電力消費を抑えることができる。

また本発明の一態様では、前記記憶回路は、記憶された信号を出力する出力駆動部を含み、前記出力駆動部は、断熱的回路動作を行ってもよい。

このようにすれば、出力駆動部の消費電力を低減することができる。例えば、大きな負荷容量を駆動するために出力駆動部のトランジスターのサイズを大きくした場合でも、断熱的回路動作を行うことで消費電力を低減することが可能になる。

また本発明の一態様では、信号を記憶するためのクロックをバッファーするバッファー回路を含み、前記バッファー回路は、非断熱的回路動作を行ってもよい。

このようにすれば、適正なタイミングでクロックが供給されるから、記憶回路は確実にデータを取り込み記憶することができる。

また本発明の一態様では、前記記憶回路は、マスタークロックに基づいて動作するマスター部と、スレーブクロックに基づいて動作するスレーブ部とを含み、前記ホールド期間において、前記マスタークロックにより信号を取り込み、前記非ホールド期間において、前記スレーブクロックにより信号を出力してもよい。

このようにすれば、マスター部は、組み合わせ論理回路の出力信号の論理振幅が大きくなる期間に、出力信号を取り込んで記憶することができる。またスレーブ部は、組み合わせ論理回路に供給される第１、第２の電源電圧の電圧差が小さい期間に、記憶された信号を出力することができる。その結果、低消費電力で安定にデータを記憶することなどが可能になる。

また本発明の一態様では、クロックを選択するセレクターを含み、第１の動作モードでは、前記組み合わせ論理回路は断熱的回路動作を行い、第２の動作モードでは、前記組み合わせ論理回路は非断熱的回路動作を行い、前記第１の動作モードでは、前記セレクターにより前記マスタークロック及び前記スレーブクロックが選択され、前記マスター部は前記マスタークロックにより動作し、前記スレーブ部は前記スレーブクロックにより動作し、前記第２の動作モードでは、前記セレクターにより第１のクロックが選択され、前記マスター部は前記第１のクロックにより動作し、前記スレーブ部は前記第１のクロックの反転クロックにより動作してもよい。

このようにすれば、第１の動作モードでは低消費電力の断熱的回路動作を行い、第２の動作モードでは動作速度の速い非断熱的回路動作、例えばＣＭＯＳ回路動作等を行うことができる。その結果、第１、第２の動作モードを切り換えることで、目的や用途などに応じて効率の良い回路動作を行うことなどが可能になる。

また本発明の一態様では、前記組み合わせ論理回路は、第１の電源電圧と第２の電源電圧とが供給されることで断熱的回路動作を行い、前記第１の電源電圧は、第１の基準電圧を基準電圧として周期的に変化し、前記第２の電源電圧は、第２の基準電圧を基準電圧として周期的に変化し、前記ホールド期間には、前記第１の電源電圧と前記第２の電源電圧との電圧差が大きくなり、前記非ホールド期間には、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなってもよい。

このようにすれば、ホールド期間には、第１の電源電圧と第２の電源電圧との電圧差が大きくなることで、組み合わせ論理回路の出力信号の論理振幅を大きくすることができる。一方、非ホールド期間には、第１の電源電圧と第２の電源電圧との電圧差が小さくなることで、トランジスターのスイッチングによる電力消費を抑えることができる。その結果、組み合わせ論理回路は適正な断熱的回路動作を行うことができる。

また本発明の一態様では、前記組み合わせ論理回路は、インバーターを含み、前記インバーターの有する第１導電型トランジスターのソースには、他の能動素子を介さずに前記第１の電源電圧が供給され、前記インバーターの有する第２導電型トランジスターのソースには、他の能動素子を介さずに前記第２の電源電圧が供給されてもよい。

このようにすれば、他の能動素子、例えばダイオードなどを介さずに第１、第２の電源電圧が供給されるから、インバーターの論理振幅がダイオードの順方向電圧分だけ小さくなることなどがなく、ノイズマージンの減少を防ぐことなどが可能になる。

また本発明の一態様では、前記第１の電源電圧と前記第２の電源電圧とは、互いに逆相の正弦波であってもよい。

このようにすれば、電圧差が大きくなるホールド期間と電圧差が小さくなる非ホールド期間とを周期的に繰り返す第１の電源電圧及び第２の電源電圧を供給することができる。

本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。

回路装置の基本的な構成例。 組み合わせ論理回路の構成例。 インバーターの動作を説明する図。 図４（Ａ）、図４（Ｂ）は、電源電圧として台形波等を用いる構成例。 記憶回路の詳細な構成例。 記憶回路の動作を説明するタイミングチャートの一例。 記憶回路の変形例（第１の動作モード）。 記憶回路の変形例（第２の動作モード）。 電源回路の一例。 電源回路の動作を説明するタイミングチャートの一例。 図１１（Ａ）、図１１（Ｂ）は、ダイオードを含むインバーターの例。 電子機器の一例

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．基本的な構成例
図１に本実施形態の回路装置の基本的な構成例を示す。本実施形態の回路装置は、組み合わせ論理回路１００及び記憶回路１１０（１１０ａ、１１０ｂ、１１０ｃ）を含む。組み合わせ論理回路１００は、断熱的回路動作を行う。記憶回路１１０（１１０ａ、１１０ｂ、１１０ｃ）は、帰還ループを構成する回路１２０（１２０ａ、１２０ｂ、１２０ｃ）を含み、帰還ループを構成する回路１２０（１２０ａ、１２０ｂ、１２０ｃ）は、非断熱的回路動作を行う。なお、組み合わせ論理回路１００は、非断熱的回路動作を行ってもよい。

帰還ループを構成する回路とは、その回路の出力信号が帰還ループを介してその回路の入力信号となっている回路である。帰還ループは、その回路の出力信号であって且つ入力信号である信号が伝達される信号経路である。例えば、フリップフロップやラッチなどが帰還ループを構成する回路である。

記憶回路１１０は、組み合わせ論理回路１００の断熱的回路動作のホールド期間において、組み合わせ論理回路１００からの信号を取り込んで記憶する。また、記憶回路１１０は、組み合わせ論理回路１００の断熱的回路動作の非ホールド期間において、記憶された信号に基づいて組み合わせ論理回路１００への出力を変化させる。例えば図１に示すように、記憶回路１１０ａは、組み合わせ論理回路１００からの出力信号を取り込んで記憶し、記憶された信号を組み合わせ論理回路１００へ出力する。また記憶回路１１０ｂは、組み合わせ論理回路１００からの出力信号を取り込んで記憶し、記憶された信号を外部の回路へ出力する。また記憶回路１１０ｃは、外部の回路からの信号を取り込んで記憶し、記憶された信号を組み合わせ論理回路１００へ出力する。

なお、本実施形態の回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２に本実施形態の組み合わせ論理回路１００の構成例を示す。本構成例は、２段のインバーターであって、各インバーターは通常のＣＭＯＳ回路と同様にＰ型（広義には第１導電型）トランジスター及びＮ型（広義には第２導電型）トランジスターを含む。Ｐ型トランジスターのソースには、他の能動素子を介さずに第１の電源電圧ＶＰが供給される。Ｎ型トランジスターのソースには、他の能動素子を介さずに第２の電源電圧ＶＭが供給される。本実施形態の組み合わせ論理回路１００では、通常のＣＭＯＳ回路と異なり、第１、第２の電源電圧ＶＰ、ＶＭは周期的に変化する。第１、第２の電源電圧ＶＰ、ＶＭが周期的に変化することで、断熱的回路動作を行うことができる。

図２では、Ｐ型トランジスターの基板は高電位側電源ＶＤＤに接続され、Ｎ型トランジスターの基板は低電位側電源ＶＳＳに接続されているが、Ｐ型トランジスターの基板を第１の電源電圧ＶＰに接続し、Ｎ型トランジスターの基板を第２の電源電圧ＶＭに接続してもよい。

本構成例のインバーターでは、第１の電源電圧ＶＰとＰ型トランジスターのソースとの間に他の能動素子（例えばダイオード）を含まず、第２の電源電圧ＶＭとＮ型トランジスターのソースとの間に他の能動素子（例えばダイオード）を含まない。ダイオードを含まないから、インバーターの論理振幅がダイオードの順方向電圧分だけ小さくなることがなく、ノイズマージンの減少を防ぐことができる。

図３は、図２のインバーターの動作を説明する図である。第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。第１、第２の電源電圧ＶＰ、ＶＭは、互いに逆相の正弦波である。

具体的には、例えば図３に示すように、高電位側電源電圧をＶＤＤとし、低電位側電源電圧を０Ｖとした場合に、第１の基準電圧ＶＲ１は３／４×ＶＤＤであり、第２の基準電圧ＶＲ２は１／４×ＶＤＤである。第１の電源電圧ＶＰは、正弦波であって、最小値は１／２×ＶＤＤであり最大値はＶＤＤである。また第２の電源電圧ＶＭは、ＶＰと逆相の正弦波であって、最小値は０Ｖであり最大値は１／２×ＶＤＤである。

ホールド期間には、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が大きくなり、非ホールド期間には、第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなる。例えば図３に示すように、ホールド期間Ｔ１では、ＶＰとＶＭとの電圧差はＶＤＤ又はＶＤＤに近い値になり、非ホールド期間Ｔ２では、ＶＰとＶＭとの電圧差は０Ｖ又は０Ｖに近い値になる。

ホールド期間は、所定の電圧をＶＸとした場合に、ＶＰ−ＶＭ＞ＶＸである期間である。すなわち、インバーターに印加される電源電圧（ＶＰ−ＶＭ）が所定の電圧ＶＸより大きい期間である。例えば図３では、ＶＸ＝１／２×ＶＤＤである場合を示し、この場合にはホールド期間はＶＰ−ＶＭ＞１／２×ＶＤＤである期間である。なお、所定の電圧ＶＸを１／２×ＶＤＤより高く、ＶＤＤより低い電圧値としてもよい。

非ホールド期間は、ホールド期間を除いた残りの期間である。すなわち、インバーターに印加される電源電圧（ＶＰ−ＶＭ）が所定の電圧ＶＸより小さい期間である。例えば図３では、ホールド期間はＶＰ−ＶＭ＜１／２×ＶＤＤである期間である。

図３に従ってインバーターの断熱的回路動作を説明する。ホールド期間Ｔ１では、インバーターに印加される電源電圧（すなわちＶＰ−ＶＭ）はＶＤＤに近い電圧になるから、インバーターは通常のＣＭＯＳ回路と同様な動作を行う。例えば図３では、入力電圧ＶＩＮがＨレベル（高電位レベル）の時は、１段目のインバーターの出力電圧ＶＱ１はＬレベル（低電位レベル）に近づき（図３のＤ１）、ＶＩＮがＬレベルの時は、ＶＱ１はＨレベルに近づく（図３のＤ５）。２段目のインバーターの出力電圧ＶＱ２は、ＶＱ１を反転したレベルになる（図３のＤ２、Ｄ６）。このようにホールド期間Ｔ１では、断熱的回路動作を行うインバーターはＣＭＯＳ回路のＨレベル又はＬレベルに近い電圧を出力することができる。

非ホールド期間Ｔ２では、インバーターに印加される電源電圧（ＶＰ−ＶＭ）は低下して０Ｖに近くなるから、インバーターはＣＭＯＳ回路のＨレベル又はＬレベルに近い電圧を出力することはできない。例えば図３のＤ３、Ｄ４に示すように、ＶＱ１及びＶＱ２は１／２×ＶＤＤ又はそれに近い電圧を出力する。

インバーターが断熱的回路動作を行うためには、非ホールド期間Ｔ２において入力電圧が変化する必要がある。ホールド期間Ｔ１において入力電圧が変化すると、ＶＤＤ又はＶＤＤに近い電源電圧が印加された状態でＰ型トランジスター又はＮ型トランジスターがオンすることになる。そうすると負荷容量を充電又は放電する電流がトランジスターを流れるから、トランジスターのオン抵抗により電力が消費されてしまう。したがって、例えば図３のＤ７、Ｄ８に示すように、非ホールド期間Ｔ２において入力電圧ＶＩＮが変化するように、第１、第２の電源電圧ＶＰ、ＶＭと入力電圧ＶＩＮとのタイミングを設定する必要がある。

非ホールド期間では、インバーターに印加される電源電圧（ＶＰ−ＶＭ）が小さいから、この期間に入力電圧が変化してもトランジスターにはほとんど電流が流れない。また、インバーターに印加される電源電圧（ＶＰ−ＶＭ）が０ＶからＶＤＤに上昇していく期間では、電源電圧の上昇が緩やかであればトランジスターに流れる電流（負荷容量を充電又は放電する電流）は小さく抑えられる。同様に、インバーターに印加される電源電圧（ＶＰ−ＶＭ）がＶＤＤから０Ｖに降下していく期間でも、電源電圧の上昇が緩やかであればトランジスターに流れる電流は小さく抑えられる。このように周期的に緩やかに変化する電源電圧を用いることにより、断熱的回路動作が行われ、回路の消費電力を低く抑えることができる。

なお、図３では低電位側電源電圧を０Ｖとした場合を示しているが、必ずしも０Ｖである必要はない。高電位側電源電圧ＶＤＤより低い電圧ＶＳＳであればよい。

第１、第２の電源電圧ＶＰ、ＶＭは、正弦波に限定されるものではない。例えば台形波等を用いてもよい。図４（Ａ）、図４（Ｂ）に、第１、第２の電源電圧として台形波等を用いる構成例を示す。図４（Ｂ）のＥ１に示すように、第１の電源電圧ＶＰＢとして、ＶＤＤ／２〜ＶＤＤの電圧範囲の台形波が供給される。また、第２の電源電圧ＶＭＢとして、０Ｖ〜ＶＤＤ／２の電圧範囲の三角波が供給される。この第１、第２の電源電圧ＶＰＢ、ＶＭＢは、電圧ＶＤＤ／２を基準として線対称に変化する電圧である。ここで、Ｅ２に示すように、インバーターの入力電圧ＶＩＢがＬレベルからＨレベルに変化したとする。この入力電圧ＶＩＢは、ＶＰＢが最小（ＶＭＢが最大）となるタイミングで論理レベルが変化する。そうすると、Ｅ３に示すように、インバーターの出力電圧ＶＯＢは、第１の電源電圧ＶＰＢが降下するに従ってＶＤＤからＶＤＤ／２まで変化し、さらにＥ４に示すように、第２の電源電圧ＶＭＢが降下するに従ってＶＤＤ／２から０Ｖまで変化する。このようにして、出力電圧ＶＯＢは、断熱的にＨレベルからＬレベルに変化する。

このとき、第１、第２の電源電圧ＶＰＢ、ＶＭＢがＶＤＤ／２〜ＶＤＤ、０Ｖ〜ＶＤＤ／２の範囲で変化するため、入力電圧ＶＩＢが変化しない期間において出力電圧ＶＯＢの論理レベルが一定に保たれる。

以上はインバーターについての説明であるが、ＮＡＮＤゲート或いはＮＯＲゲートなどの論理ゲートについても、ＣＭＯＳ回路と同一の構成で電源電圧を上記のように周期的に変化する電源電圧に置き換えることで、断熱的回路動作が可能になる。したがって本実施形態の回路装置によれば、電源を置き換えるだけで、既存のＣＭＯＳ回路で構成された組み合わせ論理回路を用いて、断熱的回路動作を行う組み合わせ論理回路を実現することができる。さらに本実施形態の記憶回路１１０を付加することで、データを記憶する機能を有し、かつ消費電力が低い回路装置を実現することが可能になる。

２．記憶回路
図５に、本実施形態の記憶回路１１０の詳細な構成例を示す。本構成例の記憶回路１１０は、フリップフロップ回路であって、マスター部１３０、スレーブ部１４０、出力駆動部１５０、バッファー回路１６０、１７０を含む。マスター部１３０及びスレーブ部１４０は、それぞれインバーター、ＮＡＮＤゲート、２つのトランスミッションゲートを含み、帰還ループを構成する。帰還ループを構成する回路は、非断熱的回路動作を行う。出力駆動部１５０は、第１、第２の電源電圧ＶＰ、ＶＭにより断熱的回路動作を行うインバーターであって、記憶された信号を出力する。バッファー回路１６０、１７０は、非断熱的回路動作を行い、信号を記憶するためのクロックをバッファリングする。

なお、本実施形態の記憶回路１１０は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば出力駆動部１５０は非断熱的回路動作を行ってもよいし、バッファー回路１６０、１７０は断熱的回路動作を行ってもよい。

マスター部１３０はマスタークロックＣＫＭに基づいて動作し、スレーブ部１４０はスレーブクロックＣＫＳに基づいて動作する。具体的には、マスター部１３０は、ホールド期間Ｔ１においてマスタークロックＣＫＭにより入力信号Ｄを取り込み、スレーブ部１４０は、非ホールド期間Ｔ２においてスレーブクロックＣＫＳにより信号を出力する。スレーブ部１４０の出力信号は、出力駆動部１５０に入力され、出力信号Ｑとして出力される。

バッファー回路１６０は、マスタークロックＣＫＭをバッファーしてマスター部１３０のトランスミッションゲートに出力する。またバッファー回路１７０は、スレーブクロックＣＫＳをバッファーしてスレーブ部１４０のトランスミッションゲートに出力する。

既に述べたように、断熱的回路動作は非断熱回路動作（例えばＣＭＯＳ回路動作）に比べて、消費電力が低いという利点がある。しかし帰還ループを構成する回路（例えばフリップフロップやラッチなど）では、断熱的回路動作を行う場合に、ノイズ等により記憶されたデータが破壊されるおそれがある。

上述したように、非ホールド期間では第１の電源電圧ＶＰと第２の電源電圧ＶＭとの電圧差が小さくなる。ＶＰとＶＭとの電圧差が小さくなると、それに伴って回路の論理振幅（ＨレベルとＬレベルの差）が減少する。その結果、回路の動作マージンが小さくなる。動作マージンが小さくなることで、回路はノイズ等により誤動作しやすくなる。帰還ループを含まない回路（例えば組み合わせ論理回路のみで構成される回路）では、非ホールド期間で動作マージンが減少しても、ホールド期間では出力信号レベルが正しく出力されるから誤動作は起りにくい。しかし帰還ループを構成する回路では、非ホールド期間にノイズ等により信号レベルの反転が生じると、その後のホールド期間に出力される信号レベルも反転されたレベルになる。このように帰還ループを構成する回路では、断熱的回路動作を行う場合に、ノイズ等により記憶されたデータが破壊されるおそれがある。

上記の理由により、帰還ループを構成する回路は非断熱的回路動作（通常のＣＭＯＳ回路動作）を行うことが望ましい。また消費電力については、トランジスターのサイズを小さくすることで、帰還ループを構成する回路での消費電力を低減することができる。具体的には、マスター部１３０及びスレーブ部１４０を構成する各トランジスターのサイズ（ゲート幅）を可能な限り小さくすることで、非断熱的回路動作であっても消費電力を低減することができる。

一方、出力駆動部１５０は帰還ループを含まないから、断熱的回路動作を行うことが可能であり、断熱的回路動作を行うことで消費電力を低減することができる。例えば、大きな負荷容量を駆動するために出力駆動部１５０のトランジスターのサイズを大きくした場合でも、断熱的回路動作を行うことで消費電力を低減することができる。

図６は、図５の記憶回路１１０の動作を説明するタイミングチャートの一例である。記憶回路１１０は、組み合わせ論理回路１００の断熱的回路動作のホールド期間Ｔ１において、組み合わせ論理回路１００からの信号を取り込んで記憶する。そして組み合わせ論理回路１００の断熱的回路動作の非ホールド期間Ｔ２において、記憶された信号を組み合わせ論理回路１００へ出力する。

具体的には、例えば図６のＡ１に示すように、ＶＰとＶＭとの電圧差が大きくなる期間、すなわちホールド期間Ｔ１において、マスター部１３０がマスタークロックＣＫＭにより入力信号Ｄを取り込む。そして図６のＢ１に示すように、ＶＰとＶＭとの電圧差が小さくなる期間、すなわち非ホールド期間Ｔ２において、スレーブ部１４０がスレーブクロックＣＫＳにより出力信号Ｑを出力する。同様に、Ａ２のタイミングで取り込まれた信号は、Ｂ２のタイミングで出力される。

図７及び図８に、本実施形態の記憶回路１１０の変形例を示す。この変形例では、記憶回路１１０は、第１、第２の動作モードを有する。第１の動作モードは低消費電力を優先する動作モードであって、断熱的回路動作を行って消費電力を低く抑えることができる。第２の動作モードは、動作速度を優先する動作モードであって、通常のＣＭＯＳ回路動作（非断熱的回路動作）を行う。２つの動作モードでは記憶回路１１０を動作させるクロックが異なるので、本変形例では、バッファー回路１６０、１７０にセレクターを設けることで、２つの動作モードに対応して使用するクロックを切り換えている。

図７に示す第１の動作モードでは、組み合わせ論理回路１００は断熱的回路動作を行い、記憶回路１１０の出力駆動部１５０は断熱的回路動作を行う。この動作モードでは、例えば図６に示したタイミングでマスタークロックＣＫＭ及びスレーブクロックＣＫＳが供給され、それらをセレクターで選択することができる。そしてマスター部１３０はマスタークロックＣＫＭにより動作し、スレーブ部１４０はスレーブクロックＣＫＳにより動作する。

一方、図８に示す第２の動作モードでは、組み合わせ論理回路１００は非断熱的回路動作（通常のＣＭＯＳ回路動作）を行い、記憶回路１１０も非断熱的回路動作を行う。この動作モードでは、第１のクロックＣＫＡ及びその反転クロックが供給され、それらをセレクターで選択することができる。第２の動作モードでは、マスター部１３０は第１のクロックＣＫＡにより動作し、スレーブ部１４０は第１のクロックＣＫＡの反転クロックにより動作する。

また出力駆動部１５０の電源は、第１の動作モードでは上述したように周期的に変化する第１、第２の電源電圧ＶＰ、ＶＭが供給され、第２の動作モードでは一定の電源電圧、すなわち高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳが供給される。

このように第１、第２の動作モードを切り換えることで、回路装置の目的や用途などに応じて効率の良い動作モードを選択することが可能になる。例えば処理速度は低速でよいが消費電力をできるだけ低くしたい場合には第１の動作モードを選択し、高速の処理が要求される場合には第２の動作モードを選択することができる。

以上説明したように、本実施形態の回路装置によれば、電源を置き換えるだけで、既存のＣＭＯＳ回路で構成された組み合わせ論理回路を用いて、断熱的回路動作を行う組み合わせ論理回路を実現することができる。さらに本実施形態の記憶回路を付加することで、データを記憶する機能を有し、かつ消費電力が低い回路装置を実現することが可能になる。さらに動作モードを切り換えることで、断熱回路動作と非断熱的回路動作とを選択することができるから、回路装置の目的や用途などに応じて効率の良い動作モードを選択することが可能になる。

３．電源回路
図９に、本実施形態の回路装置に電源を供給する電源回路の一例を示す。図９の電源回路は電圧生成回路２００、タイミング生成回路２１０、Ｎ型トランジスターＴ１、Ｔ２、インダクターＬ１、Ｌ２、キャパシターＣＡを含む。電圧生成回路２００は、第１の基準電圧である３／４×ＶＤＤ及び第２の基準電圧である１／４×ＶＤＤを生成する。タイミング生成回路２１０は、基準クロックＣＬＫに基づいて励振制御信号ＶＧＰ、ＶＧＭ及びマスタークロックＣＫＭ、スレーブクロックＣＫＳを生成する。

インダクターＬ１、Ｌ２及びキャパシターＣＡは、Ｌ１、Ｌ２のインダクタンス値とＣＡの容量値とにより決まる共振周波数を有する共振回路を構成する。トランジスターＴ１、Ｔ２は、励振制御信号ＶＧＰ、ＶＧＭにより制御されて、上記の共振回路を励振する。この励振によって、第１の基準電圧３／４×ＶＤＤを中心として、最大値ＶＤＤ、最小値１／２×ＶＤＤの正弦波である第１の電源電圧ＶＰが生成される。また、この励振によって、第２の基準電圧１／４×ＶＤＤを中心として、最大値１／２×ＶＤＤ、最小値０Ｖの正弦波である第２の電源電圧ＶＭが生成される。励振の強さは、レベル制御信号ＬＥＶに基づいて、励振制御信号ＶＧＰ、ＶＧＭのレベルを制御することで設定できる。

上述した電源回路では、ＬＣ共振回路から電源が供給されるから、電源回路の電力損失を小さくすることができる。その結果、本実施形態の回路装置の電源として用いることで、消費電力をさらに低減することができる。

図１０は、図９の電源回路の動作を説明するタイミングチャートの一例である。図１０に示すように、タイミング生成回路２１０は、基準クロックＣＬＫに基づいて、マスタークロックＣＫＭ、スレーブクロックＣＫＳ、励振制御信号ＶＧＰ、ＶＧＭを生成する。励振制御信号ＶＧＰ、ＶＧＭは、共振周波数と同一の周波数を有し、互いに逆相の信号である。

図１０のＣ１に示すように、マスタークロックＣＫＭの立ち下がりエッジは、ＶＰとＶＭとの電圧差が大きくなる期間、すなわちホールド期間Ｔ１に存在する。また、Ｃ２に示すように、スレーブクロックＣＫＳの立ち上がりエッジは、ＶＰとＶＭとの電圧差が小さくなる期間、すなわち非ホールド期間Ｔ２に存在する。このようにタイミングを設定することで、記憶回路１１０は、ホールド期間Ｔ１において、組み合わせ論理回路１００からの信号を取り込んで記憶し、非ホールド期間Ｔ２において、記憶された信号を組み合わせ論理回路１００へ出力することができる。

以上説明したように、本実施形態の電源回路によれば、断熱的回路動作を行うために必要な周期的に変化する電源電圧を供給することができ、かつ電源回路の電力損失を小さくすることができる。その結果、機器の消費電力を低減することが可能になる。

以上は図２に示したインバーターを構成する断熱的回路動作について説明したが、それ以外のインバーターを構成する断熱的回路動作も可能である。例えば図１１（Ａ）、図１１（Ｂ）に、ダイオードを含むインバーターを用いた断熱的回路動作を示す。このインバーターは、ダイオードＤＡ１、ＤＡ２、Ｐ型トランジスターＰＭＡ、Ｎ型トランジスターＮＭＡを含む。電源電圧ＶＰＡは、能動素子であるダイオードＤＡ１を介してトランジスターＰＭＡのソースに供給され、電源電圧ＶＭＡは、能動素子であるダイオードＤＡ２を介してトランジスターＮＭＡのソースに供給される。

図１１（Ｂ）のＦ１に示すように、電源電圧ＶＰＡとして正弦波の電圧が供給され、電源電圧ＶＭＡとしてＶＰＡの逆相の正弦波の電圧が供給される。電源電圧ＶＰＡ、ＶＭＡの振幅は、いずれも直流電源電圧ＶＤＤである。ここで、Ｆ２に示すように、インバーターの入力電圧ＶＩＡがＬレベルからＨレベルに変化したとする。この入力電源ＶＩＡは、電圧ＶＰＡとＶＭＡが交差するタイミングで論理レベルが変化する。そうすると、Ｆ３に示すように、インバーターの出力電圧ＶＯＡは電源電圧ＶＭＡに従って変化し、断熱的にＨレベルからＬレベルに変化する。

４．電子機器
図１２に、本実施形態の回路装置を含む電子機器の一例を示す。この電子機器５００は、集積回路装置３００（無線通信ＬＳＩ）、マイクロコントローラー４１０（回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。

センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置３００へ出力する。集積回路装置３００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、断熱的論理回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。

本実施形態の回路装置によれば、断熱的回路動作を行うことで消費電力を低減することができるから、電池等で駆動される電子機器（携帯機器）に適用することにより、電子機器の長時間の使用が可能になる。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（高電位側電源電圧、低電位側電源電圧）と共に記載された用語（ＶＤＤ、ＶＳＳ）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ 組み合わせ論理回路、１１０ 記憶回路、１２０ 帰還ループを構成する回路、
１３０ マスター部、１４０ スレーブ部、１５０ 出力駆動部、
１６０、１７０ バッファー回路、２００ 電圧生成回路、
２１０ タイミング生成回路、３００ 集積回路装置、
４１０ マイクロコントローラー、４３０ アンテナ、４４０ センサー、
４５０ 検出回路、４６０ Ａ／Ｄ変換器、４７０ 記憶部、４８０ 操作部、
５００ 電子機器

Claims (10)

1. 組み合わせ論理回路と、
   記憶回路とを含み、
   前記組み合わせ論理回路は、断熱的回路動作を行い、
   前記記憶回路の帰還ループを構成する回路は、非断熱的回路動作を行い、
   前記記憶回路は、前記組み合わせ論理回路の断熱的回路動作のホールド期間において、前記組み合わせ論理回路からの信号を取り込んで記憶することを特徴とする回路装置。
2. 請求項１において、
   前記記憶回路は、前記組み合わせ論理回路の断熱的回路動作の非ホールド期間において、記憶された信号に基づいて前記組み合わせ論理回路への出力を変化させることを特徴とする回路装置。
3. 請求項２において、
   前記記憶回路は、記憶された信号を出力する出力駆動部を含み、
   前記出力駆動部は、断熱的回路動作を行うことを特徴とする回路装置。
4. 請求項２又は３において、
   信号を記憶するためのクロックをバッファリングするバッファー回路を含み、
   前記バッファー回路は、非断熱的回路動作を行うことを特徴とする回路装置。
5. 請求項２乃至４のいずれかにおいて、
   前記記憶回路は、
   マスタークロックに基づいて動作するマスター部と、
   スレーブクロックに基づいて動作するスレーブ部とを含み、
   前記ホールド期間において、前記マスター部が前記マスタークロックにより信号を取り込み、
   前記非ホールド期間において、前記スレーブ部が前記スレーブクロックにより信号を出力することを特徴とする回路装置。
6. 請求項５において、
   クロックを選択するセレクターを含み、
   第１の動作モードでは、前記組み合わせ論理回路は断熱的回路動作を行い、
   第２の動作モードでは、前記組み合わせ論理回路は非断熱的回路動作を行い、
   前記第１の動作モードでは、前記セレクターにより前記マスタークロック及び前記スレーブクロックが選択され、前記マスター部は前記マスタークロックにより動作し、前記スレーブ部は前記スレーブクロックにより動作し、
   前記第２の動作モードでは、前記セレクターにより第１のクロックが選択され、前記マスター部は前記第１のクロックにより動作し、前記スレーブ部は前記第１のクロックの反転クロックにより動作することを特徴とする回路装置。
7. 請求項２乃至６のいずれかにおいて、
   前記組み合わせ論理回路は、第１の電源電圧と第２の電源電圧とが供給されることで断熱的回路動作を行い、
   前記第１の電源電圧は、第１の基準電圧を基準電圧として周期的に変化し、
   前記第２の電源電圧は、第２の基準電圧を基準電圧として周期的に変化し、
   前記ホールド期間には、前記第１の電源電圧と前記第２の電源電圧との電圧差が大きくなり、
   前記非ホールド期間には、前記第１の電源電圧と前記第２の電源電圧との電圧差が小さくなることを特徴とする回路装置。
8. 請求項７において、
   前記組み合わせ論理回路は、
   インバーターを含み、
   前記インバーターの有する第１導電型トランジスターのソースには、他の能動素子を介さずに前記第１の電源電圧が供給され、
   前記インバーターの有する第２導電型トランジスターのソースには、他の能動素子を介さずに前記第２の電源電圧が供給されることを特徴とする回路装置。
9. 請求項７又は８において、
   前記第１の電源電圧と前記第２の電源電圧とは、互いに逆相の正弦波であることを特徴とする回路装置。
10. 請求項１乃至９のいずれかに記載の回路装置を含むことを特徴とする電子機器。

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