JP3756285B2 - Cmos論理回路およびその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOS集積回路内に形成される論理回路およびその駆動方法に関し、特に前記論理回路として、低消費電力な断熱充電法を利用するCMOS構成の論理回路およびその駆動方法に関する。
【0002】
【従来の技術】
断熱充電論理回路は、Seitz,C.L.,Frey,A.H.,Mattisson,S.,Rabin,S.D.,Speck,D.A.,and van de Snepscheut,J.L.A.:“Hot-Clock nMOS," Proceedings of the 1985 Chapel Hill Conference on VLSI,pp.1-17(Computer Science Press,1985)によって提案されたMOS集積論理回路の低消費電力化の手法である。以下に、この断熱充電法について説明する。
【0003】
標準的なCMOS回路では、或るノードの電圧を充電するにあたって、電源に接続されたスイッチであるMOSFETを閉じると、ノードの容量Cが完全に充電されるまで、スイッチの抵抗によって、該スイッチによる電位差をVとすると、(1/2)×CV2 の電力が消費される。しかしながら、ノードの電位が電源電位と等しければ、電源とノードとが接続されても、前記スイッチには電流が流れず、電力消費もなくなる。
【0004】
したがって、電源電圧を、スイッチ抵抗Rとノードの容量Cとの時定数RCに比べて比較的ゆっくりと上昇させると、スイッチによる電位差を小さくして、ノードの電位を電源電圧と同様に上昇させて近い値に保つことができる。このようにして、ノードの電位を電源に対して均衡させ、容量を断熱的に充電することができる。このとき、スイッチの抵抗で生じる消費電力は、
【0005】
【数1】
【0006】
で与えられる。ただし、Tはこの過程に要する時間であり、V(t)は容量の電圧特性である。
【0007】
ここで、電圧の勾配が線形であり、かつR,Tが定数で、T≫RCであるとすると、前記式1は下式で近似される。
【0008】
【数2】
【0009】
なお、前記電圧の勾配が正弦波である場合には、上記式2に係数π2 /8が掛る。
【0010】
上記式2は、Tを無限大に大きくすると、ノードの容量を充電するのに必要な電力を零にできることを示している。このように準静的に充電する方法が前記断熱充電法であり、該断熱充電法での消費電力に関する点は、CMOSの標準的な充電方法では、時間に対して無関係、すなわちRC定数に無関係に、前述のように(1/2)×CV2 の電力を消費する点とは大きく異なっている。
【0011】
たとえば図6で示すようなCMOSインバータの場合、入力ノードKIへの入力INを図7(a)で示すように変化するとき、出力ノードKOからの出力/OUTは、図7(b)で示すように変化する。すなわち、入力INが時刻t11においてローレベルに立下がると、PMOSトランジスタQPが導通し、NMOSトランジスタQNが遮断し、出力ノードKOは、PMOSトランジスタQPを介して、電源ライン1を介して参照符I1で示す充電電流によって充電され、前記電源ライン1が接続される電源電位Vddまで充電される。
【0012】
これに対して、前記入力INが時刻t12においてハイレベルに立上がると、PMOSトランジスタQPは遮断し、NMOSトランジスタQNは導通し、出力ノードKOの電荷は、NMOSトランジスタQNを介する電源ライン2への放電電流I2によって放電される。
【0013】
したがって、このような通常の充電方法では、図8において、参照符α1で示す一定の電源電位Vddと、参照符α2で示す出力ノードKOの電位との間の電位差V1がスイッチングによる損失の原因となる。これに対して、前述の断熱充電法では、電源電位は参照符α3で示すように変化し、これに追従して出力ノードKOの電位も参照符α4で示すように変化し、損失は参照符V2で示す電位差に対応した僅かな値となる。
【0014】
近年、このような断熱充電法を利用したMOSトランジスタ回路が盛んに考案されている。たとえば、Moon,Y.,and Jeong,D.-K,:“Efficient Charge Recovery Logic,"1995 Symposium on VLSI Circuits Digest of Technical Papers,pp.129-130,May 1995.ならびにKramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.: “2nd Order Adiabatic Computation with 2N-2P and 2N-2N2P Logic Circuits,"Porc.Int.Symp.Low Power Design,pp.191-196,Dana Point,April 1995. では、図9で示すような基本的なCMOS論理回路LOGが示されている。
【0015】
このCMOS論理回路LOGは、ECRL(Efficient Chargy Recovery Logic) 回路、または2N−2P回路と称されるインバータ/バッファである。このCMOS論理回路LOGは、大略的に、クランプ回路CLPと、2つの関数回路FUN1,FUN2とを備えて構成されている。前記クランプ回路CLPは、一対のPMOSトランジスタQP1,QP2を備えて構成されている。また、関数回路FUN1,FUN2は、それぞれ1個のNMOSトランジスタQN1,QN2を備える基本的な回路構成で実現されている。
【0016】
前記PMOSトランジスタQP1,QP2のソース電極は、共通に電源ライン1に接続されており、この電源ライン1は、前記断熱充電法を実現するためのパルス電源φに接続されている。一方、NMOSトランジスタQN1,QN2のゲート電極は、それぞれ入力ノードKI1,KI2に接続され、入力IN,/INが入力される。また、NMOSトランジスタQN1,QN2のソース電極には、電源ライン2を介して、定電圧源となる接地レベルが共通に印加される。
【0017】
PMOSトランジスタQP1のドレイン電極とNMOSトランジスタQN1のドレイン電極とは、相互に接続されて出力ノードKO2となり、該出力ノードKO2からは出力/OUTが出力され、また該出力ノードKO2は前記PMOSトランジスタQP2のゲート電極にクロス接続されている。同様に、PMOSトランジスタQP2のドレイン電極とNMOSトランジスタQN2のドレイン電極とは、相互に接続されて出力ノードKO1となり、出力OUTを導出するとともに、該出力ノードKO1は前記PMOSトランジスタQP1のゲート電極にクロス接続されている。
【0018】
図10は、上述のように構成された断熱充電法を用いるCMOS論理回路LOGの典型的な従来技術の駆動方法を説明するための波形図である。この駆動方法では、「RESET」「WAIT」「EVALUATE」「HOLD」の4つの動作によって、1周期の動作が構成されている。図9における、入力IN、入力/IN、パルス電源φ、出力OUTおよび出力/OUTの各波形は、それぞれ図10(a)、図10(b)、図10(c)、図10(d)および図10(e)に対応している。
【0019】
まず最初の周期では、「RESET」動作によって、パルス電源φがハイレベルからローレベルに引下げられて、出力ノードKO1,KO2のデータが消去される。次に、「WAIT」動作では、前記パルス電源φがローレベルのままで、いずれか一方の入力ノード、この図10の例では、入力ノードKI1への入力INがハイレベルに引上げられる。
【0020】
こうして、入力状態が確定すると、「EVALUATE」動作が行われ、パルス電源φがハイレベルに引上げられる。このとき、前述のように入力INがハイレベルであり、入力/INはローレベルであるので、NMOSトランジスタQN1が導通し、NMOSトランジスタQN2が遮断しており、PMOSトランジスタQP2が導通し、出力OUTが前記パルス電源φの上昇に伴って上昇してゆく。またこのとき、MOSトランジスタQN2,QP1は遮断したままであり、出力/OUTはローレベルのままとなる。
【0021】
このようにして、出力ノードKO1,KO2の電位が確定すると、「HOLD」動作が行われ、入力ノードKI1,KI2がともにローレベルに引下げられて、入力データの消去が行われる。PMOSトランジスタQP1,QP2のゲート電極は、前述のように出力ノードKO1,KO2とクロス接続されており、したがって入力IN,/INを消去すると、NMOSトランジスタQN1,QN2はともに遮断するけれども、出力ノードKO1のハイレベルは保持され、出力ノードKO2は接地電源と遮断されて浮遊状態となり、そのローレベルはダイナミックに保持される。
【0022】
次の周期では、同様に「RESET」動作の後、「WAIT」動作では、入力/INが引上げられ、入力INはローレベルのままとされる。これによって、「HOLD」動作では、出力/OUTがハイレベルに保持され、OUTはローレベルとなる。このようにして、インバータ/バッファ動作が実現される。
【0023】
上述のように構成されたCMOS論理回路LOGは、たとえば図11で示すように、該CMOS論理回路LOGを単位論理回路として、複数段カスケード接続された順序回路に構成され、レジスタなどとして使用されている。
【0024】
この図11で示す例では、インバータ/バッファF1,F2,F3,F4は、それぞれ相互に位相が1/4周期だけずれたパルス電源φ1,φ2,φ3,φ4によって駆動される。パルス電源φ3,φ4は、パルス電源φ1,φ2とそれぞれ逆位相でよく、φ3=/φ1,φ4=/φ2となっている。第1段目のインバータ/バッファF1には、前記入力IN,/INが与えられ、後続の各インバータ/バッファF2,F3,F4へは、前段のインバータ/バッファF1,F2,F3からの出力がそれぞれ与えられる。最終段のインバータ/バッファF4からは、前記出力OUT,/OUTが出力される。
【0025】
図12に、各パルス電源φ1,φ2,φ3,φ4の動作波形図を示す。また、前記図12における各時刻t0,t1,t2,…でのインバータ/バッファF1〜F4の動作を図13で示す。この図13において、「♯1」は、第1周期目のデータを表し、「♯2」は第2周期目のデータを表す。このように、データ「♯1」「♯2」…は、パルス電源φ1〜φ4に同期して、1/4周期毎に、順次、後段側にシフトされてゆく。
【0026】
一方、前述のように構成されたCMOS論理回路LOGは、関数回路FUN1,FUN2のNMOSトランジスタQN1,QN2を、複数の素子の直列および/または並列構成とすることによって、所望とする任意の複合論理回路を構成することができる。たとえば、図14で示す複合論理回路logは、
OUT=(A・B+D・E)・(C+F) …(3)
/OUT=/{(A・B+D・E)・(C+F)} …(4)
という論理を示している。ただし、・は論理ANDを表し、+は論理ORを表す。この論理回路logは、前記PMOSトランジスタQP1,QP2をクランプ回路CLPとし、前記NMOSトランジスタQN1に代えて、入力論理A,B,C,D,E,Fにそれぞれ対応するNMOSトランジスタQN11,QN12,QN13,QN14,QN15,QN16から成る関数回路FUN10と、前記NMOSトランジスタQN2に代えて、入力論理/A,/B,/C,/D,/E,/Fにそれぞれ対応するNMOSトランジスタQN21,QN22,QN23,QN24,QN25,QN26とを備える関数回路FUN20とを備えて構成されている。
【0027】
【発明が解決しようとする課題】
上述の複合論理回路logのように、AND論理が複合化されると、トランジスタの直列段数が増加してしまう。このため、該直列段数の増加による駆動能力の低下と、デバイスに要求される性能との兼合いによって生じる前記直列段数の制約から、論理演算を複数段に分割して行わなければならない場合がある。たとえば、前記NMOSトランジスタの直列段数が2個までに制限された場合、前記図14で示す回路は、図15で示す論理回路logaのように、2段の論理回路LOG1,LOG2に分割される。
【0028】
この論理回路logaでは、第1段目の論理回路LOG1において、クランプ回路CLP1と関数回路FUN11,FUN12とから成る論理回路によって、
G=A・B+D・E …(5)
/G=/(A・B+D・E) …(6)
の論理演算を行い、クランプ回路CLP2と関数回路FUN21,FUN22とから成る論理回路によって、
H=C+F …(7)
/H=/(C+F) …(8)
の論理演算を行うように構成されている。
【0029】
この論理回路LOG1 での演算結果G,Hが、クランプ回路CLP3と関数回路FUN31,FUN32とから成る第2段目の論理回路LOG2に入力されて、
OUT=/(/G+/H)=(G・H) …(9)
/OUT=/(G・H) …(10)
の論理演算が行われている。
【0030】
したがって、論理回路LOG2は、論理回路LOG1の出力を入力としているので、前述の図10で示す典型的な従来技術の駆動方法を用いると、第1段目の論理回路LOG1の駆動に用いられるパルス電源φ1から1/4周期遅れのパルス電源φ2が、第2段目の単位論理回路LOG2の駆動に用いられることになる。このため、従来技術の駆動方法では、複合論理を分割すると、その分割個数分だけ、演算処理に必要なクロック数が増加し、演算処理時間が長くなるという問題がある。
【0031】
本発明の目的は、演算処理時間を短縮することができるCMOS論理回路およびその駆動方法を提供することである。
【0032】
【課題を解決するための手段】
請求項1の発明に係るCMOS論理回路は、一対のMOSトランジスタを備え、各MOSトランジスタのゲート電極は対を成す他方のMOSトランジスタのドレイン電極にクロス接続され、ソース電極は共にパルス電源または定電圧源のいずれか一方に接続されるクランプ回路と、少なくとも1つのMOSトランジスタを備え、該MOSトランジスタのゲート電極をそれぞれ入力ノードとし、一端が共通に前記パルス電源または定電圧源のいずれか他方に接続され、他端はクランプ回路の対応するMOSトランジスタのドレイン電極にそれぞれ接続されて出力ノードとなる2つの関数回路とを含むCMOS論理回路において、複数個の該CMOS論理回路で複合論理を構成する場合に、前記パルス電源を共通とすることを特徴とする。
【0033】
上記の構成によれば、複雑な複合論理を構成するにあたって、関数回路のMOSトランジスタが直列多段となってしまい、駆動能力の低下によって所望とするデバイス性能が得られない場合に、該論理を分割し、複数のCMOS論理回路でそれぞれ演算処理して、その演算処理結果を合成するように構成すると、分割した各論理の演算のためのCMOS論理回路からの出力、すなわち後段側のその分割された論理を合成するためのCMOS論理回路の入力は、パルス電源と同位相となっているのに対して、前記後段側のCMOS論理回路に共通のパルス電源から電力を供給しても、その出力ノードは断熱充電されることになる。
【0034】
このようにして、低消費電力である断熱充電法を利用するようにしたCMOS論理回路において、複数個のCMOS論理回路で複合論理を構成しても、それぞれのCMOS論理回路に個別の位相のパルス電源が必要とならず、演算処理のための時間を短縮することができる。また、パルス電源がハイレベルであるときに、ハイレベルとなるべき入力ノードがハイレベルに入力値が確定したままで保持されるので、ローレベルとなるべき出力ノードは浮遊状態となることなく、その出力レベルは安定して保持される。
【0035】
また、請求項2の発明に係るCMOS論理回路では、前記クランプ回路は一対のPMOSトランジスタから成り、前記2つの関数回路はそれぞれ1または複数のNMOSトランジスタから成ることを特徴とする。
【0036】
上記の構成によれば、入力ノードに接続される関数回路がNMOSトランジスタであるので、駆動能力が高く、高速動作に対応することができる。
【0037】
さらにまた、請求項3の発明に係るCMOS論理回路では、前記クランプ回路は一対のCMOSトランジスタから成り、前記2つの関数回路はそれぞれ1または複数のNMOSトランジスタまたはPMOSトランジスタから成ることを特徴とする。
【0038】
上記の構成によれば、クランプ回路がCMOS構成であるので、出力ノードがハイレベルまたはローレベルのいずれの状態であっても、その出力ノードの論理が安定して保持され、誤動作を防止することができる。
【0039】
また、請求項4の発明に係るCMOS論理回路の駆動方法は、一対のMOSトランジスタを備え、各MOSトランジスタのゲート電極は対を成す他方のMOSトランジスタのドレイン電極にクロス接続され、ソース電極は共にパルス電源または定電圧源のいずれか一方に接続されるクランプ回路と、少なくとも1つのMOSトランジスタを備え、該MOSトランジスタのゲート電極をそれぞれ入力ノードとし、一端が共通に前記パルス電源または定電圧源のいずれか他方に接続され、他端はクランプ回路の対応するMOSトランジスタのドレイン電極にそれぞれ接続されて出力ノードとなる2つの関数回路とを含むCMOS論理回路の駆動方法において、入力ノードを前記パルス電源と同位相で駆動することを特徴とする。
【0040】
上記の構成によれば、入力がパルス電源と同位相で変化しても、ハイレベルを出力すべき出力ノードの電位も同位相で変化するので、該出力ノードは断熱充電されることになる。
【0041】
したがって、低消費電力である断熱充電法を利用するようにしたCMOS論理回路において、入力と出力とが同位相となり、演算処理のための時間を短縮することができる。
【0042】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図4に基づいて説明すれば以下のとおりである。
【0043】
図1は、たとえば前述の図9で示されるCMOS論理回路LOGなどに適用される本発明の駆動方法による動作を説明するための波形図である。本発明の駆動方法では、前述の図10で示す従来技術の駆動方法と同様に、「RESET」「WAIT」「EVALUATE」「HOLD」の4つの動作によって、1周期の動作が構成されている。この図1において、入力IN、入力/IN、パルス電源φ、出力OUTおよび出力/OUTの各波形は、それぞれ図1(a)、図1(b)、図1(c)、図1(d)および図1(e)に対応している。
【0044】
本発明の駆動方法で注目すべきは、ハイレベルとなる入力IN,/INが、パルス電源φと同位相とされることである。したがって、まず最初の周期では、「RESET」動作によって、パルス電源φがハイレベルからローレベルに引下げられて、出力ノードKO1,KO2のデータが消去されるとともに、ハイレベルであった入力、図1の例では/INがローレベルに引下げられる。次に、「WAIT」動作では、パルス電源φおよび入力IN,/INが共にローレベルとされ、したがって出力OUT,/OUTもローレベルとされる。
【0045】
続いて、パルス電源φのレベルを立上げる「EVALUATE」動作が行われ、このとき一方の入力、すなわちこの図1の例ではINも、そのパルス電源φの上昇にともなって、ハイレベルに引上げられる。またこのとき、入力/INは、ローレベルのままとされる。したがって、NMOSトランジスタQN1が導通し、NMOSトランジスタQN2が遮断して、PMOSトランジスタQP2が導通し、出力OUTがハイレベルに上昇してゆく。またこのとき、PMOSトランジスタQP1は遮断したままであり、出力/OUTはローレベルのままとなる。
【0046】
このようにして、出力ノードKO1,KO2の電位が確定すると、「HOLD」動作となり、前記パルス電源φおよび入力ノードINがハイレベルのままで保持され、したがって出力OUTもハイレベルのままとなる。このとき、前述の図10で示す従来技術では、入力INがローレベルとなってしまうので、出力ノードKO2は接地電源と遮断されて浮遊状態となり、そのローレベルはダイナミックに保持されていただけであるのに対して、本発明では、MOSトランジスタQN1,QP2が導通しているので、出力ノードKO1,KO2の電位が安定して保持される。
【0047】
次の周期では、同様に「RESET」動作が行われ、パルス電源φの引下げにともなって、ハイレベルであった入力INもローレベルに引下げられる。これによって、ハイレベルであった出力OUTもローレベルとなる。次の「WAIT」動作では、パルス電源φおよび入力IN,/INが共にローレベルとされ、したがって、出力OUT,/OUTもローレベルとされる。これに続いて、「EVALUATE」動作では、入力INはローレベルのままで、パルス電源φの上昇にともなって、入力/INがハイレベルに引上げられ、これによって出力/OUTがハイレベルとなる。「HOLD」動作では、パルス電源φおよび入力/INのハイレベルが保持され、出力/OUTもハイレベルに安定して保持される。さらに次の周期の「RESET」動作となると、パルス電源φの低下にともなって、入力/IN、したがって出力/OUTがローレベルに引下げられる。
【0048】
なお、上述のような駆動方法は、たとえば、図2〜図4で示すような各CMOS論理回路LOGa,LOGb,LOGcなどでも実施することができる。これらのCMOS論理回路LOGa,LOGb,LOGcにおいて、前述の図9で示すCMOS論理回路LOGに類似し、対応する部分には同一の参照符号を付してその説明を省略する。
【0049】
図2のCMOS論理回路LOGaは、クランプ回路CLPaをNMOSトランジスタQN1a,QN2aで構成し、2つの関数回路FUN1a,FUN2aをそれぞれPMOSトランジスタQP1a,QP2aで構成している。このようにして、関数回路をNMOSトランジスタだけでなく、PMOSトランジスタを用いて構成することによって、論理回路全体として、NMOSトランジスタ数とPMOSトランジスタ数とにあまり差が無い回路を実現することができ、集積回路としてのレイアウト効率を良くすることができる。
【0050】
また、図3のCMOS論理回路LOGbは、NMOSトランジスタQN1,QN2からそれぞれ成る関数回路FUN1,FUN2に、PMOSトランジスタQP1b,QP2bおよびNMOSトランジスタQN1b,QN2bから成るクランプ回路CLPbを組合わせて構成されている。MOSトランジスタQP1b,QN1bの直列回路と、MOSトランジスタQP2b,QN2bの直列回路とが、電源ライン1,2間に介在されている。
【0051】
MOSトランジスタQP1b,QN1bのドレイン間の接続点が、前記NMOSトランジスタQN1のドレインとともに前記出力ノードKO2となり、この出力ノードKO2の電位は、MOSトランジスタQP2b,QN2bのゲートに与えられる。同様に、MOSトランジスタQP2b,QN2bのドレイン間の接続点および前記NMOSトランジスタQN2のドレインは、前記出力ノードKO1となり、この出力ノードKO1の電位は、MOSトランジスタQP1b,QN1bのゲートに与えられる。したがって、出力ノードKO1,KO2の電位は、ハイレベルまたはローレベルのいずれになっても、その電位を安定して保持することができる。
【0052】
したがって、同様に、図4のCMOS論理回路LOGcで示すように、前述のPMOSトランジスタQP1a,QP2aからそれぞれ成る関数回路FUN1a,FUN2aに、このクランプ回路CLPbを用いるようにしてもよい。
【0053】
このようなCMOS論理回路LOG,LOGa,LOGb,LOGcのいずれの構成であっても、前述の図1のように、入力IN,/INをパルス電源φと同位相とすることができ、従来の図10で示す駆動方法では、入力IN,/INから出力OUT,/OUTまでは1/4周期の遅れが生じていたのに対して、その遅れを無くすことができ、演算処理時間を短縮することができる。また、パルス電源φがハイレベルであるときには、入力IN,/INが確定したままであるので、出力ノードKO1,KO2が浮遊状態となることなく、出力OUT,/OUTを安定して保持することができ、誤動作を防止することができる。
【0054】
さらにまた、入力IN,/INをパルス電源φと同位相で駆動することによって、単位論理回路である上記図9、図2、図3および図4で示すCMOS論理回路LOG,LOGa,LOGb,LOGcを、前記図11で示すようにカスケード接続する場合にも、演算処理時間を短縮することができる。
【0055】
本発明の実施の第2の形態について、図5に基づいて説明すれば以下のとおりである。
【0056】
図5は、本発明の実施の第2の形態のCMOS論理回路LOGdの電気回路図である。このCMOS論理回路LOGdは、前述の式3,4の複合論理を実現するための回路であり、式5,6および式7,8の論理演算を行う第1段目の論理回路LOG1は、前述の図15で示すCMOS論理回路logaの構成と同様に構成されている。しかしながら、式5,6および式7,8の論理演算結果のAND論理を実現する第2段目の論理回路LOG2は、第1段目の論理回路LOG1と同様のパルス電源φで駆動されている。
【0057】
第1段目の論理回路LOG1は、パルス電源φがハイレベルであるときに、そのローレベルとなるべき出力ノードが浮遊状態となるけれども、出力G,Hが共にハイレベルであるときには関数回路FUN31が導通しており、これに対して出力G,Hが共にハイレベルでないときには関数回路FUN32が導通しており、これによって第2段目の論理回路LOG2の出力ノードは浮遊状態となることなく、出力OUT,/OUTは安定して保持される。
【0058】
この点、第1段目の論理回路LOG1のクランプ回路CLP1,CLP2を、前述のクランプ回路CLPbとすることによって、ローレベル出力時に浮遊状態となるノードを無くすことができる。また、第2段目の論理回路LOG2のクランプ回路CLP3に、前述のクランプ回路CLPbを用いることによって、関数回路FUN31,FUN32をNMOSトランジスタのサイズが小さいままで、出力ノードの駆動力を高めることができ、該出力ノードに接続されるノード数、すなわちいわゆるファンアウトの大きい回路に好適に実施することができる。さらにまた、第2段目の論理回路LOG2の関数回路FUN31,FUN32をPMOSトランジスタで構成することによって、単位論理回路を構成する該CMOS論理回路LOGdについて考えると、NMOSトランジスタ数とPMOSトランジスタ数とにあまり差が無い回路を実現することができ、集積回路としてのレイアウト効率を良くすることができる。
【0059】
また、このCMOS論理回路LOGdを単位論理回路として、前述の図11で示すような4種類のパルス電源φ1,φ2,φ3,φ4を用いることによって、任意の順序回路を構成することができる。
【0060】
なお、所望とする複合論理、たとえば前述の式3,4で示す論理を、上述のCMOS論理回路LOGdのように、2つの論理回路LOG1,LOG2に分割するのではなく、さらに多数の論理回路に分割してもよく、また第2段目の論理回路LOG2に含まれる単位論理回路も、複数あってもよい。
【0061】
【発明の効果】
請求項1の発明に係るCMOS論理回路は、以上のように、クランプ回路と、2つの関数回路とを含み、断熱充電法を用いるようにしたCMOS論理回路において、複雑な複合論理を構成するにあたって、該論理を分割し、複数のCMOS論理回路でそれぞれ演算処理してその演算処理結果を合成するようにしても、後段側のその分割された論理を合成するためのCMOS論理回路に対して共通のパルス電源から電力を供給する。
【0062】
それゆえ、それぞれのCMOS論理回路に個別の位相のパルス電源が必要とならず、演算処理のための時間を短縮することができる。また、パルス電源がハイレベルであるときに、ハイレベルとなるべき入力ノードがハイレベルに入力値が確定したままで保持されるので、ローレベルとなるべき出力ノードは浮遊状態となることなく、その出力レベルは安定して保持される。
【0063】
また、請求項2の発明に係るCMOS論理回路は、以上のように、前記クランプ回路を一対のPMOSトランジスタで構成し、前記2つの関数回路をそれぞれ1または複数のNMOSトランジスタで構成する。
【0064】
それゆえ、入力ノードに接続される関数回路がNMOSトランジスタであるので、駆動能力が高く、高速動作に対応することができる。
【0065】
さらにまた、請求項3の発明に係るCMOS論理回路は、以上のように、前記クランプ回路を一対のCMOSトランジスタで構成し、前記2つの関数回路をそれぞれ1または複数のNMOSトランジスタまたはPMOSトランジスタで構成する。
【0066】
それゆえ、クランプ回路がCMOS構成であるので、出力ノードがハイレベルまたはローレベルのいずれの状態であっても、その出力ノードの論理が安定して保持され、誤動作を防止することができる。
【0067】
また、請求項4の発明に係るCMOS論理回路の駆動方法は、以上のように、クランプ回路と、2つの関数回路とを含み、断熱充電法を用いるようにしたCMOS論理回路の駆動方法において、入力ノードを前記パルス電源と同位相で駆動する。
【0068】
それゆえ、入力と出力とが同位相となり、演算処理のための時間を短縮することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のCMOS論理回路の駆動方法を説明するための波形図である。
【図2】図1で示す駆動方法を実施することができるCMOS論理回路の電気回路図である。
【図3】図1で示す駆動方法を実施することができる他のCMOS論理回路の電気回路図である。
【図4】図1で示す駆動方法を実施することができるさらに他のCMOS論理回路の電気回路図である。
【図5】本発明の実施の第2の形態のCMOS論理回路の電気回路図である。
【図6】CMOSインバータの充放電動作を説明するための電気回路図である。
【図7】図6で示すCMOSインバータの動作を説明するための波形図である。
【図8】通常の充電方法と断熱充電法との違いを説明するためのグラフである。
【図9】図1で示す駆動方法を実施することができ、前記断熱充電法を用いる基本的なCMOS論理回路の電気回路図である。
【図10】断熱充電法を用いる典型的な従来技術のCMOS論理回路の駆動方法を説明するための波形図である。
【図11】図9で示すCMOS論理回路を用いて構成されるシフトレジスタの電気回路図である。
【図12】図11で示すシフトレジスタの動作を説明するためのパルス電源の波形図である。
【図13】図11で示すシフトレジスタの動作を説明するための各インバータ/バッファの動作状態を示す図である。
【図14】複合論理のCMOS論理回路の電気回路図である。
【図15】図14で示すCMOS論理回路の複合論理を分割して構成される従来技術のCMOS論理回路の電気回路図である。
【符号の説明】
1,2 電源ライン
CLP,CLPa,CLPb クランプ回路
CLP1,CLP2,CLP3 クランプ回路
FUN1,FUN2 関数回路
FUN1a,FUN2a 関数回路
FUN11,FUN12 関数回路
FUN21,FUN22 関数回路
FUN31,FUN32 関数回路
KI1,KI2 入力ノード
KO1,KO2 出力ノード
LOG,LOGa,LOGb,LOGc,LOGd CMOS論理回路
LOG1,LOG2 CMOS論理回路
QN1,QN2;QN1a,QN2a;QN1b,QN2b
NMOSトランジスタ
QN11〜QN16;QN21〜QN26 NMOSトランジスタ
QP1,QP2;QP1a,QP2a;QP1b,QP2b
PMOSトランジスタ
φ,φ1,φ2,φ3,φ4 パルス電源
Claims (4)
- 一対のMOSトランジスタを備え、各MOSトランジスタのゲート電極は対を成す他方のMOSトランジスタのドレイン電極にクロス接続され、ソース電極は共にパルス電源または定電圧源のいずれか一方に接続されるクランプ回路と、少なくとも1つのMOSトランジスタを備え、該MOSトランジスタのゲート電極をそれぞれ入力ノードとし、一端が共通に前記パルス電源または定電圧源のいずれか他方に接続され、他端はクランプ回路の対応するMOSトランジスタのドレイン電極にそれぞれ接続されて出力ノードとなる2つの関数回路とを含むCMOS論理回路において、
複数個の該CMOS論理回路で複合論理を構成する場合に、前記パルス電源を共通とすることを特徴とするCMOS論理回路。 - 前記クランプ回路は一対のPMOSトランジスタから成り、前記2つの関数回路はそれぞれ1または複数のNMOSトランジスタから成ることを特徴とする請求項1記載のCMOS論理回路。
- 前記クランプ回路は一対のCMOSトランジスタから成り、前記2つの関数回路はそれぞれ1または複数のNMOSトランジスタまたはPMOSトランジスタから成ることを特徴とする請求項1記載のCMOS論理回路。
- 一対のMOSトランジスタを備え、各MOSトランジスタのゲート電極は対を成す他方のMOSトランジスタのドレイン電極にクロス接続され、ソース電極は共にパルス電源または定電圧源のいずれか一方に接続されるクランプ回路と、少なくとも1つのMOSトランジスタを備え、該MOSトランジスタのゲート電極をそれぞれ入力ノードとし、一端が共通に前記パルス電源または定電圧源のいずれか他方に接続され、他端はクランプ回路の対応するMOSトランジスタのドレイン電極にそれぞれ接続されて出力ノードとなる2つの関数回路とを含むCMOS論理回路の駆動方法において、
入力ノードを前記パルス電源と同位相で駆動することを特徴とするCMOS論理回路の駆動方法。
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