JP2007235218A - 断熱充電論理回路及び断熱充電論理転送回路 - Google Patents
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Abstract
【課題】エレクトロマイグレーションによる配線断線の問題を解決する簡易な断熱充電論理回路を提供する。
【解決手段】排他的な2つの出力端子を有する組み合わせ論理回路と、CMOSインバータにより構成したフリップフロップ回路とを接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加する。これにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。この電荷を再利用しない断熱充電クロックは、ON抵抗の十分大きいpMOSFETとnMOSFETを接続したCMOSインバータにより生成する。
【選択図】図1
【解決手段】排他的な2つの出力端子を有する組み合わせ論理回路と、CMOSインバータにより構成したフリップフロップ回路とを接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加する。これにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。この電荷を再利用しない断熱充電クロックは、ON抵抗の十分大きいpMOSFETとnMOSFETを接続したCMOSインバータにより生成する。
【選択図】図1
Description
本発明は、断熱充電クロックを利用した論理回路に関する。
近年、素子の微細化が進むことによりエレクトロマイグレーションによる配線断線が問題となっている(非特許文献1参照。)。
ここで、エレクトロマイグレーションによる配線断線の問題を解決する従来の回路について説明する。以下に説明する回路は、断熱充電電荷再利用クロックを利用した組み合わせ論理回路であり、BDD(Binary Decision Diagram)回路を用いたものである(非特許文献2参照。)。なお、物理学において、系を非常に緩やかに変化させる場合に断熱という言葉が用いられることから、回路の時定数よりも非常に緩やかに充電を行う充電方法を断熱充電という。また、電荷再利用とは、電源から負荷容量に充電した電荷をGNDに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。
図6に示すBDD80は、始点81から始まり入力変数Aが0ならば、0のブランチ82をたどり、入力変数Aが1ならば、1のブランチ83をたどる。以下同様に入力変数B〜Fに応じて2分岐の一方を選択し、最終的に到達したターミナルノード84により、論理値を判定するものである。
図7は、図6で示したBDD80をnMOSネットワークに置き換えた回路図である。図7に示す回路は、nMOSFETで構成されたBDD回路70の始点を接地し、終点をCMOSインバータによるフリップフロップ回路60に接続して、フリップフロップ回路60の電源に断熱充電電荷再利用クロックPCKを用いたものである。
断熱充電電荷再利用クロックPCKは、例えば、図8に示すように、4つの定電圧電源とスイッチトランジスタを用いて構成された階段波形生成回路90により生成される。階段波形生成回路90により生成される断熱充電電荷再利用クロックPCKは、図9に示すように、4ステップの階段状の波形である。
断熱充電論理では、図9に示すように電圧を緩やかに変化させて処理を行うため、配線内を流れる電流を少なくすることが可能となり、エレクトロマイグレーションによる配線断線の問題を解決することができる。なお、断熱充電電荷再利用クロックを利用した論理回路の他の例として、特許文献1に記載のものも知られている。
特開2006−20039号公報
Paul S. Peercy著、"The drive to miniaturization"、nature、2000年8月31日、vol.406、p.1023-1026
中田俊司、外3名、"A Low Power Multiplier Using Adiabatic Charging Binary Decision Diagram Circuit"、Japanese Journal of Applied Physics、2000年4月、Vol. 39、No. 4B、p.2305-2311
しかしながら、断熱充電電荷再利用クロックを生成するためには、図8に示すように、複数の定電圧電源を含んだ複雑な階段波形生成回路を用いる必要があった。
本発明は、上記に鑑みてなされたものであり、その課題とするところは、エレクトロマイグレーションによる配線断線の問題を解決するとともに、断熱充電論理を簡易な回路構成で実現することにある。
第1の本発明に係る断熱充電論理回路は、入力信号に応じて一方がローインピーダンスとなり他方がハイインピーダンスとなる第1、第2の出力端子を備えた排他的nMOSネットワークにより構成した組み合わせ論理回路と、第1、第2のCMOSインバータにより構成したフリップフロップと、を有し、第1の出力端子を第1のCMOSインバータの入力と第2のCMOSインバータの出力とに接続するとともに、第2の出力端子を第2のCMOSインバータの入力と第1のCMOSインバータの出力とに接続し、電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が組み合わせ論理回路とフリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを第1、第2のCMOSインバータの電源に印加することを特徴とする。
本発明にあっては、nMOSネットワークにより構成され、排他的な2つの出力端子を備えた組み合わせ論理回路と、2つのCMOSインバータにより構成したフリップフロップとを有し、組み合わせ論理回路の2つの出力端子をフリップフロップに接続するとともに、フリップフロップの電源線に組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加することにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題が解決できる。
上記断熱充電論理回路において、nMOSFETとpMOSFETとにより構成された第3のCMOSインバータの出力を断熱充電クロックとするものであって、nMOSFETとpMOSFETのゲートに電圧をかけたときのソースとドレイン間の抵抗値は、第3のCMOSインバータの出力電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が組み合わせ論理回路とフリップフロップとを組み合わせた回路の時定数より長くなるほど大きな値であることを特徴とする。
本発明にあっては、ゲートに電圧をかけたときのソースとドレイン間の抵抗値が非常におおきなnMOSFETとpMOSFETとを接続したCMOSインバータで断熱充電クロックを生成することにより、断熱充電論理を実現する断熱充電クロック回路を簡易な回路構成で実現することができる。
第2の本発明に係る断熱充電論理転送回路は、断熱充電クロックの位相が1/4周期づつ異なる上記断熱充電論理回路を4段直列に接続することを特徴とする。
断熱充電クロックの位相が1/4周期づつ異なる上記断熱充電論理回路を4段直列に接続することにより、論理処理を順次行うことが可能である。
本発明によれば、エレクトロマイグレーションによる配線断線の問題を解決するとともに、断熱充電論理を簡易な回路構成で実現することができる。
以下、本発明の実施の形態について図面を用いて説明する。
図1は、本実施の形態における論理回路の構成を示す回路図である。図1に示す論理回路は、BDD回路30と、フリップフロップ回路20と、電荷を再利用しない断熱充電クロック回路10とを有している。
BDD回路30は、図6に示したBDD80を実現する回路であり、複数のnMOSFETで構成されている。各nMOSFETの入力信号に応じて、一方が接地され他方がハイインピーダンスとなる相互に排他的な2つの出力端子31,32を備え、始点33は接地されている。
フリップフロップ回路20は、pMOSFET21とnMOSFET23、および、pMOSFET22とnMOSFET24を接続した2つの第1、第2のCMOSインバータで構成されており、BDD回路30の出力端子31は、第1のCMOSインバータの入力と第2のインバータの出力に接続されており、もう一方の出力端子32は、第2のCMOSインバータの入力と第1のインバータの出力に接続されている。第1、第2のCMOSインバータの電源線25には、電荷を再利用しない断熱充電クロック回路10の出力端子13が接続されている。
電荷を再利用しない断熱充電クロック回路10は、図1に示すように、ON時の抵抗値(ゲートに電圧をかけたときのソースとドレイン間の抵抗値)が非常に大きなpMOSFET11とnMOSFET12とを接続したCMOSインバータにより構成される。なお、ON時の抵抗値が非常に大きなMOSFETを生成する方法としては、ゲート長を長くする、トランジスタ幅を小さくする、ソースやドレインのイオン注入ドーピング濃度を小さくするなどの方法がある。また、トランジスタのしきい値電圧(VT)をBDD回路30やフリップフロップ回路20のVTより大きくする方法でも、ON抵抗が極めて大きくなり有効である。この電荷を再利用しない断熱充電クロック回路10により、緩やかに電圧が上昇・下降する断熱充電クロックを生成することができ、この断熱充電クロックによりフリップフロップ回路20を駆動することで、論理回路に流れる最大電流量を低減できるので、エレクトロマイグレーションによる配線断線の問題が解消される。
図2(a)は、電荷を再利用しない断熱充電クロック回路10の入力端子14に入力する入力信号の波形を示す図であり、図2(b)は、出力端子13から出力される出力信号の波形を示す図である。電荷を再利用しない断熱充電クロック回路10の入力端子14にLow信号を入力すると、出力端子13の電圧が基準電位(GND)から緩やかに電源電位(VDD)に昇圧する。出力端子13の電圧が緩やかに上昇すると、BDD回路30によって、BDD回路30の入力信号に基づき論理値の判定が行われ、出力端子13の電圧がVDDである間は、フリップフロップ回路20にその結果が保持される。その時の出力端子31,32は、BDD回路30の入力信号に基づいた論理値となる。続いて、入力端子14にHigh信号を入力すると、出力端子13の電圧は、VDDから緩やかにGNDに降圧する。
電荷を再利用しない断熱充電クロック回路10の出力信号の電圧がGNDからVDDまで昇圧する立ち上がり時間、および、VDDからGNDまで降圧する立下り時間が、フリップフロップ回路20とBDD回路30とを組み合わせた回路の時定数よりも、長い時間、例えば、立ち上がり、立下り時間に1ns以上の時間をかけることにより、配線内の電流値を1/100から1/1000程度以下に設定することが可能となるので、エレクトロマイグレーションによる配線断線の問題を解消することができる。また、動作方法の他の説明をすると、フリップフロップ回路20とBDD回路30とを組み合わせた回路の時定数よりも、一桁程度以上長い時間をかけて昇圧・降圧するとよい。
なお、フリップフロップ回路20に接続する論理回路は、BDD回路に限られず、入力信号に応じて、一方がローインピーダンスとなり他方がハイインピーダンスとなる排他的な2つの出力端子を有する排他的nMOSネットワークであればよい。
図3に示す論理回路は、上記で説明したような断熱充電BDD(AC−BDD:Adiabatic Charging BDD)で構成した4つの論理回路51〜54をつなげたものであり、図4に示すような、位相が1/4周期づつ異なる4相の断熱充電クロックACK1〜ACK4を各論理回路51〜54に用いることにより、各論理回路51〜53の出力結果を順次、次段の論理回路52〜54へ転送することができるものである。具体的な動作を以下に説明する。
論理回路51において、断熱充電クロックACK1の電圧が上昇すると、論理回路51の入力A〜Fに基づき論理値の判定が行われる。断熱充電クロックACK1がVDDまで昇圧し(図4の increase )、固定されると(図4の hold )、論理回路51に結果が保持される。論理回路51に結果が保持されている間に、断熱充電クロックACK2の電圧が上昇し、論理回路52は、前段の結果に基づき論理値の判定を行う。同様に、論理回路52に結果が保持されている間に、断熱充電クロックACK3の電圧が上昇し、論理回路53は論理値の判定を行う。一方、論理回路51を駆動している断熱充電クロックACK1の電圧は、GNDへ降圧する(図4の decrease )。このように、1/4周期づつ異なる4相の断熱充電クロックACK1〜ACK4を用いることにより、論理処理を順次行うことが可能となる。
図5は、本実施の形態における論理回路の別の構成を示す回路図である。図5に示す論理回路は、図1に示した論理回路に対して、BDD回路40をnMOSFETの代わりにpMOSFETで構成したものであり、その他の構成および作用は、図1に示したものと同じである。
BDD回路40は、各pMOSFETの入力信号に応じて、一方がVDDに接続され他方がハイインピーダンスとなる相互に排他的な2つの出力端子41,42を備え、始点43はVDDに接続されている。また、図1に示したBDD回路30に対して、入力信号を反転した構成である。
なお、フリップフロップ回路20に接続する論理回路は、BDD回路に限られず、入力信号に応じて、一方がローインピーダンスとなり他方がハイインピーダンスとなる排他的な2つの出力端子を有する排他的pMOSネットワークであればよい。
以上説明したように、本実施の形態によれば、nMOSネットワークにより構成した排他的な2つの出力端子を有する組み合わせ論理回路と、CMOSインバータ2個により構成したフリップフロップ回路とを有し、組み合わせ論理回路の2つの出力端子をフリップフロップ回路に接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加することにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。
本実施の形態によれば、ON時の抵抗値の非常に大きなnMOSFETとpMOSFETとを接続したCMOSインバータで断熱充電クロックを生成することにより、断熱充電論理を実現する断熱充電クロック回路を簡易な回路で構成することができる。
本実施の形態によれば、位相が1/4周期づつ異なる4つの断熱充電クロックを用いることにより、論理転送を行うことができる回路を容易に構成することができる。
10…電荷を再利用しない断熱充電クロック回路
20,60…フリップフロップ回路
30,40,70…BDD回路
51,52,53,54…論理回路
80…BDD
90…階段波形生成回路
13,31,32,41,42…出力端子
14…入力端子
11,21,22…pMOSFET
12,23,24…nMOSFET
20,60…フリップフロップ回路
30,40,70…BDD回路
51,52,53,54…論理回路
80…BDD
90…階段波形生成回路
13,31,32,41,42…出力端子
14…入力端子
11,21,22…pMOSFET
12,23,24…nMOSFET
Claims (5)
- 入力信号に応じて一方がローインピーダンスとなり基準電位に接続され、他方がハイインピーダンスとなる第1、第2の出力端子を備えた排他的nMOSネットワークにより構成した組み合わせ論理回路と、
第1、第2のCMOSインバータにより構成したフリップフロップと、を有し、
前記第1の出力端子を前記第1のCMOSインバータの入力と前記第2のCMOSインバータの出力とに接続するとともに、前記第2の出力端子を前記第2のCMOSインバータの入力と前記第1のCMOSインバータの出力とに接続し、
電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを前記第1、第2のCMOSインバータの電源に印加することを特徴とする断熱充電論理回路。 - 入力信号に応じて一方がローインピーダンスとなり電源電位に接続され、他方がハイインピーダンスとなる第1、第2の出力端子を備えた排他的pMOSネットワークにより構成した組み合わせ論理回路と、
第1、第2のCMOSインバータにより構成したフリップフロップと、を有し、
前記第1の出力端子を前記第1のCMOSインバータの入力と前記第2のCMOSインバータの出力とに接続するとともに、前記第2の出力端子を前記第2のCMOSインバータの入力と前記第1のCMOSインバータの出力とに接続し、
電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長い、電荷を再利用しない断熱充電クロックを前記第1、第2のCMOSインバータの電源に印加することを特徴とする断熱充電論理回路。 - nMOSFETとpMOSFETとにより構成された第3のCMOSインバータの出力を前記断熱充電クロックとするものであって、
前記nMOSFETと前記pMOSFETのゲートに電圧をかけたときのソースとドレイン間の抵抗値は、前記第3のCMOSインバータの出力電圧値が基準電位から電源電位まで上昇する時間および電源電位から基準電位まで下降する時間が前記組み合わせ論理回路と前記フリップフロップとを組み合わせた回路の時定数より長くなるほど大きな値であることを特徴とする請求項1又は2に記載の断熱充電論理回路。 - 前記電圧値が上昇する時間および下降する時間は、前記時定数より一桁程度以上長いことを特徴とする請求項1乃至3のいずれかに記載の断熱充電論理回路。
- 前記断熱充電クロックの位相が1/4周期づつ異なる請求項1乃至4のいずれかに記載の断熱充電論理回路を4段直列に接続することを特徴とする断熱充電論理転送回路。
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JPH10308662A (ja) * | 1997-05-09 | 1998-11-17 | Sharp Corp | Cmos論理回路およびその駆動方法 |
JP2003229754A (ja) * | 1997-09-05 | 2003-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電論理回路 |
JP2005130164A (ja) * | 2003-10-23 | 2005-05-19 | Fujitsu Ltd | 半導体集積回路、及びレベル変換回路 |
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