JP2009130715A - クロック生成回路 - Google Patents

Abstract

【課題】簡易な回路構成で、周波数が定常的に揺らいでいるクロック信号を生成できるクロック生成回路を提供する。
【解決手段】直列に接続された奇数個のインバータｉｎｖ１〜ｉｎｖＮを有し、最終段のインバータｉｎｖＮの出力が初段のインバータｉｎｖ１に入力され、クロック信号を生成して出力するリングオシレータ１１と、リングオシレータ１１から出力される前記クロック信号が与えられ、分周して出力する分周回路１２と、分周回路１２の出力に基づいてオンオフ制御され、オン時はリングオシレータ１１の加熱を行うヒータ１４と、を備える。
【選択図】図１

Description

本発明は、クロック生成回路に関するものである。

クロック信号やクロック信号に同期して変化するデータ信号により電磁波干渉（Electro Magnetic Interference、以下ＥＭＩ）が生じることが知られている。近年、クロック信号の周波数が高くなっており、ＥＭＩ対策が必要になっている。

ＥＭＩノイズを抑制するために、ノイズ発生の要因となるクロック信号に対して、そのクロック周波数に微小な揺らぎを与え、その揺らぎによる平滑作用によってノイズスペクトラムの強度（振幅）を低減させるＳＳＣＧ（Spread Spectrum Clock Generator：スペクトラム拡散クロック生成器）が提案されている。

しかし、従来のＳＳＣＧはＰＬＬ回路を用いているため、ＰＬＬ回路が安定するまで、ＳＳＣＧの機能が動作せず、電源のオンオフ切り替えが頻繁に行われるシステムには不向きであった。また、ＰＬＬ回路を用いるとコストが増加するという問題があった。

ＰＬＬ回路を用いないＳＳＣＧとして、直列に接続された複数のディレイバッファからなる遅延回路に、入力パルス（基準周波数のクロック信号）を入力し、随時切り替えて選択したディレイバッファの出力を出力パルスとして出力することで、基準周波数に揺動を与える装置が提案されている（例えば特許文献１参照）。

ＥＭＩノイズ低減に効果が大きいのは、ハーシーキス（Hershey Kiss）波形のような、基準クロックに対して周期的波形変動が与えられるものであることが知られている。上記の装置は遅延時間（選択するディレイバッファ）の切り替え瞬間以外は、出力パルスは基準周波数になっており、ＥＭＩ低減効果が小さい。

従って、ＰＬＬ回路を用いない簡易な回路構成で、周波数が定常的に揺らいでいるクロック信号を生成できるクロック生成回路が求められている。
米国特許第６３９２４６１号明細書

本発明は簡易な回路構成で、周波数が定常的に揺らいでいるクロック信号を生成できるクロック生成回路を提供することを目的とする。

本発明の一態様によるクロック生成回路は、直列に接続された奇数個のインバータを有し、最終段の前記インバータの出力が初段の前記インバータに入力され、クロック信号を生成して出力するリングオシレータと、前記リングオシレータから出力される前記クロック信号が与えられ、分周して出力する分周回路と、前記分周回路の出力に基づいてオンオフ制御され、オン時は前記リングオシレータの加熱を行うヒータと、を備えるものである。

本発明の一態様によるクロック生成回路は、直列に接続された奇数個のインバータを有し、最終段の前記インバータの出力が初段の前記インバータに入力され、クロック信号を生成して出力するリングオシレータと、前記リングオシレータに隣接して形成され、与えられる駆動信号の周波数に基づき発熱量が変化するダミー回路と、前記リングオシレータから出力される前記クロック信号が与えられ、分周して前記駆動信号を生成して出力する温度調節回路と、を備えるものである。

本発明によれば、簡易な回路構成で、周波数が定常的に揺らいでいるクロック信号を生成できる。

以下、本発明の実施の形態によるクロック生成回路を図面に基づいて説明する。

（第１の実施形態）図１に本発明の第１の実施形態に係るクロック生成回路の概略構成を示す。クロック生成回路はリングオシレータ１１、分周回路１２、ＮＡＮＤゲート１３、及びヒータ１４を備える。

リングオシレータ１１はＮ個（Ｎは奇数）のインバータｉｎｖ１〜ｉｎｖＮを有する。各インバータの出力が次段のインバータに入力され、最終段のインバータｉｎｖＮの出力は初段のインバータｉｎｖ１に入力されており、全体としてリング構造になっている。

Ｎ個のインバータ鎖は全体として入力の論理否定になる。各インバータは遅延時間を有し、初段のインバータｉｎｖ１への入力から所定の遅延時間後に最終段のインバータｉｎｖＮが初段入力の論理否定を出力し、これが再び初段インバータｉｎｖ１に入力される。このプロセスが繰り返されることで発振する。発振周波数ｆはインバータ１段当たりの遅延時間をτとするとｆ＝１／（２×Ｎ×τ）となる。

リングオシレータ１１の出力が分周回路１２に入力される。分周回路１２の出力のうち最上位ビットＱｎと最上位から２番目のビットＱｎ−１がＮＡＮＤゲート１３に与えられる。ヒータ１４はＮＡＮＤゲート１３の出力値に基づいてオンオフ制御される。例えばＮＡＮＤゲート１３の出力値が０のときヒータ１４はオンし、出力値が１のときヒータ１４はオフになる。

ヒータ１４はリングオシレータ１１の加熱を行う。図２に示すように、リングオシレータ１１に含まれるインバータｉｎｖ１〜ｉｎｖｎの遅延時間は温度に応じて変化するという特性を持つ。各インバータの遅延時間は、＋２５℃の遅延時間を１００％とすると、−４０℃〜＋８０℃の間で８１％〜１１８％に変動するので、発振周波数もその比率で変動する。

そのため、ヒータ１４がオンし、加熱を行うとリングオシレータ１１の遅延時間が増加し、発振周波数が低下する。逆に、ヒータ１４がオフし、リングオシレータ１１の温度が下がると、発振周波数は高くなる。

例えば１００ＭＨｚの基準クロックに対しては、−１００ｋＨｚ〜＋１００ｋＨｚ程度の変動を与えれば十分ＥＭＩスペクトラムを低減できるため、ヒータ１４の加熱によりリングオシレータ１１に約０．７℃の温度バイアスを与えれば良い。また、周波数の変動は３３μｓの間に１回上下動する程度の周期が好適であるので、約０．７℃の温度バイアスを３３μｓの周期で与えるのが好適である。従って、分周回路１２はリングオシレータ１１の出力信号を３０ｋＨｚ程度に分周するのが好適である。

分周回路１２の出力、ＮＡＮＤゲート１３の出力値、ヒータ１４のオンオフ、リングオシレータ１１の温度、及び発振周波数（パルス波形）のタイミングチャートを図３に示す。

ヒータ１４がオンしている間は徐々にパルス幅が広がって発振周波数が低下し、ヒータ１４がオフしている間は徐々にパルス幅が狭まって発振周波数が高くなる。

分周回路１２の出力の最上位２ビットＱｎ、Ｑｎ−１を用いてヒータ１４のオンオフ制御を行っているため、ヒータ１４のオン期間は１／４になっている。これはリングオシレータ１１の加熱に比べて、冷却に多くの時間を要するためである。ヒータ１４のオン期間はヒータ１４やリングオシレータ１１の特性に応じて決めることができ、例えば分周回路１２の出力の最上位３ビットＱｎ、Ｑｎ−１、Ｑｎ−２を用いれば、ヒータ１４のオン期間を１／８にすることができる。

本実施形態によるクロック生成回路は、ヒータ１４のオンオフを行うことでリングオシレータ１１の温度を変化させ、それに伴い発振周波数を変化させることで、周波数に定常的な揺らぎを持つクロック信号を生成する。

ヒータ１４には例えばポリシリコンによるヒータを用いることができる。ポリシリコンによるヒータが形成されたリングオシレータのＣＭＯＳ半導体でのレイアウト図の一例を図４に示す。図４にはリングオシレータ及びヒータの一部を示す。このレイアウトを繰り返し用いることでリングオシレータ及びヒータが構築される。

ＰチャネルＦＥＴ（Field Effect Transistor）のソース領域４２及びドレイン領域４３、ＮチャネルＦＥＴのソース領域４４及びドレイン領域４５が半導体基板の表面部に形成されている。ゲート電極４１は、ＰチャネルＦＥＴのソース領域４２及びドレイン領域４３の間と、ＮチャネルＦＥＴのソース領域４４及びドレイン領域４５の間の半導体基板上にゲート酸化膜を介して形成される。

ＰチャネルＦＥＴのソース領域４２は電源電位線ＶＤＤと接続される。また、ＮチャネルＦＥＴのソース領域４４はグランド電位線ＶＳＳと接続される。

ゲート電極４１はポリシリコン層であり、ポリシリコンによるヒータ４６はゲート電極４１と同一の工程で加工される。

ヒータ４６は一端が電源電位線ＶＤＤに接続され、他端がヒータ制御線４７に接続されている。ヒータ制御線４７は図１におけるＮＡＮＤゲート１３の出力端子に接続されている。電源電位線ＶＤＤとヒータ制御線４７との間に電位差が生じたとき、ポリシリコンヒータ４６に電流が流れ、熱が発生する。これにより、ポリシリコンヒータ４６の下方に形成されているトランジスタ（リングオシレータを構成するインバータ）を加熱することができる。

ポリシリコンヒータ４６はその加熱ワット容量に応じて長さを変えることで、所望の加熱容量にすることができる。

ポリシリコンヒータ４６は半導体基板からみてゲート電極４１と同じ高さに形成される。そのため、拡散層（ソース領域４２、４４、ドレイン領域４３、４５）との距離が短く、熱の伝達が早くなり、加熱期間（ヒータのオン期間）を短くすることができる。

また、ヒータ１４にポリシリコンでなく、アルミ配線を用いることもできる。アルミ配線によるヒータが形成されたリングオシレータのＣＭＯＳ半導体でのレイアウト図の一例を図５に示す。アルミ配線ヒータ５１以外の構成要素は図４と同じであるので、同じ参照番号を付して説明を省略する。

アルミ配線ヒータ５１は一端が電源電位線ＶＤＤに接続され、他端がヒータ制御線（図示せず）に接続される。但し、図５では電源電位線ＶＤＤ、ヒータ制御線とアルミ配線ヒータ５１とのコンタクト箇所は示していない。アルミ配線ヒータ５１は図４に示すポリシリコンヒータ４６と比較して、半導体基板から見て高い位置に形成される。従って、アルミ配線ヒータ５１はリングオシレータを構成するトランジスタ（ソース領域４２、４４、ドレイン領域４３、４５）を均一に加熱することができる。

このように、本実施形態によるクロック生成回路は、ヒータのオンオフによりリングオシレータの温度を変化させ、発振周波数に定常的な揺動を与えることで、ＥＭＩノイズ低減効果の大きいクロック信号を生成することができる。また、ＰＬＬ回路でなく、奇数個のインバータが直列に接続されたリングオシレータを用いるため、回路構成が簡易であり、コストを低減できる。

（第２の実施形態）図６に本発明の第２の実施形態に係るクロック生成回路の概略構成を示す。クロック生成回路はリングオシレータ６１、温度調節回路６２、及びダミー回路６３を備える。リングオシレータ６１は上記第１の実施形態におけるリングオシレータ１１と同様に、奇数個のインバータが鎖状に接続された構成を有する。温度調節回路６２は、リングオシレータ６１から出力される発振クロック信号が与えられ、ダミー回路６３へ駆動信号を出力する。

ダミー回路６３はリングオシレータ６１と同様に直列に接続されたインバータを有する。ダミー回路６３のインバータとリングオシレータ６１のインバータは半導体基板上に交互に形成される。

上記第１の実施形態で説明したようにリングオシレータ６１は加熱（温度変化）により発振周波数が変動する。本実施形態によるクロック生成回路はダミー回路６３をリングオシレータ６１内に櫛状に配置して、その動作に伴う発生熱の変動を制御して、リングオシレータ６１の加熱制御を行うものである。

リングオシレータ及びダミー回路のＣＭＯＳ半導体でのレイアウト図の一例を図７（ａ）に示す。図７（ａ）にはリングオシレータ及びダミー回路の一部を示す。このレイアウトを繰り返し用いることでリングオシレータ及びダミー回路が構築される。

ＰチャネルＦＥＴのソース領域７２ａ、７２ｂ、ドレイン領域７３ａ、７３ｂ、ＮチャネルＦＥＴのソース領域７４ａ、７４ｂ、ドレイン領域７５ａ、７５ｂが半導体基板の表面部に形成されている。

ゲート電極７１ａは、ＰチャネルＦＥＴのソース領域７２ａ及びドレイン領域７３ａの間と、ＮチャネルＦＥＴのソース領域７４ａ及びドレイン領域７５ａの間の半導体基板上にゲート酸化膜を介して形成される。

ゲート電極７１ｂは、ＰチャネルＦＥＴのソース領域７２ｂ及びドレイン領域７３ｂの間と、ＮチャネルＦＥＴのソース領域７４ｂ及びドレイン領域７５ｂの間の半導体基板上にゲート酸化膜を介して形成される。

ＰチャネルＦＥＴのソース領域７２ａ、７２ｂは電源電位線ＶＤＤと接続される。また、ＮチャネルＦＥＴのソース領域７４ａ、７４ｂはグランド電位線ＶＳＳと接続される。

ゲート電極７１ａ及び拡散層（ソース・ドレイン領域）７２ａ、７３ａからなるＰＭＯＳトランジスタと、ゲート電極７１ａ及び拡散層（ソース・ドレイン領域）７４ａ、７５ａからなるＮＭＯＳトランジスタにより構成されるインバータはリングオシレータ６１に含まれるインバータである。

また、ゲート電極７１ｂ及び拡散層（ソース・ドレイン領域）７２ｂ、７３ｂからなるＰＭＯＳトランジスタと、ゲート電極７１ｂ及び拡散層（ソース・ドレイン領域）７４ｂ、７５ｂからなるＮＭＯＳトランジスタにより構成されるインバータはダミー回路６３に含まれるインバータである。

このようなレイアウトを繰り返し用いることで、図７（ｂ）に示すような、リングオシレータ６１のインバータとダミー回路６３のインバータとが（２段ずつ）交互に形成された構造を実現することができる。

ダミー回路６３は温度調節回路６２から出力される駆動信号に基づいて動作する。ダミー回路６３の動作に伴い、ダミー回路６３のインバータが発熱し、熱拡散により隣接するリングオシレータ６１のインバータを加熱することができる。つまり、ダミー回路６３がヒータの役割を果たす。

温度調節回路６２の概略構成を図８に示す。温度調節回路６２は分周回路８１、５／８パルス発生回路８２、６／８パルス発生回路８３、及びマルチプレクサ８４を有する。

分周回路８１はリングオシレータ（図示せず）から出力される発振クロック信号が与えられ、分周して、最上位７ビットＱｎ〜Ｑｎ−６を出力する。最上位７ビットＱｎ〜Ｑｎ−６のタイミングチャートを図９に示す。Ｑｎ−３ビットが１パルス発生する一定期間Ｔに、Ｑｎ−４ビットは２パルス、Ｑｎ−５ビットは４パルス、Ｑｎ−６ビットは８パルス発生する。

５／８パルス発生回路８２は分周回路８１からＱｎ−３〜Ｑｎ−６ビットが与えられ、一定期間Ｔに５パルス発生する信号を出力する。５／８パルス発生回路８２の概略構成を図１０に示す。ＡＮＤゲート１０１にＱｎ−５ビット及びＱｎ−４ビットが与えられる。ＡＮＤゲート１０１の出力及びＱｎ−３ビットがＯＲゲート１０２に与えられる。

ＯＲゲート１０２の出力及びＱｎ−６ビットがＡＮＤゲート１０３に与えられる。図１１に示すように、ＡＮＤゲート１０３からは一定期間Ｔに５パルス発生する信号が出力される。

６／８パルス発生回路８３は分周回路８１からＱｎ−３ビット、Ｑｎ−４ビット、及びＱｎ−６ビットが与えられ、一定期間Ｔに６パルス発生する信号を出力する。６／８パルス発生回路８３の概略構成を図１２に示す。ＯＲゲート１２１にＱｎ−３ビット及びＱｎ−４ビットが与えられる。

ＯＲゲート１２１の出力及びＱｎ−６ビットがＡＮＤゲート１２２に与えられる。図１３に示すように、ＡＮＤゲート１２２からは一定期間Ｔに６パルス発生する信号が出力される。

図８に示すように、マルチプレクサ８４の入力端子Ｘ０〜Ｘ７にはそれぞれＱｎ−５ビット、５／８パルス発生回路８２の出力、６／８パルス発生回路８３の出力、Ｑｎ−６ビット、６／８パルス発生回路８３の出力、５／８パルス発生回路８２の出力、Ｑｎ−４ビットが与えられる。

マルチプレクサ８４は分周回路８１から出力されるＱｎ〜Ｑｎ−２ビットを用いて８分割した時間の区間毎に入力端子Ｘ０〜Ｘ７を順に１つ選択し、その入力端子から与えられる信号を駆動信号として出力する。従って、マルチプレクサ８４の出力信号の動作周波数は８分割した時間の区間毎に変化する。

マルチプレクサ８４の出力信号の周波数の推移を図１４に示す。時間（区間）ｔ１では入力端子Ｘ０から与えられた信号（Ｑｎ−５ビット信号）が出力され、以後、時間ｔ２では入力端子Ｘ１、時間ｔ３では入力端子Ｘ２、時間ｔ４では入力端子Ｘ３、時間ｔ５では入力端子Ｘ４、時間ｔ６では入力端子Ｘ５、時間ｔ７では入力端子Ｘ６、時間ｔ８では入力端子Ｘ７から与えられた信号がそれぞれ出力される。

つまり、時間ｔ８における出力信号の周波数を２ｍとすると、時間ｔ１、ｔ７は周波数４ｍ、時間ｔ２、ｔ６は周波数５ｍ、時間ｔ３、ｔ５は周波数６ｍ、時間ｔ４は周波数８ｍとなる。

従って、図１４から分かるように、マルチプレクサ８４から出力される信号の周波数は増加、減少を繰り返し、増加から減少に転じる期間、減少から増加に転じる期間で周波数の変化量が大きくなっている。周波数の増減は、上記第１の実施形態と同様に、３３μｓで１回増減するのが好適である。すなわち、約３０ｋＨｚの周期での周波数の増減が好適である。

ダミー回路６３の発熱量は、マルチプレクサ８４から出力される信号（駆動信号）の周波数に比例するため、ダミー回路６３の発熱量の変動も図１４に示すようなものとなる。従って、リングオシレータ６１の温度（及び温度依存性のある発振周波数）も同様に増加、減少を繰り返し、増加から減少に転じる期間、減少から増加に転じる期間で、変化量が大きくなる。このような周波数の変化はいわゆるハーシーキス（Hershey Kiss）波形に近い挙動となり、ＥＭＩスペクトラム低減の効果が大きい。

このように、本実施形態によるクロック生成回路は、リングオシレータを構成するインバータと、ダミー回路を構成するインバータとを交互に形成し、ダミー回路の駆動による発生熱でリングオシレータを加熱し、発振周波数に揺動を与え、ＥＭＩノイズを低減できる。また、ダミー回路の駆動信号の周波数を周期的に変えることで、発熱量を変化させ、定常的な揺らぎを持つクロック信号を生成することができる。

本実施形態では、温度調節回路６２は時間を８分割し、各区間で出力する駆動信号の周波数を変えていたが、１６又はそれ以上の区間に分割してもよい。また、出力する駆動信号は一定期間Ｔに２〜８パルスを発生する信号を選択していたが、２〜６４パルスを発生する信号から選択するようにしてもよい。これにより、ダミー回路の発熱量（リングオシレータの温度）をさらに精度良く制御することができる。

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば、ヒータ上方の配線不要部分をアルミニウムで埋め尽くすようにしてもよい。アルミニウムは熱の伝導率が高く、ヒータのオフ時に冷却を効率良く行うことができる。これにより加熱期間と冷却期間のバランスがより良くなり、ＥＭＩスペクトラム低減の効果をさらに大きくすることができる。

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施形態に係るクロック生成回路の概略構成図である。 インバータの遅延時間と温度の関係を表すグラフである。 同第１の実施形態に係るクロック生成回路における各部の出力信号値とリングオシレータ温度のタイミングチャートである。 ポリシリコンヒータが形成されたリングオシレータのレイアウト図である。 アルミ配線ヒータが形成されたリングオシレータのレイアウト図である。 本発明の第２の実施形態に係るクロック生成回路の概略構成図である。 リングオシレータ及びダミー回路のレイアウト図である。 温度調節回路の概略構成図である。 分周回路から出力される最上位７ビットのタイミングチャートである。 ５／８パルス発生回路の概略構成図である。 ５／８パルス発生回路の入出力信号のタイミングチャートである。 ６／８パルス発生回路の概略構成図である。 ６／８パルス発生回路の入出力信号のタイミングチャートである。 温度調節回路から出力される駆動信号の周波数の推移を表すグラフである。

符号の説明

１１ リングオシレータ
１２ 分周回路
１３ ＮＡＮＤゲート
１４ ヒータ
４１、７１ａ、７１ｂ ゲート電極
４２、７２ａ、７２ｂ ＰチャネルＦＥＴソース領域
４３、７３ａ、７３ｂ ＰチャネルＦＥＴドレイン領域
４４、７４ａ、７４ｂ ＮチャネルＦＥＴソース領域
４５、７５ａ、７５ｂ ＰチャネルＦＥＴドレイン領域
４６ ポリシリコンヒータ
４７ ヒータ制御線
５１ アルミ配線ヒータ
６１ リングオシレータ
６２ 温度調節回路
６３ ダミー回路
８１ 分周回路
８２ ５／８パルス発生回路
８３ ６／８パルス発生回路
８４ マルチプレクサ
１０１、１０３、１２２ ＡＮＤゲート
１０２、１２１ ＯＲゲート

Claims (5)

1. 直列に接続された奇数個のインバータを有し、最終段の前記インバータの出力が初段の前記インバータに入力され、クロック信号を生成して出力するリングオシレータと、
   前記リングオシレータから出力される前記クロック信号が与えられ、分周して出力する分周回路と、
   前記分周回路の出力に基づいてオンオフ制御され、オン時は前記リングオシレータの加熱を行うヒータと、
   を備えるクロック生成回路。
2. 前記ヒータは半導体基板上に形成されたポリシリコン膜からなることを特徴とする請求項１に記載のクロック生成回路。
3. 前記ヒータは前記インバータ上方に形成されたアルミ配線からなることを特徴とする請求項１に記載のクロック生成回路。
4. 直列に接続された奇数個のインバータを有し、最終段の前記インバータの出力が初段の前記インバータに入力され、クロック信号を生成して出力するリングオシレータと、
   前記リングオシレータに隣接して形成され、与えられる駆動信号の周波数に基づき発熱量が変化するダミー回路と、
   前記リングオシレータから出力される前記クロック信号が与えられ、分周して前記駆動信号を生成して出力する温度調節回路と、
   を備えるクロック生成回路。
5. 前記ダミー回路は直列に接続された複数のインバータを有し、前記リングオシレータが有するインバータと、前記ダミー回路が有するインバータとが、半導体基板に交互に形成されていることを特徴とする請求項４に記載のクロック生成回路。

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