JP4478643B2 - 乱数生成回路 - Google Patents
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Description
この乱数生成回路では、乱数データRNDを出力するフリーランカウンタ1を動作させるためのクロックCLKを電圧制御発振器(Voltage Controlled Oscillator、以下「VCO」という。)2から供給し、このVCO2の入力端子Vinに電圧コントロール部(Vcnt)3からの信号を入力している。電圧コントロール部3には、電源電圧そのものや、温度係数の異なる抵抗で抵抗分圧した電圧を使用して、使用電圧又は使用温度により、VCO2の出力周波数を変化させて前記の問題点を改善している。
図1は、本発明の実施例1を示す乱数生成回路の構成図である。
図2は、図1中のVCO30の動作例を示すグラフであり、横軸に入力制御電圧S11[V]、縦軸に出力周波数[MHz]がとられている。
本実施例1によれば、次の(1)〜(3)のような効果がある。
図3は、本発明の実施例2を示す乱数生成回路の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2におけるレギュレータ10及びVCO30の動作は、実施例1と同様であるため、説明を省略する。
本実施例2によれば、次の(A)〜(C)のような効果がある。
図4は、本発明の実施例3を示す乱数生成回路の構成図であり、実施例2を示す図3中の要素と共通の要素には共通の符号が付されている。
このリセット電流制御部50は、異なる抵抗値を持つ抵抗素子群51と、これらの他方の電極に繋がる例えばNチャネル型MOSトランジスタ(以下「NMOS」という。)からなるスイッチ群52と、このスイッチ群52からの信号を1つにまとめた信号とグランドGNDとの間をスイッチングする例えばNMOS53とにより構成されている。
本実施例3では、リセット信号RSTが高レベル(以下「“H”」という。)にされてリセット状態になると、レジスタ44はリセット信号RSTの立上りトリガにより、シフトレジスタ40から出力された乱数データD40を一時保持し、この保持した乱数データD40をリセット電流制御部50へ出力する。リセット電流制御部50は、複数ビットの乱数データD40の値により、スイッチ群52中のオン/オフするNMOSが決まり、又、リセット信号RSTが“H”のときにNMOS53がオンする。スイッチ群52の一方の電極は、抵抗素子群51を通じてレギュレータ10の出力端子13に繋がっているので、乱数データD40の値により、スイッチ群52を構成するNMOSのオン/オフするパターンが異なり、NMOS53を通じてグランドGNDと接続される抵抗値が異なるため、出力端子13にかかる負荷(消費電流)が異なることになる。これにより、レギュレータ10の制御電圧S11が変化し、VCO30の出力周波数が変化するので、リセット状態での乱数発生用のクロックCLK周波数が毎回異なることになり、乱数データD40を予想することが非常に難しくなる。
本実施例3では、実施例1の効果(1)〜(3)、及び実施例2の効果(A)〜(C)と同様の効果が期待できる。更に、システムリセット信号RSTで乱数データD40を一時保持するレジスタ44と、このレジスタ44の出力によりレギュレータ10の出力端子13への負荷(消費電流)を変化させるリセット電流制御部50とを設けたので、リセット状態での消費電流が毎回異なり、この結果、乱数生成のためのクロックCLK周波数が毎回変化し、電源電圧VDDの立上げ時や、リセット時の乱数をより予想し難くする効果が期待できる。
11 アンプ
12 PMOS
14 抵抗素子
30 VCO
40 シフトレジスタ
42,43 XOR
44 レジスタ
50 リセット電流制御部
Claims (6)
- 負荷回路へ一定の出力電圧を供給する安定化電源であって、基準電圧に対する前記出力電圧の変動分を増幅して制御信号を生成し、前記制御信号により制御回路を駆動して前記出力電圧の変動を抑圧する前記安定化電源と、
前記制御信号を入力し、前記制御信号の電圧レベルに応じた周波数で発振してクロック信号を出力する電圧制御発振器と、
前記クロック信号により乱数を生成して乱数データを出力する乱数生成部と、
を有することを特徴とする乱数生成回路。 - 同期動作用の第1のクロック信号を使用する負荷回路へ、一定の出力電圧を供給する安定化電源であって、基準電圧に対する前記出力電圧の変動分を増幅して制御信号を生成し、前記制御信号により制御回路を駆動して前記出力電圧の変動を抑圧する前記安定化電源と、
前記制御信号を入力し、前記制御信号の電圧レベルに応じた周波数で発振して第2のクロック信号を出力する電圧制御発振器と、
前記第2のクロック信号と前記第1のクロック信号との論理演算を行って演算結果を出力する論理演算回路と、
前記演算結果により乱数を生成して乱数データを出力する乱数生成部と、
を備えたことを特徴とする乱数生成回路。 - 前記論理演算回路は、排他的論理和ゲート又は否定排他的論理和ゲートであることを特徴とする請求項2記載の乱数生成回路。
- 請求項1〜3のいずれか1項に記載の乱数生成回路において、
前記負荷回路をリセットするためのリセット信号をトリガとして、前記乱数生成部から出力される前記乱数データを一時保持する保持手段と、
前記安定化電源の出力端子に接続された可変の負荷抵抗を有し、前記リセット信号により活性化され、前記保持手段に保持された前記乱数データに対応して前記負荷抵抗の大きさを変化させるリセット電流制御部と、
を設けたことを特徴とする乱数生成回路。 - 前記安定化電源は、ボルテージ・レギュレータであり、前記制御回路は、出力トランジスタであることを特徴とする請求項1〜4のいずれか1項に記載の乱数生成回路。
- 前記乱数生成部は、M系列の線形フィードバックシフトレジスタであることを特徴とする請求項1〜5のいずれか1項に記載の乱数生成回路。
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