JP2007207054A

JP2007207054A - データ処理装置

Info

Publication number: JP2007207054A
Application number: JP2006026541A
Authority: JP
Inventors: Kotaro Masuda; 弘太郎増田; Morohisa Yamamoto; 師久山本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-02-03
Filing date: 2006-02-03
Publication date: 2007-08-16

Abstract

【課題】チップ温度が著しく低下しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持すること。
【解決手段】乱数発生器ＲＮＧは、被サンプリング信号ＲＮＧＶＣＯを生成する第１発振器ＶＣＯ１とサンプリング信号ＲＮＧＯＳＣを生成する第２発振器ＶＣＯ２とを含む発振ユニットＲＮＧＯと、ＲＮＧＶＣＯをＲＮＧＯＳＣによってサンプリングすることにより乱数ＲＮを生成する論理ユニットＲＮＧＬとを含む。発振ユニットＲＮＧＯは、ＶＣＯ１の発振周波数を決定する第１バイアス電流とＶＣＯ２の発振周波数を決定する第２バイアス電流とのいずれかのバイアス電流の値を制御する複数ビット制御信号ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］を生成する制御ユニットＬＦＳＲ１、ＬＦＳＲ２を更に含む。
【選択図】図３

Description

本発明は、データ処理装置に関し、特にチップ温度が著しく低下しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持するのに有益な技術に関する。

乱数発生器は、高度のセキュリティーを達成するためワンタイムパスワード、鍵生成、認証プロトコールで広く使用されている重要な暗号源である。暗号処理においては、アタッカーや盗用者に理解されない耐久情報を生成するために、乱数が必要となる。暗号処理の多くの場合では、乱数は抵抗性熱雑音のような予測不能で、偶然性を含む信号源により生成される。もし、偶然性を含む乱数性を持つ信号源が全ての決定的な影響から十分に分離されるならば、真性乱数発生器を実現することが可能となる。

下記の非特許文献１には、乱数源としてＣＭＯＳリング発振器中のタイミング・ジッタもしくは発振ドリフトを使用する乱数発生器が開示されている。このタイミング・ジッタは、リング発振器のトランジスタ中に存在する熱雑音に起因する。発振器による方法では、乱数ストリームを生成するために、２つ以上の発振器が組み合わされる。Ｄ型フリップフロップを使用して、低周波発振器が高周波発振器の出力をサンプリングする。各発振周波数が各サイクルにてランダムにドリフトするなら、出力ストリームもランダムとなると報告されている。

また、下記の非特許文献２には、低周波発振器により高周波発振器の出力をサンプリングして、パリティーフィルタによりデューティーサイクルバイアスを除去した後に、フリップフロップの出力をリニア・フィードバック・シフトレジスタ（ＬＦＳＲ）に供給して乱数発生器を構成することが報告されている。

ＣｒａｉｇＳ．ＰｅｔｒｉｅａｎｄＪ．ＡｌｖｉｎＣｏｎｎｅｌｌｙ，"ＭＯＤＥＬＩＮＧＡＮＤＳＩＭＵＬＡＴＩＯＮＯＦＯＳＣＩＬＬＡＴＯＲ−ＢＡＳＥＤＲＡＮＤＯＭＮＵＭＢＥＲＧＥＮＡＲＡＴＯＲＳ" １９９６ＩＥＥＥＳｙｍｐｏｓｉｕｍｏｎＣｉｒｃｕｉｔａｎｄＳｙｓｔｅｍｓ，Ｖｏｌｕｍｅ４，１２−１５Ｍａｙ１９９６，ＰＰ．３２４−３２７Ｋ．Ｈ．Ｔｓｏｉ，Ｋ．Ｈ．ＬｅｕｎｇａｎｄＰ．Ｈ．Ｗ．Ｌｅｏｎｇ，"ＣｏｍｐａｃｔＦＰＧＡ−ｂａｓｅｄＴｒｕｅａｎｄＰｓｅｕｄｏＲａｎｄｏｍＮｕｍｂｅｒＧｅｎｅｒａｔｏｒｓ" Ｐｒｃｏｃｅｅｄｉｎｇｓｏｆｔｈｅ１１ｔｈＡｎｎｕａｌＩＥＥＥＳｙｍｐｏｓｉｕｍｏｎＦｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＣｕｓｔｏｍＣｏｍｐｕｔｉｎｇＭａｃｈｉｎｅｓ（ＦＣＣＭ‘０３）９−１１Ａｐｒｉｌ２００３，ＰＰ．５１−６１

本発明に先立って、本発明者等は乱数発生器に関して、下記のような検討を行った。

電子決済の機能を持つＩＣカードに搭載するためのマイクロコンピュータ（以下、ＩＣカードマイコンと称する）には、高度のセキュリティーが必要となる。そのためには、乱数発生の機能が必要となる。

ＩＣカードマイコンのチップには、高度のセキュリティー機能のための乱数発生器が搭載されるだけではなく、データ処理のためのＣＰＵも当然搭載される。ＣＰＵによるプログラム実行のためには、ＣＰＵにはクロック信号が供給されて、クロック信号のタイミングでＣＰＵはパイプライン動作によりプログラムに従った動作を実行する。従って、ＣＰＵを動作させるためのＩＣカードマイコンのチップ内部の内部電源線や内部グランド線にも、クロック信号によるノイズが漏洩することになる。従って、このチップに搭載された乱数発生器にもクロック信号によるノイズが漏洩する。従って、乱数発生器を構成するための低周波発振器と高周波発振器とにも、クロック信号によるノイズが漏洩する。このクロック信号によるノイズのレベルが２つの発振器のタイミング・ジッタもしくは発振ドリフトを決定する熱雑音のレベルよりも十分低ければ、高い乱数性を有する乱数が乱数発生器から発生される。

しかし、ＩＣカードマイコンの周囲温度の低下により、チップ温度が著しく低下すると、良く知られているようにトランジスタ等から発生される熱雑音のレベルは著しく低下する。従って、熱雑音のレベルよりもクロック信号によるノイズのレベルが高くなり、乱数発生器から発生される乱数の乱数性も著しく低下する。乱数の発生に際して、高周波発振器の出力が低周波発振器の出力によってサンプリングされるので、高周波発振器の出力が被サンプリング信号となり、低周波発振器の出力がサンプリング信号となる。

従って、熱雑音のレベルよりもクロック信号によるノイズのレベルが高くなった場合の高周波発振器の出力周波数ｆ_Ｈと低周波発振器の出力周波数ｆ_Ｌは、クロック信号の周波数ｆｃｌｋと下記の関係となる。

ｆ_Ｈ＝（Ｍ_Ｈ／Ｎ_Ｈ）＊ｆｃｌｋ
ｆ_Ｌ＝（Ｍ_Ｌ／Ｎ_Ｌ）＊ｆｃｌｋ
ここで、Ｍ_Ｈ、Ｎ_Ｈ、Ｍ_Ｌ、Ｎ_Ｌは、それぞれ正の整数である。

従って、熱雑音のレベルがクロック信号によるノイズのレベルが低くなった場合は、高周波発振器の出力周波数ｆ_Ｈと低周波発振器の出力周波数ｆ_Ｌとはクロック信号の周波数ｆｃｌｋに同期化されることになる。その結果、低周波発振器の出力のサンプリング信号によってサンプリングされる高周波発振器の出力の被サンプリング信号から生成される乱数の乱数性が著しく低下する。

従って、本発明は上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、チップ温度が著しく低下しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持することにある。本発明のその他の目的は、チップに搭載されたＣＰＵに供給されるクロック信号によるノイズが乱数発生器へ漏洩しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持することにある。

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。

すなわち、本発明のひとつの形態によるデータ処理装置は、クロック信号（ＣＬＫ）が供給される中央処理ユニット（ＣＰＵ）と、前記中央処理ユニット（ＣＰＵ）によるセキュリティーデータ処理に用いられる乱数（ＲＮ）を生成する乱数発生器（ＲＮＧ）とをチップ上に具備する（図１参照）。

前記乱数発生器（ＲＮＧ）は、被サンプリング信号（ＲＮＧＶＣＯ）を生成する第１発振器（ＶＣＯ１）とサンプリング信号（ＲＮＧＯＳＣ）を生成する第２発振器（ＶＣＯ２）とを含む発振ユニット（ＲＮＧＯ）と、前記発振ユニット（ＲＮＧＯ）の前記第１発振器（ＶＣＯ１）の出力（ＶＣＯＯＵＴ）から生成された前記被サンプリング信号（ＲＮＧＶＣＯ）を前記発振ユニット（ＲＮＧＯ）の前記第２発振器（ＶＣＯ２）の出力（ＯＳＣＯＵＴ）から生成された前記サンプリング信号（ＲＮＧＯＳＣ）によってサンプリングすることにより前記乱数（ＲＮ）を生成する論理ユニット（ＲＮＧＬ）とを含む（図２、図３参照）。

前記発振ユニット（ＲＮＧＯ）は、前記第１発振器（ＶＣＯ１）の前記出力の発振周波数（ＶＣＯＯＵＴ）を決定する第１バイアス電流と前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の発振周波数を決定する第２バイアス電流とのいずれかのバイアス電流の値を前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）と前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）のいずれかの出力に応答して制御するための複数ビット制御信号（ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］）を生成する制御ユニット（ＬＦＳＲ１、ＬＦＳＲ２）を更に含み、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記被サンプリング信号（ＲＮＧＶＣＯ）の前記発振周波数と前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記サンプリング信号（ＲＮＧＯＳＣ）の前記発振周波数とのいずれかの発振周波数を前記制御ユニット（ＬＦＳＲ１、ＬＦＳＲ２）から生成される前記複数ビット制御信号（ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］）によって制御する（図３、図４、図６参照）。

本発明の前記ひとつの形態の手段によれば、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）と前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）のいずれかの出力に応答する前記制御ユニット（ＬＦＳＲ１、ＬＦＳＲ２）から生成される複雑なストリーム波形を有する前記複数ビット制御信号（ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］）によって、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記発振周波数を決定する前記第１バイアス電流（ｉｔ１）のジッタもしくは前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記発振周波数を決定する前記第２バイアス電流（ｉｔ２）のジッタが制御される。前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記発振周波数に含まれるジッタもしくは前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記発振周波数に含まれるジッタによって、チップ温度が著しく低下しても高い乱数性を維持した乱数（ＲＮ）を前記論理ユニット（ＲＮＧＬ）から発生することが可能となる。

本発明の具体的な形態によるデータ処理装置では、前記制御ユニット（ＬＦＳＲ１、ＬＦＳＲ２）は、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）に応答して前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の発振周波数を決定する第１バイアス電流（ｉｔ１）の値を制御するための第１の複数ビット制御信号（ｌｓｆｒ１［３：０］）を生成する第１制御ユニット（ＬＦＳＲ１）と、前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）に応答して前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の発振周波数を決定する第２バイアス電流（ｉｔ２）の値を制御するための第２の複数ビット制御信号（ｌｓｆｒ２［１：０］）を生成する第２制御ユニット（ＬＦＳＲ２）とを更に含み、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記被サンプリング信号（ＲＮＧＶＣＯ）の前記発振周波数が前記第１制御ユニット（ＬＦＳＲ１）から生成される前記第１の複数ビット制御信号（ｌｓｆｒ１［３：０］）により制御され、前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記サンプリング信号（ＲＮＧＯＳＣ）の前記発振周波数が前記第２制御ユニット（ＬＦＳＲ２）から生成される前記第２の複数ビット制御信号（ｌｓｆｒ２［１：０］）により制御される（図３、図４、図６参照）。

本発明の前記具体的な形態の手段によれば、それぞれ複雑なビットのストリーム波形を有する前記第１の複数ビット制御信号（ｌｓｆｒ１［３：０］）と前記第２の複数ビット制御信号（ｌｓｆｒ２［１：０］）とによって、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記発振周波数を決定する前記第１バイアス電流（ｉｔ１）のジッタと前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記発振周波数を決定する前記第２バイアス電流（ｉｔ２）のジッタとがそれぞれ制御される。前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記発振周波数に含まれるジッタと前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記発振周波数に含まれるジッタとによって、チップ温度が著しく低下しても高い乱数性を維持した乱数（ＲＮ）を前記論理ユニット（ＲＮＧＬ）から発生することが可能となる。

本発明の他の具体的な形態によるデータ処理装置では、前記第１バイアス電流（ｉｔ１）の値に依存する値の第１駆動電流を前記第１発振器（ＶＣＯ１）に流すための第１駆動トランジスタ（Ｑ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３）の入力には第１熱雑音素子（Ｑ_ＴＮ１）からの熱雑音出力が供給され、前記第２バイアス電流（ｉｔ２）の値に依存する値の第２駆動電流を前記第２発振器（ＶＣＯ２）に流すための第２駆動トランジスタ（Ｑ_Ｄ５、Ｑ_Ｄ６）の入力には第２熱雑音素子（Ｑ_ＴＮ２）からの熱雑音出力が供給されている（図４、図６参照）。

本発明のより具体的な形態によるデータ処理装置では、前記第１制御ユニット（ＬＦＳＲ１）は前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）に応答する第１多段論理回路（Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２）と、前記第１多段論理回路（Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２）の複数の出力が並列に入力されることにより前記第１の複数ビット制御信号（ｌｓｆｒ１［３：０］）を出力する第１制御論理回路（Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３、Ｉｎｖ４、ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３）とを含み、前記第２制御ユニット（ＬＦＳＲ２）は前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）に応答する第２多段論理回路（Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４）と、前記第２多段論理回路（Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４）の複数の出力が並列に入力されることにより前記第２の複数ビット制御信号（ｌｓｆｒ２［１：０］）を出力する第２制御論理回路（Ｉｎｖ５、Ｉｎｖ６、ＥＸＯＲ）とを含む（図４、図６参照）。

本発明の更に具体的な形態によるデータ処理装置では、前記第１発振器（ＶＣＯ１）の前記出力（ＶＣＯＯＵＴ）の前記発振周波数を決定する前記第１バイアス電流（ｉｔ１）がジッタを持つように、前記第１制御ユニット（ＬＦＳＲ１）から生成される前記第１の複数ビット制御信号（ｌｓｆｒ１［３：０］）の各ビットは互いに異なるストリーム波形とされる（図５参照）。更に、前記第２発振器（ＶＣＯ２）の前記出力（ＯＳＣＯＵＴ）の前記発振周波数を決定する前記第２バイアス電流（ｉｔ２）がジッタを持つように、前記第２制御ユニット（ＬＦＳＲ２）から生成される前記第２の複数ビット制御信号（ｌｓｆｒ２［１：０］）の各ビットは互いに異なるストリーム波形とされる（図７参照）。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本発明によれば、チップ温度が著しく低下しても高い乱数性を維持した乱数を発生することにより高いセキュリティーを維持することができる。

≪ＩＣカードマイコンの構成≫
図１は、本発明のひとつの実施形態によるＩＣカードに搭載するためのマイクロコンピュータとしてのデータ処理装置の構成を示す図である。従って、図１に示した全ての回路素子はＩＣカードマイコンの１つのシリコン半導体チップ上に生成されている。中央処理ユニットＣＰＵにはクロック信号ＣＬＫが供給される。従って、中央処理ユニットＣＰＵは内部データバスＤＢを介してリードオンリーメモリＲＯＭと内蔵不揮発性フラッシュメモリＥＥＰＲＯＭとからプログラムを読み出し、プログラムに従った動作がクロック信号ＣＬＫのタイミングにてパイプライン処理にて実行される。中央処理ユニットＣＰＵによるデータ処理結果は、中央処理ユニットＣＰＵの内部のレジスタファイルに格納され、また内部データバスＤＢを介して内蔵ランダムアクセスメモリＲＡＭと内蔵不揮発性フラッシュメモリＥＥＰＲＯＭにも格納される。また、中央処理ユニットＣＰＵは、Ｉ／Ｏ端子を介してチップ外部の入出力装置と２次記憶装置とに接続可能となっている。図１ではクロック信号ＣＬＫはチップ外部の水晶発振器から供給されているが、それ以外に、チップ内部にリングオシレータを配置して、このリングオシレータからクロック信号ＣＬＫを出力して中央処理ユニットＣＰＵへ供給しても良い。

乱数発生器ＲＮＧは中央処理ユニットＣＰＵによるセキュリティーデータ処理に用いられるものであり、内部データバスＤＢを介して中央処理ユニットＣＰＵ、内蔵ランダムアクセスメモリＲＡＭ、リードオンリーメモリＲＯＭ、内蔵不揮発性フラッシュメモリＥＥＰＲＯＭと接続されている。

チップ外部から電源電圧Ｖｃｃが内蔵ボルテージレギュレータＶｒｅｇに供給されることにより、安定化された内部電源電圧Ｖｄｄが中央処理ユニットＣＰＵ、乱数発生器ＲＮＧ、内蔵ランダムアクセスメモリＲＡＭ、リードオンリーメモリＲＯＭ、内蔵不揮発性フラッシュメモリＥＥＰＲＯＭに供給される。中央処理ユニットＣＰＵ、乱数発生器ＲＮＧ、内蔵ランダムアクセスメモリＲＡＭ、リードオンリーメモリＲＯＭ、内蔵不揮発性フラッシュメモリＥＥＰＲＯＭはチップ内部の内部グランド線を介してグランド端子Ｖｓｓに接続される。このグランド端子Ｖｓｓは、種々の電子機器のマザーボードのグランド配線に接続されることができる。従って、チップ内部の内部電源電圧Ｖｄｄと内部グランド線とを介してクロック信号ＣＬＫによるノイズが内蔵ボルテージレギュレータＶｒｅｇから乱数発生器ＲＮＧへ漏洩する可能性がある。

図２は、図１の乱数発生器ＲＮＧの構成と機能とを説明する図である。

同図に示すように、乱数発生器ＲＮＧは、発振ユニットＲＮＧＯと論理ユニットＲＮＧＬとを含む。発振ユニットＲＮＧＯの出力ＶＣＯＯＵＴから発振される被サンプリング信号ＲＮＧＶＣＯは発振ユニットＲＮＧＯの他の出力ＯＳＣＯＵＴから発振されるサンプリング信号ＲＮＧＯＳＣによって論理ユニットＲＮＧＬにてサンプリングされることによって、論理ユニットＲＮＧＬは例えば１６ビットの乱数ＲＮを生成する。この１６ビットの乱数ＲＮは、図１に示したＩＣカードマイコンの中央処理ユニットＣＰＵによるセキュリティーデータ処理に用いられる。

図３は、図２に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯと論理ユニットＲＮＧＬの構成と機能とをより詳細に説明する図である。

同図に示すように、発振ユニットＲＮＧＯは、第１発振器ＶＣＯ１と第２発振器ＶＣＯ２とを含む。第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴは分周器１／Ｎ２の入力が接続され、分周器１／Ｎ２の分周出力は第１制御ユニットＬＦＳＲ１の入力に帰還入力されている。その結果、第１制御ユニットＬＦＳＲ１の出力から、第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの発振周波数を決定するための例えば４ビットの制御信号ｌｓｆｒ１［３：０］が生成される。第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴには分周器１／Ｎ１の入力が更に接続され、分周器１／Ｎ１の分周出力は第１出力バッファＢｕｆ１を介して被サンプリング信号ＲＮＧＶＣＯとして論理ユニットＲＮＧＬへ供給される。第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴは分周器１／Ｎ３の入力が接続され、分周器１／Ｎ３の分周出力は同様に第２制御ユニットＬＦＳＲ２に帰還入力されている。第２制御ユニットＬＦＳＲ２の出力から、第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴの発振周波数を決定するための例えば２ビットの制御信号ｌｓｆｒ２［１：０］が生成される。第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴは第２出力バッファＢｕｆ２を介してサンプリング信号ＲＮＧＯＳＣとして論理ユニットＲＮＧＬへ供給される。

発振ユニットＲＮＧＯから生成された被サンプリング信号ＲＮＧＶＣＯを発振ユニットＲＮＧＯから生成されたサンプリング信号ＲＮＧＯＳＣによりサンプリングする論理ユニットＲＮＧＬは、１／３２分周器１／３２と、８ビットシフトレジスタ8 ｂｉｔＳＦ＿Ｒｅｇと、１／８分周器１／８と、８ビットパリティー回路８ｂｉｔ＿Ｐｒｔ＿Ｃｉｒとしての８ビット入力の排他的論理和回路と、３２ビットのリニア・フィードバック・シフトレジスタＬＦＳＲ（３２ｂｉｔ）とから構成されている。発振ユニットＲＮＧＯから生成されたサンプリング信号ＲＮＧＯＳＣは論理ユニットＲＮＧＬの１／３２分周器により１／３２分周されて、８ビットシフトレジスタ8 ｂｉｔＳｆ＿Ｒｅｇを構成する８個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆ７のクロック端子に供給される。８ビットシフトレジスタ8 ｂｉｔＳｆ＿Ｒｅｇの１段目のフリップフロップＦ／Ｆ０の入力には発振ユニットＲＮＧＯから生成された被サンプリング信号ＲＮＧＶＣＯが１／３２分周器を介して入力され、１段目のフリップフロップＦ／Ｆ０の出力は２段目のフリップフロップＦ／Ｆ１の入力に供給される。２段目のフリップフロップＦ／Ｆ１の出力は３段目のフリップフロップＦ／Ｆ２の入力に供給され、以下同様に7段目のフリップフロップＦ／Ｆ６（図示せず）の出力は８段目のフリップフロップＦ／Ｆ７の入力に供給される。８ビットシフトレジスタ8 ｂｉｔＳｆ＿Ｒｅｇを構成する８個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆ７の８個の出力は８ビットパリティー回路８ｂｉｔ＿Ｐｒｔ＿Ｃｉｒに供給されることによって、デューティーサイクルバイアスが除去される。８ビットパリティー回路８ｂｉｔ＿Ｐｒｔ＿Ｃｉｒの出力は、３２ビットのリニア・フィードバック・シフトレジスタＬＦＳＲ（３２ｂｉｔ）に供給される。また、発振ユニットＲＮＧＯからのサンプリング信号ＲＮＧＯＳＣが供給された１／３２分周器の出力は１／８分周器１／８に入力され、１／８分周器の１／８分周出力は３２ビットのリニア・フィードバック・シフトレジスタＬＦＳＲ（３２ｂｉｔ）を構成する３２個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆ１６、…、Ｆ／Ｆ３１のクロック端子に供給される。３２ビットのリニア・フィードバック・シフトレジスタＬＦＳＲ（３２ｂｉｔ）の１段目のフリップフロップＦ／Ｆ０には８ビットパリティー回路８ｂｉｔ＿Ｐｒｔ＿Ｃｉｒの出力が供給され、１段目のフリップフロップＦ／Ｆ０の出力は２段目のフリップフロップＦ／Ｆ１の入力に供給される。２段目のフリップフロップＦ／Ｆ１の出力は３段目のフリップフロップＦ／Ｆ２の入力に供給され、以下同様に３１段目のフリップフロップＦ／Ｆ３０（図示せず）の出力は３２段目のフリップフロップＦ／Ｆ３１の入力に供給される。１７段目のフリップフロップＦ／Ｆ１６から３２段目のフリップフロップＦ／Ｆ３１までの計１６ビットの出力は、論理ユニットＲＮＧＬから生成される乱数ＲＮとなる。

図３の実施形態では、第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの発振周波数を決定する第１バイアス電流ｉｔ１がジッタを持つように、第１制御ユニットＬＦＳＲ１から生成される第１の複数ビット制御信号ｌｓｆｒ１［３：０］各ビットは互いに異なるストリーム波形とされる。同様に、第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴの発振周波数を決定する第２バイアス電流ｉｔ２がジッタを持つように、第２制御ユニットＬＦＳＲ２から生成される第２の複数ビット制御信号ｌｓｆｒ２［１：０］の各ビットは互いに異なるストリーム波形とされる。その結果、それぞれ複雑なビットのストリーム波形を有する第１の複数ビット制御信号ｌｓｆｒ１［３：０］と第２の複数ビット制御信号ｌｓｆｒ２［１：０］とによって、第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの発振周波数を決定する第１バイアス電流ｉｔ１のジッタの大きさと第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴの発振周波数を決定する第２バイアス電流ｉｔ２のジッタの大きさとがそれぞれ制御される。第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの被サンプリング出力ＲＮＧＶＣＯの発振周波数に含まれるジッタと第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴのサンプリング出力ＲＮＧＯＳＣの発振周波数に含まれるジッタとによって、チップ温度が著しく低下しても、論理ユニットＲＮＧＬでの被サンプリング出力ＲＮＧＶＣＯのサンプリング出力ＲＮＧＯＳＣによるサンプリングによって生成される乱数ＲＮは高い乱数性を維持することが可能となる。その結果、図１において、チップ内部の内部電源電圧Ｖｄｄと内部グランド線とを介してクロック信号ＣＬＫによる高レベルのノイズが内蔵ボルテージレギュレータＶｒｅｇから乱数発生器ＲＮＧへ漏洩する場合にも、この乱数ＲＮは高い乱数性を維持することが可能となる。

図４は、図３に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１制御ユニットＬＦＳＲ１と第１発振器ＶＣＯ１の構成と機能とをより詳細に説明する図である。

同図に示すように、乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１制御ユニットＬＦＳＲ１は第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴに接続された分周器１／Ｎ２の分周出力に応答する第１多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２と、この第１多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２の複数の出力が並列に入力されることにより第１の複数ビット制御信号ｌｓｆｒ１［３：０］を出力する第１制御論理回路Ｉｎｖ０、Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３、ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３とを含む。乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１発振器ＶＣＯ１は、４ビットの電流スイッチ４ｂｉｔ＿ＣＡＳＷと、リングオシレータＶＣＯ＿Ｃ１とから構成されている。

第１制御ユニットＬＦＳＲ１の第１多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２の１３個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２の複数の出力は排他的論理和ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３を介して１段目のフリップフロップＦ／Ｆ０のデータ端子ｄに帰還入力されるので、第１制御ユニットＬＦＳＲ１はリニア・フィードバック・シフトレジスタの回路構成となっている。更に、１３個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ１２の複数の出力は第１制御論理回路Ｉｎｖ０、Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３、ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３に供給されることによって、第１制御論理回路Ｉｎｖ０、Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３、ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３から４ビットの制御信号ｌｓｆｒ１［３］、ｌｓｆｒ１［２］、ｌｓｆｒ１［１］、ｌｓｆｒ１［０］が生成される。この４ビットの制御信号ｌｓｆｒ１［３］、ｌｓｆｒ１［２］、ｌｓｆｒ１［１］、ｌｓｆｒ１［０］は４ビットの定電流源ｉ３、ｉ２、ｉ１、ｉ０にそれぞれ直列接続された４ビットのスイッチのオン・オフを制御する。この４ビットのスイッチのオン・オフにより電流値が制御された可変定電流ｉｔ１がカレントミラーの入力トランジスタＱ_Ｄ０に流入する。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３、Ｑ_Ｄ４には差動増幅器Ｄｉｆｆ１、Ｄｉｆｆ２、Ｄｉｆｆ３、Ｄｉｆｆ４がそれぞれ接続されている。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３、Ｑ_Ｄ４に流れるバイアス電流は、遅延回路としての差動増幅器Ｄｉｆｆ１、Ｄｉｆｆ２、Ｄｉｆｆ３、Ｄｉｆｆ４の遅延時間を制御する。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３、Ｑ_Ｄ４に流れるバイアス電流が大きくなると、遅延回路としての差動増幅器Ｄｉｆｆ１、Ｄｉｆｆ２、Ｄｉｆｆ３、Ｄｉｆｆ４の遅延時間は小さくなり、３つの差動増幅器Ｄｉｆｆ１、Ｄｉｆｆ２、Ｄｉｆｆ３で構成されたリングオシレータＶＣＯ＿Ｃ１からの発振周波数は高くなる。差動増幅器Ｄｉｆｆ４とインバータとを介してリングオシレータＶＣＯ＿Ｃ１からの発振出力が第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴとなる。尚、カレントミラーの入力トランジスタＱ_Ｄ０と複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３、Ｑ_Ｄ４との間には、熱雑音素子としてのＭＯＳトランジスタＱ_ＴＮ１が接続されている。

図５は、図４に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１制御ユニットＬＦＳＲ１と第１発振器ＶＣＯ１の動作を説明するための波形図である。

同図に示すように、分周器１／Ｎ２を介しての第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴに応答する第１制御ユニットＬＦＳＲ１の第１制御論理回路Ｉｎｖ０、Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３、ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３から生成される４ビットの制御信号ｌｓｆｒ１［３］、ｌｓｆｒ１［２］、ｌｓｆｒ１［１］、ｌｓｆｒ１［０］は、互いに異なるストリーム波形となっている。従って、４ビットの制御信号の組み合わせに組み合わせによるミキシングによって、カレントミラーの入力トランジスタＱ_Ｄ０に流入する可変定電流ｉｔ１は複雑な多値波形となる。従って、同図に示すように、被サンプリング信号ＲＮＧＶＣＯのベースとなる第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの周波数も、複雑な多値波形の可変定電流ｉｔ１によって、大きなジッタに設定される。従って、ＩＣカードマイコンの周囲温度の低下により、熱雑音ＭＯＳトランジスタＱ_ＴＮ１から生成される熱雑音レベルが低下したとしても、被サンプリング信号ＲＮＧＶＣＯのベースとなる第１発振器ＶＣＯ１の出力ＶＣＯＯＵＴの周波数は複雑な多値波形の可変定電流ｉｔ１により大きなジッタを維持することができる。

図６は、図３に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２制御ユニットＬＦＳＲ２と第２発振器ＶＣＯ２の構成と機能とをより詳細に説明する図である。

同図に示すように、乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２制御ユニットＬＦＳＲ２は第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴに接続された分周器１／Ｎ３の分周出力に応答する第２多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４と、この第２多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４の複数の出力が並列に入力されることにより第２の複数ビット制御信号ｌｓｆｒ２［１：０］を出力する第２制御論理回路Ｉｎｖ０、Ｉｎｖ１、ＥＸＯＲとを含む。乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２発振器ＶＣＯ２は、２ビットの電流スイッチ２ｂｉｔ＿ＣＡＳＷと、リングオシレータＶＣＯ＿Ｃ２とから構成されている。

第２制御ユニットＬＦＳＲ２の第２多段論理回路Ｆ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４の５個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４の複数の出力は排他的論理和ＥＸＯＲを介して１段目のフリップフロップＦ／Ｆ０のデータ端子ｄに帰還入力されるので、第２制御ユニットＬＦＳＲ２はリニア・フィードバック・シフトレジスタの回路構成となっている。更に、５個のフリップフロップＦ／Ｆ０、Ｆ／Ｆ１…Ｆ／Ｆ４の複数の出力は第２制御論理回路Ｉｎｖ０、Ｉｎｖ１、ＥＸＯＲに供給されることによって、第２制御論理回路Ｉｎｖ０、Ｉｎｖ１、ＥＸＯＲから２ビットの制御信号ｌｓｆｒ２［１］、ｌｓｆｒ２［０］が生成される。この２ビットの制御信号ｌｓｆｒ２［１］、ｌｓｆｒ２［０］は２ビットの定電流源ｉ１、ｉ０にそれぞれ直列接続された２ビットのスイッチのオン・オフを制御する。この２ビットのスイッチのオン・オフにより電流値が制御された可変定電流ｉｔ２がカレントミラーの入力トランジスタＱ_Ｄ０に流入する。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３にはインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３がそれぞれ接続されている。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３に流れるバイアス電流は、遅延回路としてのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の遅延時間を制御する。カレントミラーの複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３に流れるバイアス電流が大きくなると、遅延回路としての差動増幅器Ｄｉｆｆ１、Ｄｉｆｆ２、Ｄｉｆｆ３、Ｄｉｆｆ４の遅延時間は小さくなり、３つの差動増幅器インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３で構成されたリングオシレータＶＣＯ＿Ｃ２からの発振周波数は高くなる。インバータとを介してリングオシレータＶＣＯ＿Ｃ２からの発振出力が第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴとなる。尚、カレントミラーの入力トランジスタＱ_Ｄ０と複数の出力トランジスタＱ_Ｄ１、Ｑ_Ｄ２、Ｑ_Ｄ３との間には、熱雑音素子としてのＭＯＳトランジスタＱ_ＴＮ２が接続されている。

図７は、図６に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２制御ユニットＬＦＳＲ２と第２発振器ＶＣＯ２の動作を説明するための波形図である。

同図に示すように、分周器１／Ｎ３を介しての第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴに応答する第２制御ユニットＬＦＳＲ２の第２制御論理回路Ｉｎｖ０、Ｉｎｖ１、ＥＸＯＲから生成される２ビットの制御信号ｌｓｆｒ２［１］、ｌｓｆｒ２［０］は、互いに異なるストリーム波形となっている。従って、２ビットの制御信号の組み合わせによるミキシングによって、カレントミラーの入力トランジスタＱ_Ｄ０に流入する可変定電流ｉｔ２は複雑な多値波形となる。従って、同図に示すように、サンプリング信号ＲＮＧＯＳＣのベースとなる第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴの周波数も、複雑な多値波形の可変定電流ｉｔ２によって、大きなジッタに設定される。従って、ＩＣカードマイコンの周囲温度の低下により、熱雑音ＭＯＳトランジスタＱ_ＴＮ２から生成される熱雑音レベルが低下したとしても、サンプリング信号ＲＮＧＯＳＣのベースとなる第２発振器ＶＣＯ２の出力ＯＳＣＯＵＴの周波数は複雑な多値波形の可変定電流ｉｔ2により大きなジッタを維持することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図４や図６などの実施形態において、カレントミラーと熱雑音素子とを構成するＭＯＳトランジスタは、バイポーラトランジスタに置換されることもできる。

図１は、本発明のひとつの実施形態によるＩＣカードに搭載するためのマイクロコンピュータとしてのデータ処理装置の構成を示す図である。図２は、図１の乱数発生器ＲＮＧの構成と機能とを説明する図である。図３は、図２に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯと論理ユニットＲＮＧＬの構成と機能とをより詳細に説明する図である。図４は、図３に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１制御ユニットＬＦＳＲ１と第１発振器ＶＣＯ１の構成と機能とをより詳細に説明する図である。図５は、図４に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第１制御ユニットＬＦＳＲ１と第１発振器ＶＣＯ１の動作を説明するための波形図である。図６は、図３に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２制御ユニットＬＦＳＲ２と第２発振器ＶＣＯ２の構成と機能とをより詳細に説明する図である。図７は、図６に示した乱数発生器ＲＮＧの発振ユニットＲＮＧＯの第２制御ユニットＬＦＳＲ２と第２発振器ＶＣＯ２の動作を説明するための波形図である。

符号の説明

ＣＬＫクロック信号
ＣＰＵ中央処理ユニット
ＲＮＧ乱数発生器
ＲＮＧＯ発振ユニット
ＲＮＧＬ論理ユニット
ＲＮＧＶＣＯ被サンプリング信号
ＲＮＧＯＳＣサンプリング信号
ＲＮ乱数
ＶＣＯ１第１発振器
ＶＣＯＯＵＴ出力
ＶＣＯ２第２発振器
ＯＳＣＯＵＴ出力
ＬＦＳＲ１、ＬＦＳＲ２制御ユニット
ｌｓｆｒ１［３：０］、ｌｓｆｒ２［１：０］複数ビット制御信号

Claims

クロック信号が供給される中央処理ユニットと、前記中央処理ユニットによるセキュリティーデータ処理に用いられる乱数を生成する乱数発生器とをチップ上に具備し、
前記乱数発生器は、被サンプリング信号を生成する第１発振器とサンプリング信号を生成する第２発振器とを含む発振ユニットと、前記発振ユニットの前記第１発振器の出力に生成された前記被サンプリング信号を前記発振ユニットの前記第２発振器の出力に生成された前記サンプリング信号によってサンプリングすることにより前記乱数を生成する論理ユニットとを含み、
前記発振ユニットは、前記第１発振器の前記出力の発振周波数を決定する第１バイアス電流と前記第２発振器の前記出力の発振周波数を決定する第２バイアス電流とのいずれかのバイアス電流の値を前記第１発振器の前記出力と前記第２発振器の前記出力とのいずれかの出力に応答して制御するための複数ビット制御信号を生成する制御ユニットを更に含み、前記第１発振器の前記出力の前記被サンプリング信号の前記発振周波数と前記第２発振器の前記出力の前記サンプリング信号の前記発振周波数とのいずれかの発振周波数を前記制御ユニットから生成される前記複数ビット制御信号によって制御するデータ処理装置。
前記制御ユニットは、前記第１発振器の前記出力に応答して前記第１発振器の前記出力の発振周波数を決定する第１バイアス電流の値を制御するための第１の複数ビット制御信号を生成する第１制御ユニットと、前記第２発振器の前記出力に応答して前記第２発振器の前記出力の発振周波数を決定する第２バイアス電流の値を制御するための第２の複数ビット制御信号を生成する第２制御ユニットとを含み、
前記第１発振器の前記出力の前記被サンプリング信号の前記発振周波数が前記第１制御ユニットから生成される前記複数ビット制御信号の第１の複数ビット制御信号により制御され、前記第２発振器の前記出力の前記サンプリング信号の前記発振周波数が前記第２制御ユニットから生成される前記複数ビット制御信号の第２の複数ビット制御信号により制御される請求項１に記載のデータ処理装置。
前記第１バイアス電流の値に依存する値の第１駆動電流を前記第１発振器に流すための第１駆動トランジスタと前記第２バイアス電流の値に依存する値の第２駆動電流を前記第２発振器に流すための第２駆動トランジスタとのいずれかの駆動トランジスタの入力には熱雑音素子からの熱雑音出力が供給された請求項１に記載のデータ処理装置。
前記第１バイアス電流の値に依存する値の第１駆動電流を前記第１発振器に流すための第１駆動トランジスタの入力には第１熱雑音素子からの熱雑音出力が供給され、前記第２バイアス電流の値に依存する値の第２駆動電流を前記第２発振器に流すための第２駆動トランジスタの入力には第２熱雑音素子からの熱雑音出力が供給された請求項２に記載のデータ処理装置。
前記第１制御ユニットは前記第１発振器の前記出力に応答する第１多段論理回路と、前記第１多段論理回路の複数の出力が並列に入力されることにより前記第１の複数ビット制御信号を出力する第１制御論理回路とを含み、前記第２制御ユニットは前記第２発振器の前記出力に応答する第２多段論理回路と、前記第２多段論理回路の複数の出力が並列に入力されることにより前記第２の複数ビット制御信号を出力する第２制御論理回路とを含む請求項２に記載のデータ処理装置。
前記第１制御ユニットは前記第１発振器の前記出力に応答する第１多段論理回路と、前記第１多段論理回路の複数の出力が並列に入力されることにより前記第１の複数ビット制御信号を出力する第１制御論理回路とを含み、前記第２制御ユニットは前記第２発振器の前記出力に応答する第２多段論理回路と、前記第２多段論理回路の複数の出力が並列に入力されることにより前記第２の複数ビット制御信号を出力する第２制御論理回路とを含む請求項４に記載のデータ処理装置。
前記第１発振器の前記出力の前記発振周波数を決定する前記第１バイアス電流がジッタを持つように前記第１制御ユニットから生成される前記第１の複数ビット制御信号の各ビットは互いに異なるストリーム波形とされ、前記第２発振器の前記出力の前記発振周波数を決定する前記第２バイアス電流がジッタを持つように前記第２制御ユニットから生成される前記第２の複数ビット制御信号の各ビットは互いに異なるストリーム波形とされる請求項２、請求項４、請求項５、請求項６のいずれかに記載のデータ処理装置。
前記データ処理装置は電子決済の機能を持つＩＣカードに搭載するためのマイクロコンピュータである請求項７に記載のデータ処理装置。