CN112230130A - 监测传感器及芯片 - Google Patents

Abstract

本申请公开监测传感器及芯片，其中监测传感器包括，逻辑运算电路，逻辑运算电路用于对输入的多个待监测信号进行异或逻辑运算，并输出运算结果信号；其中，待监测信号为数字信号；监测电路，监测电路连接逻辑运算电路，用于监测运算结果信号的跳变情况，从而对多个监测信号进行监测。通过上述方法，本申请监测传感器可以对多路数据进行跳变监测，提高了监测效率。

Description

监测传感器及芯片

技术领域

本申请涉及集成电路技术领域，特别是涉及监测传感器及芯片。

背景技术

数字集成电路被广泛应用于生产、生活及军事等关键领域。在市场 需求的推动下，集成电路特征尺寸大幅减小，随之而来的是其在生产中 工艺偏差、运行时的电压和温度偏差，及其生命周期中老化现象(PVTA) 的加剧，这导致集成电路可靠性面临着严峻的挑战。

对于这一问题，工程师们提出了在数字集成电路中关键路径(传播 性延迟最长的路径)的末尾处加入软错误监测传感器，当传播性延迟即 将超越或者刚刚超越系统时钟周期时触发“错误警告”的信号。结合动 态电压频率调整(Dynamic Voltage and FrequencyScaling，DVFS)机制， 系统在收到“错误警告”后将提高电路供电电压或降低电路运行的频率 来确保系统正常的运转。

DVFS系统是根据芯片所运行的应用程序对计算能力的不同需要， 动态调节芯片的运行频率和电压(对于同一芯片，频率越高，需要的电压 也越高)，从而达到节能的目的。

然而数字集成电路中关键路径的排序受到老化机制与工艺偏差的 影响而改变，换言之，同一个电路可能存在着多条潜在关键路径。而目 前市面上的软错误监测传感器只可对单一关键路径进行监测，无法满足 用户的需求。

发明内容

本申请提供监测传感器及芯片，以解决现有技术中无法对多路数据 进行跳变监测的问题。

为解决上述技术问题，本申请提出一种监测传感器，包括，逻辑运 算电路，逻辑运算电路用于对输入的多个待监测信号进行异或逻辑运算， 并输出运算结果信号；其中，待监测信号为数字信号；监测电路，监测 电路连接逻辑运算电路，用于监测运算结果信号的跳变情况，从而对多 个监测信号进行监测。

为解决上述技术问题，本申请提出一种芯片，包括上述监测传感器。

本申请公开了一种监测传感器，包括逻辑运算电路和监测电路，其 中逻辑运算电路用于对输入的多个待监测信号进行异或逻辑运算，并输 出运算结果信号，待监测信号为数字信号；监测电路连接逻辑运算电路， 用于监测运算结果信号的跳变情况，从而对多个监测信号进行监测。由 于不同路径的数据的传播延迟相同的几率趋近于零，因此本申请中监测 传感器可以利用逻辑运算电路对多个待监测信号进行异或逻辑运算，得 出运算结果信号，当待监测信号不相同时，运算结果信号发生跳变，监 测电路监测到运算结果信号发生跳变，即生成相应的错误提示信号。

通过上述方式，本申请的监测传感器可以同时对多路数据进行跳变 监测，提高了监测效率；并且，监测传感器的电路简单，兼容性高，搭 建时空间成本低，无需在电路中额外增加容错电路。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描 述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图 仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出 创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请监测传感器一实施例的结构示意图；

图2是图1中监测传感器的时序波形示意图；

图3是本申请监测电路一实施例的结构示意图；

图4是图1中监测电路一实施例的电路结构示意图；

图5是本申请异或门单元一实施例的结构示意图；

图6是本申请异或门单元一实施例的电路结构示意图；

图7是本申请多路逻辑运算电路一实施例的结构示意图；

图8是本申请多路逻辑运算电路另一实施例的结构示意图；

图9是本申请多路逻辑运算电路又一实施例的结构示意图；

图10是本申请在对多个待监测信号同时进行监测时的波形图；

图11是本申请多个待监测信号转变的概率分析图；

图12是本申请监测传感器一应用场景的示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附 图和具体实施方式对发明所提供的监测传感器和芯片进一步详细描述。

现有的监测传感器只可对单一关键路径进行监测。在市场对集成电 路高性能需求的推动下，集成电路经过优化后路径间的传播性延迟往往 相差无几。然而，在老化机制与工艺偏差的共同作用下。这些类关键路 径极有可能在生产后或使用过程中转变为关键路径。此时，只对原有的 关键路径做出监测会使得DVFS系统失效。但是若利用现有监测传感器 对所有潜在关键路径进行监测则会导致系统搭建成本及复杂程度的大 幅增加。因此，相关应用在现有的强老化机制与工艺偏差的纳米级工艺 集成电路应用中显得不切实际。

基于以上问题，本申请提出一种监测传感器，可以实现单一传感器 同时对多个信号路径进行监测。请参阅图1和图2，图1是本申请监测 传感器一实施例的结构示意图，图2是图1中监测传感器的时序波形示 意图。在本实施例中，监测传感器100可以包括逻辑运算电路110和监 测电路120。

逻辑运算电路110可以用于对输入的多个待监测信号进行异或逻辑 运算，并输出运算结果信号X。其中，待监测信号可以为数字信号。本 实施例中可以包括多个待监测信号P₁～P_N。待监测信号为对应数字集成 电路中的关键路径中需要监测的信息。

监测电路120可以连接逻辑运算电路110。监测电路120可以用于 监测运算结果信号X的跳变情况，从而对多个监测信号P₁～P_N进行监测。

请参阅图1和图3，图3是本申请监测电路一实施例的结构示意图。 监测电路120可以包括第一输入端和第二输入端。

第一输入端可以连接逻辑运算电路110，第二输入端可以用于输入 时钟信号CLK，监测电路120可以用于在时钟信号CLK的高电平期间 监测运算结果信号X的跳变，并生成相应的错误提示信号Error。

进一步地，在时钟信号CLK的低电平期间，监测电路120不工作， 无法生成相应的错误提示信号Error；在时钟信号CLK的高电平期间， 监测电路120没有监测到运算结果信号X的跳变，则不生成相应的错误 提示信号Error。

理论上，错误提示信号Error的上升沿可以对应运算结果信号X的 跳变时刻，错误提示信号Error的下降沿可以对应时钟信号CLK的下降 沿，但是由于监测电路120中的电子器件会产生延迟，因此实际上错误 提示信号Error的上升沿略晚于运算结果信号X的跳变时刻，错误提示 信号Error的下降沿略晚于时钟信号CLK的下降沿。

另外，理论上监测电路120的工作时间为半个时钟周期，起始点对 应时钟信号CLK的上升沿，终止点对应时钟信号CLK的下降沿。监测 电路120在工作时间内对运算结果信号X进行监测。但是，由于逻辑运 算电路110存在传播性延迟，因此本实施例中监测电路120对于待监测 信号而言的监测区间，相比于监测电路120的工作时间会提前一个异或 门单元传播性延迟的时间。其中，待监测信号实际发生跳变后至该运算 结果信号X被监测电路120接收，视为一个异或门单元传播性延迟的时 间。

若在某一时间点被监测信号发生了翻转，必将使P₁⊕P₂⊕…P_M发生 电平翻转，即运算结果信号X发生翻转。当待监测信号在监测区间内发 生翻转则会触发监测电路120的错误提示信号Error，并且错误提示信号 Error会在时钟信号CLK的下降沿后被清零。

具体地，请参阅图4，图4是图1中监测电路一实施例的电路结构 示意图。在本实施例中，监测电路可以包括10个晶体管和1个反相器。

第一晶体管T1的控制端接收时钟信号CLK，第一晶体管T1的第 一端连接工作电源VDD；第二晶体管T2的控制端接收时钟信号CLK， 第二晶体管T2的第一端连接工作电源VDD；第三晶体管T3的控制端 接收运算结果信号X，第三晶体管T3的第一端连接第一晶体管T1的第 二端。

第四晶体管T4的第一端连接第一晶体管T1的第二端；第一反相器 N1的输入端接收运算结果信号X；第五晶体管T5的控制端连接第一反 相器N1的输出端，第五晶体管T5的第一端连接第二晶体管T2的第二 端。

第六晶体管T6的第一端连接第二晶体管T2的第二端；第七晶体管 T7的控制端接收时钟信号CLK，第七晶体管T7的第一端连接第五晶体 管T5的第二端和第六晶体管T6的第二端，第七晶体管T7的第二端接 地。

第八晶体管T8的控制端连接在第一晶体管T1的第二端和第三晶体 管T3的第一端、第四晶体管T4的第一端之间，第八晶体管T8的第一 端连接工作电源VDD。

第九晶体管T9的控制端连接在第二晶体管T2的第二端和第五晶体 管T5的第一端、第六晶体管T6的第一端之间，第九晶体管T9的第一 端连接第八晶体管T8的第二端。

第十晶体管T10的控制端连接第三晶体管T3的第二端、第四晶体 管T4的第二端、第五晶体管T5的第二端、第六晶体管T6的第二端和 第七晶体管T7的第一端，第十晶体管T10的第一端连接第九晶体管T9 的第二端，第十晶体管T10的第二端接地。

其中，第四晶体管T4的控制端，第六晶体管T6的控制端、第九晶 体管T9的第二端和第十晶体管T10的第一端连接，其节点作为第一输 出端。

在本实施例中，第一晶体管T1、第二晶体管T2、第八晶体管T8和 第九晶体管T9可以为PMOS管，第三晶体管T3、第四晶体管T4、第 五晶体管T5、第六晶体管T6、第七晶体管T7和第十晶体管T10可以为 NMOS管。

其中，第一晶体管T1的第二端、第三晶体管T3的第一端、第四晶 体管T4的第一端、第八晶体管T8的控制端连接，其节点为a；第二晶 体管T2的第二端、第五晶体管T5的第一端、第六晶体管T6的第一端 和第九晶体管T9的控制端连接，其节点为b；第三晶体管T3的第二端、 第四晶体管T4的第二端、第五晶体管T5的第二端、第六晶体管T6的 第二端、第七晶体管T7的第一端和第十晶体管T10的控制端连接，其 节点为c。

当时钟信号CLK为低电平时，第一晶体管T1和第二晶体管T2被 打开，第七晶体管T7被关闭。节点a和b被充电，为高电平。第八晶 体管T8和第九晶体管T9关闭。第三晶体管T3和第五晶体管T5的其中 一个会被打开(当运算结果信号X为高电平时第三晶体管T3被打开， 当运算结果信号X为低电平时第五晶体管T5被打开)，节点c被充电(为 高电平)，第十晶体管T10被打开，第一输出端被放电清零。因此，当 时钟信号CLK为低电平时，无论第一输入端输入高电平或低电平，第 一输出端清零。

当时钟信号CLK为高电平时，第一晶体管T1和第二晶体管T2被 关闭，第七晶体管T7被打开，节点c被放电清零，第十晶体管T10关 闭。第三晶体管T3和第五晶体管T5其中一个会被打开(当运算结果信 号X为高电平时第三晶体管T3被打开，当运算结果信号X为低电平时 第五晶体管T5被打开)，即节点a或b有一个会被放电清零。此时，第 八晶体管T8和第九晶体管T9中有一个未被打开且第十晶体管T10关闭， 第一输出端无法进行充电或放电，因此第一输出端数值保持不变，若在 工作时间内监测到运算结果信号X发生跳变，节点a和b中未被放电清 零的节点将被清零，导致第八晶体管T8和第九晶体管T9同时打开，此 时第一输出端进行充电，即输出高电平信号，生成相应的错误提示信号 Error。因此，当时钟信号CLK为高电平时，运算结果信号X跳变，第 一输出端输出高电平。

继续参阅图1，逻辑运算电路110可以包括N个异或门单元111， 逻辑运算电路110可以用于对M个待监测信号进行异或逻辑运算，其中N＝M+1。在本实施例中，异或门单元可以为2输入异或门。

逻辑运算电路110响应于M个待监测信号的高电平总数为偶数，输 出的运算结果信号X为低电平；逻辑运算电路110响应于M个待监测 信号的高电平总数为奇数，输出的运算结果信号X为高电平。

请参阅图5和图6，图5是本申请异或门单元一实施例的结构示意 图，图6是本申请异或门单元一实施例的电路结构示意图。在本实施例 中，异或门单元111包括第一异或输入端和A、第二异或输入端B和第 一异或输出端Z。

其中，第一异或输入端A和第二异或输入端B可以用于接收待监测 信号或其他异或门单元的第一异或输出端。第一异或输出端Z可以连接 其他异或门单元的第一异或输入端或第二异或输入端，或者连接监测电 路120以输出运算结果信号X。

如图6所示，异或门单元111的电路结构可以包括第二反相器N2 和四个晶体管T11-T14。

具体地，第二反相器N2的输入端连接第一异或输入端。第十一晶 体管T11和第十二晶体管T12的控制端连接第二异或输入端，第十一晶 体管T11的第一端连接第一异或输入端，第十二晶体管T12的第一端连 接第十一晶体管T11的第二端。第十二晶体管T12的第二端、第十四晶 体管T14的控制端和第二反相器N2的输出端连接。第十一晶体管T11 的第一端、第十三晶体管T13的控制端连接第一异或输入端。

第十三晶体管T13的第一端和十四晶体管的第一端连接，其节点连 接在第十一晶体管T11的第一端和第十二晶体管T12的第二端之间，其 四者的节点可以连接第一异或输出端。第十三晶体管T13的第二端和第 十四晶体管T14的第二端连接，其节点连接第二异或输入端。

当第一异或输入端为低电平时，第十一晶体管T11和第十二晶体管 T12关闭，第十三晶体管T13和第十四晶体管T14被打开，第一异或输 出端和第二异或输入端的电平相同。当第一异或输入端为高电平时，第 十三晶体管T13和第十四晶体管T14关闭，第十一晶体管T11和第十二 晶体管T12组成的反相器被开启，第一异或输出端和第二异或输入端的 电平相反。即

在本实施例中，第十一晶体管T11和第十三晶体管T13可以为 PMOS管，第十二晶体管T12和第十四晶体管T14可以为NMOS管。

可选地，每个待监测信号的输入至输出的路径通过异或门单元的数 量为

至

个。请参阅图7-图9，图7是本申请多路逻辑运算 电路一实施例的结构示意图；图8是本申请多路逻辑运算电路另一实施 例的结构示意图；图9是本申请多路逻辑运算电路又一实施例的结构示 意图。

其中，图7为3输入异或门，图8为4输入异或门，图9为10输 入异或门。在图7-9中，Z表示多路输入异或门的输出端，A-J表示多路 输入异或门的各个输入端。

在图7的3输入异或门中，可以包括两个异或门单元111，第一异 或门单元的输出端可以连接第二异或门单元的输入端，由此得出

在图8的4输入异或门中，可以包括三个异或门单元111，第一异 或门单元的输出端和第二异或门单元的输出端可以分别连接第三异或 门单元的第一输入端和第二输入端，由此得出

在图9的10输入异或门中，可以包括九个异或门单元111，第五异 或门单元的两个输入端分别连接第一异或门单元的输出端和第二异或 门单元的输出端，第六异或门单元的两个输入端分别连接待监测信号和 第三异或门单元的输出端，第七异或门单元的两个输入端分别连接待监 测信号和第四异或门单元的输出端；第八异或门单元的两个输入端分别 连接第六异或门单元的输出端和第七异或门单元的输出端，第九异或门 单元的两个输入端分别连接第五异或门单元的输出端和第八异或门单 元的输出端，由此得出

在本实施例中，当M个待监测信号的高电平总数为偶数时，逻辑运 算电路110输出的运算结果信号X为低电平。例如，当仅有I和J输入 高电平时，第四异或门单元输出低电平，最后第九异或门单元的输出端Z也输出低电平，即当同一个异或门单元接收的两个待监测信号都输入 高电平时，逻辑运算电路110输出的运算结果信号X也是低电平。

当仅有B、C、E、F输入高电平时，第一异或门单元输出高电平， 第二异或门单元输出高电平，第五异或门单元输出低电平；第三异或门 单元输出高电平，第六异或门单元输出低电平，最后第九异或门单元的 输出端Z也输出低电平；即当不同异或门单元接收的偶数个待监测信号 都输入高电平时，逻辑运算电路110输出的运算结果信号X也是低电平。

当M个待监测信号的高电平总数为奇数时，逻辑运算电路110输出 的运算结果信号X为高电平。例如，当仅有A输入高电平时，第一异或 门单元输出高电平，第五异或门单元也输出高电平，最后第九异或门单 元的输出端Z也输出高电平。

当仅有A、C、H输入高电平时，第一异或门单元输出高电平，第 二异或门单元输出高电平，第五异或门单元输出低电平，第七异或门单 元输出高电平，第八异或门单元输出高电平，最后第九异或门单元的输 出端Z也输出高电平，即只要待监测信号的高电平总数为奇数时，逻辑 运算电路110输出的运算结果信号X即为高电平。

通过以上方式，可以实现每个待监测信号的输入至输出的路径通过 的异或门单元的数量为

(向下取整)至

(向上取整)个。

请参阅图10-11，图10是本申请在对多个待监测信号同时进行监测 时的波形图，图11是本申请多个待监测信号转变的概率分析图。在图 10中，Pi和Pj为两个待监测信号。

在(a)中，有Pi和Pj两个待监测信号发生反转，其中Pi翻转于监 测区间内，Pj翻转于监测区间外。该反转使运算结果信号X在始终信号 CLK为高电平时发生改变，导致错误提示信号Error触发。

此外，需要说明的是，上述所说的“逻辑运算电路110响应于M个 待监测信号相同的高电平总数为偶数，输出的运算结果信号X为低电平” 与图10(a)的情况并不矛盾：这是由于逻辑运算电路110中存在传播 性延迟。在不考虑传播性延迟的理想情况下，运算结果信号X的上升沿 是对应Pj的上升沿(此时Pi为低电平，Pj为高电平)，运算结果信号X 的下降沿是对应Pi的上升沿(此时Pi为高电平，Pj为高电平)。但是由 于存在传播性延迟，因此在图10(a)中才会出现“Pi为低电平，Pj为 高电平，待监测信号的高电平总数为偶数，但是运算结果信号X为低电 平的情况”。

在(b)中，有Pi和Pj两个待监测信号发生反转，其中Pi与Pj同 时翻转于监测区间内。该反转使信号运算结果信号X在时钟信号CLK 为高电平时产生细小的脉冲信号，该信号被监测电路120感知后触发错 误提示信号Error。

在(c)中，有Pi和Pj两个待监测信号发生反转，其中Pi与Pj同 时翻转于监测区间内且非常接近(几乎同时翻转)。此时，由于异或门 单元的敏感度不够，无法触发一个强脉冲信号，导致监测电路120无法 感知该信号。

然而，从图11的概率分析图可知，当本实施例的待监测信号中有 偶数个数发生改变且每个信号之间的传播性延迟差几乎为0时，会导致 本实施例的监测传感器失效，如图10(c)所示。

假设每个信号监测点所接收到信号为‘0’或‘1’的概率均为50％， 在最坏的情况下，信号翻转概率为25％。如图11所示，当所监测路径 超过20条时，待监测信号中有偶数个数据被翻转的概率为50％。在DVFS 的应用中，电压与频率不会因为单一错误预警信号而调整。若调整周期 为1000个时钟周期，信号翻转全为偶数个的概率则为(50％)¹⁰⁰⁰(趋近 于0)。

其中，发生变化的概率分别为：

奇数变化

偶数变化

(1-α)ⁿ 无变化

另外，这将是在所有翻转数据传播性延迟差均趋近于0的极端情况， 在实际应用中几乎不可能存在。因此，本实施例的监测传感器是可行的。

基于上述监测传感器100，本申请还提出一种芯片。监测传感器100 可应用于芯片中。

请参阅图12，图12是本申请监测传感器一应用场景的示意图。芯 片中还可以包括D触发器200，D触发器200可以连接待监测信号，监 测传感器100的输入端可以连接在D触发器200的接口处和待监测信号 之间。

本申请公开了一种监测传感器和芯片，监测传感器包括逻辑运算电 路和监测电路，其中逻辑运算电路用于对输入的多个待监测信号进行异 或逻辑运算，并输出运算结果信号，待监测信号为数字信号；监测电路 连接逻辑运算电路，用于监测运算结果信号的跳变情况，从而对多个监 测信号进行监测。由于不同路径的数据的传播延迟相同的几率趋近于零， 因此本申请中监测传感器可以利用异或门对多个待监测信号进行异或 逻辑运算，利用单一信号转变会使异或门输出翻转的特点同时提取多个 待监测信号转变的信息，得出运算结果信号，当待监测信号不相同时， 运算结果信号发生跳变，监测电路监测到运算结果信号发生跳变，即生 成相应的错误提示信号。

跟相关技术相比，目前的单一传感器只可以对一条潜在关键路径进 行监测，在现有强老大机制和工艺偏差的工艺下，随着潜在关键路径数 目的增加，DVFS及相关应用的系统搭建成本及复杂程度骤增。而通过 上述方式，本申请的监测传感器可以利用单一传感器对多个待监测信号， 即多条潜在关键路径进行监测，以减少DVFS及相关应用场景的搭建成本和复杂程度。

其次，本申请的监测传感器电路简单，晶体管数量被大大减少，并 且做到了输入、输出信号的精简化。使本申请的监测传感器在各个应用 场景下都可以减少系统搭建成本及个复杂程度；并且，本申请的监测传 感器可以不替换原电路任何元件的情况下进行搭建，因此可保留被监测 电路在设计之初的最优解。

需要说明的是，本申请的监测传感器不仅可以利用在DVFS系统， 还可以用于监测其他软错误，例如单粒子翻转等。

可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非 对本申请的限定。另外为了便于描述，附图中仅示出了与本申请相关的 部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没 有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护 的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是 用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形， 意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方 法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还 包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产 品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结 构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位 置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥 的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是， 本文所描述的实施例可以与其它实施例相结合。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围， 凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或 直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保 护范围内。

Claims (10)

1.一种监测传感器，其特征在于，所述监测传感器包括：

逻辑运算电路，所述逻辑运算电路用于对输入的多个待监测信号进行异或逻辑运算，并输出运算结果信号；其中，所述待监测信号为数字信号；

监测电路，所述监测电路连接所述逻辑运算电路，用于监测所述运算结果信号的跳变情况，从而对所述多个监测信号进行监测。

2.根据权利要求1所述的监测传感器，其特征在于，所述监测电路包括：

第一输入端，连接所述逻辑运算电路；

第二输入端，用于输入时钟信号；

所述监测电路用于在所述时钟信号的高电平期间监测所述运算结果信号的跳变，并生成相应的错误提示信号。

3.根据权利要求2所述的监测传感器，其特征在于，

所述错误提示信号的上升沿对应所述运算结果信号的跳变时刻，所述错误提示信号的下降沿对应所述时钟信号的下降沿。

4.根据权利要求1所述的监测传感器，其特征在于，所述监测电路包括：

第一晶体管，所述第一晶体管的控制端接收所述时钟信号，所述第一晶体管的第一端连接工作电源；

第二晶体管，所述第二晶体管的控制端接收所述时钟信号，所述第二晶体管的第一端连接所述工作电源；

第三晶体管，所述第三晶体管的控制端接收所述运算结果信号，所述第三晶体管的第一端连接所述第一晶体管的第二端；

第四晶体管，所述第四晶体管的第一端连接所述第一晶体管的第二端；

第一反相器，所述第一反相器的输入端接收所述运算结果信号；

第五晶体管，所述第五晶体管的控制端连接所述第一反相器的输出端，第五晶体管的第一端连接所述第二晶体管的第二端；

第六晶体管，所述第六晶体管的第一端连接所述第二晶体管的第二端；

第七晶体管，所述第七晶体管的控制端接收所述时钟信号，所述第七晶体管的第一端连接所述第五晶体管的第二端和第六晶体管的第二端，所述第七晶体管的第二端接地；

第八晶体管，所述第八晶体管的控制端连接在第一晶体管的第二端和第三晶体管的第一端、第四晶体管的第一端之间，所述第八晶体管的第一端连接所述工作电源；

第九晶体管，所述第九晶体管的控制端连接在第二晶体管的第二端和第五晶体管的第一端、第六晶体管的第一端之间，所述第九晶体管的第一端连接所述第八晶体管的第二端；

第十晶体管，所述第十晶体管的控制端连接所述第三晶体管的第二端、第四晶体管的第二端、第五晶体管的第二端、第六晶体管的第二端和第七晶体管的第一端，所述第十晶体管的第一端连接所述第九晶体管的第二端，所述第十晶体管的第二端接地；

其中，所述第四晶体管的控制端，所述第六晶体管的控制端、所述第九晶体管的第二端和所述第十晶体管的第一端连接，其节点作为所述第一输出端。

5.根据权利要求1所述的监测传感器，其特征在于，

所述逻辑运算电路包括N个异或门单元，所述逻辑运算电路用于对M个待监测信号进行异或逻辑运算，其中N＝M+1。

6.根据权利要求5所述的监测传感器，其特征在于，

每个所述待监测信号的输入至输出的路径通过的所述异或门单元的数量为

至

个。

7.根据权利要求5所述的监测传感器，其特征在于，所述异或门单元包括：

第一异或输入端和第二异或输入端，用于接收所述待监测信号或其他异或门单元的第一异或输出端；

第一异或输出端，用于连接所述其他异或门单元的第一异或输入端或第二异或输入端，或者连接所述监测电路以输出所述运算结果信号。

8.根据权利要求5所述的监测传感器，其特征在于，

响应于所述M个待监测信号的高电平总数为偶数，所述逻辑运算电路输出的运算结果信号为低电平；响应于所述M个待监测信号的高电平总数为奇数，所述逻辑运算电路输出的运算结果信号为高电平。

9.一种芯片，其特征在于，包括上述权利要求1-8任一项所述的监测传感器。

10.根据权利要求9所述的芯片，其特征在于，所述芯片还包括D触发器，所述D触发器连接所述待监测信号，所述监测传感器输入端连接在所述D触发器的接口处和所述待监测信号之间。

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