JP5029422B2 - 半導体装置のリセット回路 - Google Patents

Description

本発明は半導体装置のリセット回路に関し、特に電源が投入された直後にパワーオンリセット信号を出力する半導体装置のリセット回路に関する。

半導体装置が正常な動作をするように、電源投入時に半導体装置の内部の動作をリセットするパワーオンリセット回路が知られている。
図１５は、パワーオンリセット回路の一例を示す回路図である。

パワーオンリセット回路は、高電位側の電源端子ＶＤＤと低電位側の電源端子（接地端子ＧＮＤ）間に直列に接続された抵抗８００と容量８０１と、抵抗８００と容量８０１間のノードＮの信号を入力するバッファ回路８０２とを有する。バッファ回路８０２は、たとえば、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）とｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）により構成される２つのインバータ回路からなる。

このバッファ回路８０２の出力をパワーオンリセット信号として用いている。
なお、以下では電源端子ＶＤＤから供給される電圧（電源電圧）をＶＤＤ、接地端子ＧＮＤの電圧をＧＮＤと表記する。

図１６は、パワーオンリセット回路の各部の電位の時間変化を示す図である。
縦軸が電位、横軸が時間である。
ノードＮの電位は信号Ｎと表記している。

電源を投入する（ＶＤＤを印加する）と、抵抗８００と容量８０１により電位の上昇が遅らされた信号Ｎが生成される。このような信号Ｎがバッファ回路８０２に入力されると、抵抗８００と容量８０１による時定数で決定される時間（リセット時間）だけ遅れ、ＧＮＤからＶＤＤに立ち上がるパワーオンリセット信号が生成される。このようにして生成されたパワーオンリセット信号は、他の論理回路に供給され、電源投入時にリセット時間だけリセットされる。

なお、フリップフロップ回路を用いたパワーオンリセット回路が、たとえば、特許文献１などに開示されているが、リセット信号を生成するためのパワーオン検出回路が必要であった。
特開平１１−２４７９６号公報（段落〔００１９〕）

抵抗と容量を用いたパワーオンリセット回路では抵抗と容量の製造ばらつきによりリセット時間にばらつきが発生してしまい、正確なリセット時間の確保が困難であるという問題があった。

また、パワーオンリセット回路に、抵抗と容量を有したアナログ回路部分を設ける場合、専用のマスクを用意する必要があるなど半導体集積回路の製造工程が増加するほか、回路面積が増加する問題があった。

更に、容量のリーク電流が抵抗から供給される電流よりも大きい条件になると、パワーオンリセットが解除できずにパワーオンリセット回路が接続された回路全体が動作しない問題を起こす可能性もあった。

上記の点を鑑みて、本発明者は、リセット時間のばらつきが少なく、少ない製造工程及び小さい回路規模で製造できる半導体装置のリセット回路を提供することを目的とする。

上記目的を達成するために、以下のような構成を有する半導体装置のリセット回路が提供される。この半導体装置のリセット回路は、リセット信号を入力しない直列に複数接続されたフリップフロップを有し、前記フリップフロップのクロック入力端子にはクロック信号が入力され、初段の前記フリップフロップの入力端子は電源端子に接続されており、最終段の前記フリップフロップの出力信号にもとづいたパワーオンリセット信号を出力する。

リセット時間を管理でき、抵抗や容量を用いて構成するパワーオンリセット回路よりもリセット時間のばらつきを抑えることができる。
また、アナログ回路を用いず、デジタル回路で構成できるので、半導体プロセスの追加工程を必要とせずに少ない製造工程及び小さい回路規模で半導体装置のリセット回路を実現できる。

以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態のパワーオンリセット回路の構成を示す図である。
第１の実施の形態のパワーオンリセット回路は、リセット信号を入力しない（リセット端子を持たない、もしくはリセット端子がオープンの）フリップフロップ１０−１，１０−２，１０−３，…，１０−（ｍ−１），１０−ｍが直列に接続された構成となっている。各フリップフロップ１０−１〜１０−ｍのクロック入力端子にはクロック信号ＣＫが入力されている。また、初段のフリップフロップ１０−１の入力端子は高電位側の電源端子ＶＤＤに接続されておりＶＤＤが印加される。

このようなパワーオンリセット回路は、たとえば、論理回路２０とともに、１つの回路ブロックとして１チップの半導体集積回路に集積される。
第１の実施の形態のパワーオンリセット回路では、最終段のフリップフロップ１０−ｍの出力信号を、論理回路２０をリセットするパワーオンリセット信号として出力する。

パワーオンリセット回路に電源が投入されると、フリップフロップ１０−１〜１０−ｍのそれぞれの出力信号レベルは不確定となり、Ｈ（High）レベル、もしくは、Ｌ（Low）レベルとなる。フリップフロップ１０−１〜１０−ｍにクロック信号ＣＫが入力されると、シフトレジスタ構成の回路であることからフリップフロップ１０−１〜１０−（ｍ−１）の出力初期値が、クロック信号ＣＫに同期して次々と最終段のフリップフロップ１０−ｍの出力端子から出力される。

図２は、最終段のフリップフロップの出力信号の信号波形の一例を示す図である。
縦軸が電位、横軸が時間である。
フリップフロップ１０−１〜１０−ｍの出力初期値のうち、少なくとも１つがＬレベルであれば、最終段のフリップフロップ１０−ｍの出力端子からは、少なくとも１個のＬパルスを有するパワーオンリセット信号が出力される。このようなＬパルスにより、論理回路２０がリセットされる。パワーオンリセット信号の電位レベルがＨレベルになると、リセットが解除される。

第１の実施のパワーオンリセット回路では、パワーオンリセット信号によるリセット時間は、最短でクロック１周期であり、最長はフリップフロップ１０−１〜１０−ｍの個数（ｍ）で決まる。このため、リセット時間を管理でき、抵抗や容量を用いて構成するパワーオンリセット回路よりも格段にリセット時間のばらつきを抑えることができる。

また、アナログ回路を用いず、デジタル回路で構成できるので、半導体プロセスの追加工程を必要とせずに少ない製造工程及び小さい回路規模でパワーオンリセット回路を実現できる。

なお、クロック信号ＣＫを投入するタイミングは電源投入前でもよい。
次に、第２の実施の形態のパワーオンリセット回路を説明する。
図３は、第２の実施の形態のパワーオンリセット回路の構成を示す図である。

第１の実施の形態のパワーオンリセット回路と同一の構成要素については同一の符号を付しており、説明を省略する。
第２の実施の形態のパワーオンリセット回路は、前述のフリップフロップ１０−１〜１０−ｍの他に、直列に複数接続され、シフトレジスタ構成となっているリセット端子付のフリップフロップ３０−１，３０−２，３０−３，…，３０−（ｎ−１），３０−ｎを有している。フリップフロップ３０−１〜３０−ｎのクロック入力端子にはクロック信号ＣＫが入力されている。また、初段のフリップフロップ３０−１の入力端子は高電位側の電源端子ＶＤＤに接続されておりＶＤＤが印加される。

更に、フリップフロップ３０−１〜３０−ｎのリセット端子には、フリップフロップ１０−１〜１０−ｍの最終段のフリップフロップ１０−ｍの出力信号が入力される。
第２の実施の形態のパワーオンリセット回路では、リセット端子付のフリップフロップ３０−１〜３０−ｎの最終段のフリップフロップ３０−ｎの出力信号を、論理回路２０をリセットするパワーオンリセット信号として出力する。

図４は、第２の実施の形態のパワーオンリセット回路の信号波形の一例を示す図である。
上側がフリップフロップ１０−ｍの出力信号であり、下側がフリップフロップ３０−ｎの出力信号である。縦軸が電位、横軸が時間である。

フリップフロップ３０−１〜３０−ｎは、フリップフロップ１０−ｍの出力がＬレベルであると全てリセットされ、フリップフロップ３０−ｎの出力信号の電位はＬレベルとなる（時刻ｔ１）。最終段のフリップフロップ３０−ｎの出力端子からは、フリップフロップ３０−１〜３０−（ｎ−１）の出力信号がクロック信号ＣＫに同期して次々と出力されるが、フリップフロップ１０−ｍの出力信号がＬレベルになるたびにリセットされるので、フリップフロップ３０−ｎの出力信号はＬレベルを保っている。フリップフロップ１０−ｍの出力がＨレベルで確定されると（時刻ｔ２）、Ｌレベルであったフリップフロップ３０−１の出力信号が最終段のフリップフロップ３０−ｎに伝達されて出力されるまで、フリップフロップ３０−ｎの出力信号はＬレベルを維持する（時刻ｔ２〜時刻ｔ３）。

このような第３の実施の形態のパワーオンリセット回路によれば、第１の実施の形態のパワーオンリセット回路と同様の効果を得ることができるとともに、フリップフロップ３０−１〜３０−ｎの個数（ｎ）を変えることで、リセット時間の調整を行うこともできる。

次に、第３の実施の形態のパワーオンリセット回路を説明する。
図５は、第３の実施の形態のパワーオンリセット回路の構成を示す図である。
第１の実施の形態のパワーオンリセット回路と同一の構成要素については同一の符号を付しており、説明を省略する。

第３の実施の形態のパワーオンリセット回路では、フリップフロップ１０−１〜１０−ｍの出力信号を入力して、これらの論理積をパワーオンリセット信号として論理回路２０に出力するＡＮＤ回路４０を有している。

ＡＮＤ回路４０は、フリップフロップ１０−１〜１０−ｍの出力信号が１つでもＬレベルの場合は、論理回路２０をリセットするＬレベルのパワーオンリセット信号を出力し、全てＨレベルのときのみＨレベルのパワーオンリセット信号を出力し、論理回路２０をリセット状態から復帰させる。

図６は、第３の実施の形態のパワーオンリセット回路の信号波形の一例を示す図である。
上側がフリップフロップ１０−ｍの出力信号であり、下側がＡＮＤ回路４０の出力信号（パワーオンリセット信号）である。縦軸が電位、横軸が時間である。

時刻ｔ１０は、フリップフロップ１０−１〜１０−ｍの全ての出力信号がＨレベルになったタイミングを示しており、ここで、ＡＮＤ回路４０は、ＬレベルからＨレベルに１回だけ変化する信号を出力する。

このような第３の実施の形態のパワーオンリセット回路によれば、第１の実施の形態のパワーオンリセット回路と同様の効果を得ることができるとともに、ＬレベルからＨレベルに１回だけ変化するパワーオンリセット信号を生成することができる。

ところで、前述の第１乃至第３の実施の形態のパワーオンリセット回路では、フリップフロップ１０−１〜１０−ｍ及びフリップフロップ３０−１〜３０−ｎの出力初期値がＨレベルに揃っている場合、論理回路２０をリセットするのに必要なＬレベルのパワーオンリセット信号が出力されない場合が考えられる。

そのため、以下のようにインバータ回路を挿入するとよい。
図７は、インバータ回路を複数のフリップフロップ間のうち偶数個区間に挿入したパワーオンリセット回路の構成を示す図である。

ここでは、第１の実施の形態のパワーオンリセット回路のフリップフロップ１０−１〜１０−ｍ間のうち、偶数個区間（図７では２区間）にインバータ回路５１，５２を１つずつ挿入している。これにより、フリップフロップ１０−１〜１０−ｍの出力初期値が全てＨレベルの場合でも、フリップフロップ１０−ｍから、ある期間Ｌレベルとなる出力信号を出力できる。

なお、偶数個区間に挿入する理由は、初段のフリップフロップ１０−１の入力がＶＤＤで固定の場合、フリップフロップ１０−ｍからの最終的な出力をＨレベルで固定させるためである。Ｌレベルで固定されるとリセット解除ができなくなるからである。

図８は、インバータ回路を複数のフリップフロップ間のうち奇数個区間に挿入したパワーオンリセット回路の構成を示す図である。
初段のフリップフロップ１０−１の入力端子が低電位側の電源端子（接地端子ＧＮＤ）に接続されており、電位がＧＮＤで固定されている場合について示している。フリップフロップ１０−１〜１０−ｍ間のうち、奇数個区間（図８では３区間）にインバータ回路６１，６２，６３を１つずつ挿入している。これにより、フリップフロップ１０−１〜１０−ｍの出力初期値が全てＨレベルの場合でも、フリップフロップ１０−ｍから、ある期間Ｌレベルとなる出力信号を出力できる。

奇数個区間にインバータ回路６１，６２，６３を１つずつ挿入することで、初段のフリップフロップ１０−１の入力がＬレベルで固定されている場合でも、最終的な出力をＨレベルで固定させることができる。

なお、図８の場合、電源投入は、フリップフロップ１０−１〜１０−ｍ内の図示しないインバータ回路などに印加される電源電圧により検知できる。
ところで、図７、図８のようなパワーオンリセット回路で、インバータ回路を挿入する区間を電源投入時に変えるようにしてもよい。

図９は、インバータ回路を挿入する偶数個区間を可変するパワーオンリセット回路の構成を示す図である。
図１のパワーオンリセット回路と同一の構成要素については同一符号を付している。ここで示すパワーオンリセット回路は、フリップフロップ１０−１〜１０−ｍのほかに、クロック入力端子をＶＤＤで固定したフリップフロップ７０と、インバータ回路７１，７２，７３，７４，７５と、セレクタ７６，７７，７８，７９を有している。

フリップフロップ７０の出力は、選択信号としてセレクタ７７，７９に入力されるとともに、インバータ回路７１により反転されて選択信号としてセレクタ７６，７８に入力される。

セレクタ７６〜７９へは、それぞれ前段のフリップフロップ１０−１，１０−２，１０−（ｍ−２），１０−（ｍ−１）からの出力信号と、その出力信号をインバータ回路７２〜７５で反転したものが入力される。セレクタ７６〜７９は、たとえば、選択信号がＨレベルの場合には、反転しない出力信号を選択して出力し、Ｌレベルの場合には、反転された出力信号を選択して出力する。

このようなパワーオンリセット回路では、電源投入後、フリップフロップ７０の出力は不定であり、ＨレベルまたはＬレベルとなる。クロックが固定されているので、出力値は保持され続ける。

たとえば、フリップフロップ７０の出力がＨレベルの場合には、インバータ回路７２，７４の出力信号がセレクタ７６，７８によって選択される。Ｌレベルの場合には、インバータ回路７３，７５の出力信号がセレクタ７７，７９によって選択される。

すなわち、電源投入時、フリップフロップ７０の出力がＨレベルになるか、Ｌレベルになるかによって、インバータ回路７２〜７５を有効にする２つの区間を変えることができる。

これにより、インバータ回路を挿入した前段のフリップフロップの出力初期値によって、最終段のフリップフロップ１０−ｍからの出力信号がＨレベルで固定されてリセットがかからない場合には、電源を再投入することで、リセットに必要なＬレベル期間が生成される可能性を高くできる。

図１０は、インバータ回路を挿入する奇数個区間を可変するパワーオンリセット回路の構成を示す図である。
図１のパワーオンリセット回路と同一の構成要素については同一符号を付している。ここで示すパワーオンリセット回路は、フリップフロップ１０−１〜１０−ｍのほかに、クロック入力端子をＶＤＤで固定したフリップフロップ８０と、インバータ回路８１，８２，８３と、セレクタ８４，８５を有している。

フリップフロップ８０の出力は、選択信号としてセレクタ８５に入力されるとともに、インバータ回路８１により反転されて選択信号としてセレクタ８４に入力される。
セレクタ８４，８５へは、それぞれ前段のフリップフロップ１０−１，１０−（ｍ−１）からの出力信号と、その出力信号をインバータ回路８２，８３で反転したものが入力される。セレクタ８４，８５は、たとえば、選択信号がＨレベルの場合には、反転しない出力信号を選択して出力し、Ｌレベルの場合には、反転された出力信号を選択して出力する。

このようなパワーオンリセット回路では、電源投入後、フリップフロップ８０の出力は不定であり、ＨレベルまたはＬレベルとなる。クロックが固定されているので、出力値は保持され続ける。

たとえば、フリップフロップ８０の出力がＨレベルの場合には、インバータ回路８２の出力信号がセレクタ８４によって選択される。Ｌレベルの場合には、インバータ回路８３の出力信号がセレクタ８５によって選択される。

すなわち、電源投入時、フリップフロップ８０の出力がＨレベルになるか、Ｌレベルになるかによって、インバータ回路８２，８３を有効にする１つの区間を変えることができる。

これにより、インバータ回路を挿入した前段のフリップフロップの出力初期値によって、最終段のフリップフロップ１０−ｍからの出力信号がＨレベルで固定されてリセットがかからない場合には、電源を再投入することで、リセットに必要なＬレベル期間が生成される可能性を高くできる。

なお、図示を省略するが、図７乃至図１０で示した構成は、第２の実施の形態のパワーオンリセット回路にも適用することができる。また、第３の実施の形態のパワーオンリセット回路に適用する場合には、図７、図９に関しては、インバータ回路を用いる区間の出力信号を、他のインバータ回路により反転させてからＡＮＤ回路４０に入力すればよい。図８、図１０に関しては、インバータ回路を挿入する区間以外の出力信号を、他のインバータ回路により反転させてからＡＮＤ回路４０に入力すればよい。

上記はインバータ回路を用いて、最終段のフリップフロップ１０−ｍの出力信号がＨレベルで固定されることを防止するパワーオンリセット回路について説明したが、以下のような回路構成としてもよい。

図１１は、第４の実施の形態のパワーオンリセット回路の構成を示す図である。
第４の実施の形態のパワーオンリセット回路は、第１乃至第３の実施の形態のパワーオンリセット回路とは異なり、フリップフロップ１０−１〜１０−ｍの代わりに、リセット端子付のフリップフロップ９０−１，９０−２，９０−３，…，９０−（ｍ−１），９０−ｍを有している。また、フリップフロップ９０−１〜９０−ｍの出力信号の論理積を行うＡＮＤ回路９１と、ＡＮＤ回路９１の出力の電位レベルを検出する電位レベル検出回路９２を有している。

電位レベル検出回路９２は、たとえば、カウンタを有しており、所定期間Ｌレベルが入力されない場合に、フリップフロップ９０−１〜９０−ｍのリセット端子に所定期間リセット信号を入力する。

このような第４の実施の形態のパワーオンリセット回路によれば、フリップフロップ９０−１〜９０−ｍの出力初期値がＨレベルに揃っている場合でも、所定期間後に、強制的にフリップフロップ９０−１〜９０−ｍがリセットされ、Ｌレベルを出力するようになり、論理回路２０をリセットできるようになる。また、所定期間後にリセット信号の出力を停止することで、論理回路２０をリセット状態から復帰させることができる。

ところで、第１乃至第３の実施の形態において、フリップフロップ１０−１〜１０−ｍの出力初期値がＨレベルで固定されるのを防止するために、フリップフロップ１０−１〜１０−ｍ自体を以下のような構成にして、出力初期値がＬレベルになるようにしてもよい。

まず、通常のリセット端子のないＤフリップフロップの構成を説明する。
図１２は、Ｄフリップフロップの構成の一例を示す図である。
Ｄフリップフロップは、インバータ回路１０１，１０２，１０３，１０４，１０５，１０６と、スイッチ１０７，１０８，１０９，１１０を有している。

入力端子から入力されるデータＤは、スイッチ１０７を介してインバータ回路１０１に入力される。インバータ回路１０１の出力は、インバータ回路１０２とスイッチ１０８を介してインバータ回路１０１の入力にフィードバックされる。また、インバータ回路１０１の出力は更に、スイッチ１０９を介してインバータ回路１０３に入力される。インバータ回路１０３の出力は、インバータ回路１０４とスイッチ１１０を介してインバータ回路１０３の入力にフィードバックされる。インバータ回路１０３の出力は出力端子Ｏから出力される。スイッチ１０７，１１０は、クロック信号ＣＫにより制御される。スイッチ１０８，１０９は、インバータ回路１０５，１０６により反転されたクロック信号ＣＫにより制御される。これによりスイッチ１０７，１１０がオンのときは、スイッチ１０８，１０９はオフとなり、逆にスイッチ１０７，１１０がオフのときは、スイッチ１０８，１０９がオンとなる。

クロック信号ＣＫによりスイッチ１０７がオンするとデータＤが入力され、インバータ回路１０２から反転されたデータが出力される。次のクロックで、インバータ回路１０１，１０２によるラッチ回路で保持されるとともに、スイッチ１０９がオンになるので、データはインバータ回路１０３により反転されて出力される。更に次のクロックでスイッチ１０９がオフするが、スイッチ１１０がオンになるのでデータは保持され、出力端子Ｏから同じデータが出力される。

このようなリセット信号を用いないＤフリップフロップの場合、電源投入時、スイッチ１０７〜１１０の状態や、ラッチ回路の状態によって出力端子Ｏの電位レベルが不定となる。

図１３は、出力初期値がＬレベルとなるフリップフロップの構成の一例を示す図である。
図１２と同じ構成要素については、同一符号としている。

このフリップフロップでは、インバータ回路１０１の入力端子と接地端子ＧＮＤ間に、ゲートをＶＤＤで固定したｎＭＯＳ１１１を接続している。また、インバータ回路１０３の入力端子と電源端子ＶＤＤとの間に、ゲートを接地端子ＧＮＤに接続したｐＭＯＳ１１２を接続している。

ｎＭＯＳ１１１は、電源投入直後にフローティング状態となるインバータ回路１０１の入力側のノードｎ１の電位レベルを引き下げるプルダウン抵抗として機能する。
ｐＭＯＳ１１２は、電源投入直後にフローティング状態となるインバータ回路１０３の入力側のノードｎ２の電位レベルを引き上げるプルアップ抵抗として機能する。

電源投入時に、スイッチ１０９がオフのとき、ｐＭＯＳ１１２を介してＶＤＤがフローティング状態のノードｎ２に印加され、インバータ回路１０３の入力の電位レベルが引き上げられ、インバータ回路１０３の出力の電位はＬレベルとなる。スイッチ１０９がオンのときは、スイッチ１０７がオフになっており、ｎＭＯＳ１１１を介してフローティング状態のノードｎ１の電位が引き下げられ、インバータ回路１０１の出力の電位はＨレベルとなり、インバータ回路１０３で更に反転されて、出力端子ＯからはＬレベルの出力信号が出力される。

このように、電源投入時の出力初期値をＬレベルとすることができる。
図１４は、出力初期値がＬレベルとなるフリップフロップの構成の他の例を示す図である。

図１２と同じ構成要素については、同一符号としている。
図１３のフリップフロップでは、電源投入直後にフローティング状態となるノードｎ１，ｎ２に、プルダウン抵抗、プルアップ抵抗として機能するｎＭＯＳ１１１、ｐＭＯＳ１１２を接続した場合について説明したが、図１４のフリップフロップでは、その代わりに容量として機能するｎＭＯＳ１２１，１２２，１２３，１２４を接続している。

ｎＭＯＳ１２１は、電源端子ＶＤＤとノードｎ１間に接続され、ｎＭＯＳ１２２は、接地端子ＧＮＤとノードｎ１間に接続されている。
ｎＭＯＳ１２３は、電源端子ＶＤＤとノードｎ２間に接続され、ｎＭＯＳ１２４は、接地端子ＧＮＤとノードｎ２間に接続されている。

ここで、ｎＭＯＳ１２１で構成される容量の容量値がｎＭＯＳ１２２で構成される容量の容量値よりも大きく、且つ、ｎＭＯＳ１２３で構成される容量の容量値がｎＭＯＳ１２４で構成される容量の容量値よりも小さくなるように設定する。具体的には、ｎＭＯＳ１２１のトランジスタサイズをｎＭＯＳ１２２よりも大きく、ｎＭＯＳ１２３のトランジスタサイズをｎＭＯＳ１２４よりも小さく形成する。これにより、フローティング状態のノードｎ１の電位をＬレベル、フローティング状態のノードｎ２の電位をＨレベルにすることができ、図１３のフリップフロップと同様に、出力初期値をＬレベルにすることができる。

なお、容量として用いるＭＯＳＦＥＴはｎＭＯＳ１２１〜１２４の代わりにｐＭＯＳを用いてもよい。
図１３、図１４のようなフリップフロップを、第１乃至第３の実施の形態のパワーオンリセット回路のフリップフロップ１０−１〜１０−ｍとして用いることで、電源投入時の出力初期値が全てＬレベルとなるので、確実に論理回路２０をリセットすることができる。更に、フリップフロップ１０−１〜１０−ｍの個数を調整することで、リセット期間を調整できるようになる。

以上、本実施の形態のパワーオンリセット回路を説明してきたが、上記の回路構成などは一例であり、これに限定されるものではない。たとえば、ＨレベルとＬレベルを反転して、必要に応じてインバータ回路などを各部に挿入してもよい。

（付記１） リセット信号を入力しない直列に複数接続されたフリップフロップを有し、
前記フリップフロップのクロック入力端子にはクロック信号が入力され、
初段の前記フリップフロップの入力端子は電源端子に接続されており、
最終段の前記フリップフロップの出力信号にもとづいたパワーオンリセット信号を出力することを特徴とする半導体装置のリセット回路。

（付記２） 直列に複数接続されたリセット端子付フリップフロップを更に有し、
前記リセット端子付フリップフロップのクロック入力端子には前記クロック信号が入力され、
初段の前記リセット端子付フリップフロップの入力端子は前記電源端子に接続されており、
リセット端子には前記出力信号が入力され、
最終段の前記リセット端子付フリップフロップの出力信号を、前記パワーオンリセット信号として出力することを特徴とする付記１記載の半導体装置のリセット回路。

（付記３） 前記リセット端子付フリップフロップの接続数によりリセット時間を調整することを特徴とする付記２記載の半導体装置のリセット回路。
（付記４） 前記最終段の前記フリップフロップの前記出力信号及び他の前記フリップフロップの他の出力信号を入力し、前記出力信号及び前記他の出力信号の何れか１つ以上が異なる電位レベルの場合、対象回路をリセットさせ、前記出力信号及び前記他の出力信号が前記電源端子の電位レベルと等しい場合、前記対象回路をリセットから復帰させるパワーオンリセット信号を出力する論理回路を更に有することを特徴とする付記１記載の半導体装置のリセット回路。

（付記５） 前記電源端子は高電位側電源端子であり、複数の前記フリップフロップ間のうち、偶数個の区間にそれぞれインバータ回路を挿入したことを特徴とする付記１乃至４の何れか一項に記載の半導体装置のリセット回路。

（付記６） 前記電源端子は低電位側電源端子であり、複数の前記フリップフロップ間のうち、奇数個の区間にそれぞれインバータ回路を挿入したことを特徴とする付記１乃至４の何れか一項に記載の半導体装置のリセット回路。

（付記７） 前記インバータ回路を挿入する区間を、電源投入時に可変させる回路を更に有することを特徴とする付記５または６記載の半導体装置のリセット回路。
（付記８） 前記回路は、クロック入力端子に電源を接続し、データを入力しないクロック固定フリップフロップと、当該クロック固定フリップフロップの出力信号に応じて、前記インバータ回路の出力または前段の前記フリップフロップの出力の何れかを選択して出力する選択回路と、を有することを特徴とする付記７記載の半導体装置のリセット回路。

（付記９） 電源投入直後に入力信号が供給されずにフローティング状態となる前記フリップフロップのノードに、前記フリップフロップの出力電位がロウレベルになるような所定の電位レベルを設定するプルダウン抵抗またはプルアップ抵抗を接続したことを特徴とする付記１乃至８の何れか一項に記載の半導体装置のリセット回路。

（付記１０） 電源投入直後に入力信号が供給されずにフローティング状態となる前記フリップフロップのノードに、前記フリップフロップの出力電位がロウレベルになるような所定の電位レベルを設定する容量を接続したことを特徴とする付記１乃至８の何れか一項に記載の半導体装置のリセット回路。

（付記１１） 前記容量は、ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴであり、前記ノードと高電位側電源端子及び低電位側電源端子間にそれぞれ接続され、両者のトランジスタサイズの大小によって、前記ノードの電位を決定することを特徴とする付記１０記載の半導体装置のリセット回路。

（付記１２） 直列に複数接続され、それぞれクロック信号を入力するリセット端子付フリップフロップと、
前記リセット端子付フリップフロップの全ての出力信号の電位レベルが一定期間同じ場合に、前記リセット端子付フリップフロップをリセットする回路と、を有し、
初段の前記リセット端子付フリップフロップの入力端子は電源端子に接続されており、
最終段の前記リセット端子付フリップフロップの出力信号にもとづいたパワーオンリセット信号を出力することを特徴とする半導体装置のリセット回路。

第１の実施の形態のパワーオンリセット回路の構成を示す図である。 最終段のフリップフロップの出力信号の信号波形の一例を示す図である。 第２の実施の形態のパワーオンリセット回路の構成を示す図である。 第２の実施の形態のパワーオンリセット回路の信号波形の一例を示す図である。 第３の実施の形態のパワーオンリセット回路の構成を示す図である。 第３の実施の形態のパワーオンリセット回路の信号波形の一例を示す図である。 インバータ回路を複数のフリップフロップ間のうち偶数個区間に挿入したパワーオンリセット回路の構成を示す図である。 インバータ回路を複数のフリップフロップ間のうち奇数個区間に挿入したパワーオンリセット回路の構成を示す図である。 インバータ回路を挿入する偶数個区間を可変するパワーオンリセット回路の構成を示す図である。 インバータ回路を挿入する奇数個区間を可変するパワーオンリセット回路の構成を示す図である。 第４の実施の形態のパワーオンリセット回路の構成を示す図である。 Ｄフリップフロップの構成の一例を示す図である。 出力初期値がＬレベルとなるフリップフロップの構成の一例を示す図である。 出力初期値がＬレベルとなるフリップフロップの構成の他の例を示す図である。 パワーオンリセット回路の一例を示す回路図である。 パワーオンリセット回路の各部の電位の時間変化を示す図である。

符号の説明

１０−１〜１０−ｍ フリップフロップ
２０ 論理回路
ＣＫ クロック信号
ＶＤＤ 電源端子

Claims (5)

1. 直列に複数接続されたフリップフロップと、
   直列に複数接続されたリセット端子付フリップフロップを有し、
   前記フリップフロップ及び前記リセット端子付フリップフロップのクロック入力端子にはクロック信号が入力され、
   初段の前記フリップフロップ及び初段の前記リセット端子付フリップフロップの入力端子は電源端子に接続されており、
   前記リセット端子付フリップフロップのリセット端子には最終段の前記フリップフロップの出力信号が入力され、
   最終段の前記リセット端子付フリップフロップの出力信号を、パワーオンリセット信号として出力することを特徴とする半導体装置のリセット回路。
2. 直列に複数接続されたフリップフロップを有し、
   前記フリップフロップのクロック入力端子にはクロック信号が入力され、
   初段の前記フリップフロップの入力端子は電源端子に接続されており、
   前記電源端子は高電位側電源端子であり、複数の前記フリップフロップ間のうち、偶数個の区間にそれぞれインバータ回路が挿入されており、
   最終段の前記フリップフロップの出力信号にもとづいたパワーオンリセット信号を出力することを特徴とする半導体装置のリセット回路。
3. 直列に複数接続されたフリップフロップを有し、
   前記フリップフロップのクロック入力端子にはクロック信号が入力され、
   初段の前記フリップフロップの入力端子は電源端子に接続されており、
   前記電源端子は低電位側電源端子であり、複数の前記フリップフロップ間のうち、奇数個の区間にそれぞれインバータ回路が挿入されており、
   最終段の前記フリップフロップの出力信号にもとづいたパワーオンリセット信号を出力することを特徴とする半導体装置のリセット回路。
4. 直列に複数接続されたリセット端子付フリップフロップを更に有し、
   前記リセット端子付フリップフロップのクロック入力端子には前記クロック信号が入力され、
   初段の前記リセット端子付フリップフロップの入力端子は前記電源端子に接続されており、
   リセット端子には前記出力信号が入力され、
   最終段の前記リセット端子付フリップフロップの出力信号を、前記パワーオンリセット信号として出力することを特徴とする請求項２または３記載の半導体装置のリセット回路。
5. 前記最終段の前記フリップフロップの前記出力信号及び他の前記フリップフロップの他の出力信号を入力し、前記出力信号及び前記他の出力信号の何れか１つ以上が異なる電位レベルの場合、対象回路をリセットさせ、前記出力信号及び前記他の出力信号が前記電源端子の電位レベルと等しい場合、前記対象回路をリセットから復帰させる前記パワーオンリセット信号を出力する論理回路を更に有することを特徴とする請求項２または３記載の半導体装置のリセット回路。
   

Images