TWI718629B - 時脈電路、時脈占空比調整及校準電路以及其操作方法 - Google Patents

時脈電路、時脈占空比調整及校準電路以及其操作方法 Download PDF

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Abstract

時脈電路包含一組位準移位器、調整電路以及校準電路。 一組位準移位器經組態以輸出具有第一占空比的第一組相位時脈訊號，且耦接至調整電路。調整電路經組態以回應於第一組相位時脈訊號中的第一相位時脈訊號及第二相位時脈訊號產生第一時脈輸出訊號，且回應於一組控制訊號調整第一時脈輸出訊號及第一時脈輸出訊號的第二占空比。校準電路耦接至調整電路，且經組態以基於輸入占空比執行第一時脈輸出訊號的第二占空比的占空比校準，且回應於占空比校準產生一組控制訊號。

Description

時脈電路、時脈占空比調整及校準電路以及其操作方法
本發明的實施例是有關於一種時脈電路，且特別是有關於一種時脈電路、時脈占空比調整及校準電路以及其操作方法。
半導體積體電路(integrated circuit；IC)工業已產生廣泛多種數位裝置來解決多個不同區域中的問題。這些數位裝置中的一些，諸如位準移位器電路，經組態以啟用能夠在不同電壓域中操作的電路的操作。隨著IC變得更小且更複雜，此這些數位裝置的操作電壓不斷降低，從而影響IC效能。
本發明實施例提供一種時脈電路，包括：經組態以輸出具有第一占空比的第一組相位時脈訊號的一組位準移位器，所述一組位準移位器中的每一位準移位器經組態以輸出所述第一組相位時脈訊號中的對應相位時脈訊號；調整電路，耦接至所述一組位準移位器，且經組態以：回應於所述第一組相位時脈訊號中的 第一相位時脈訊號以及所述第一組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，所述第一時脈輸出訊號具有不同於所述第一占空比的第二占空比，以及回應於至少一組控制訊號調整所述第一時脈輸出訊號以及所述第二占空比；以及校準電路，耦接至所述調整電路，且經組態以基於輸入占空比執行所述第一時脈輸出訊號的所述第二占空比的占空比校準，且回應於所述占空比校準產生所述一組控制訊號。
本發明實施例提供一種時脈占空比調整及校準電路，包括：具有一組級的環形振盪器，所述環形振盪器經組態以產生具有第一占空比的第一組相位時脈訊號；一組位準移位器，耦接至所述環形振盪器，且經組態以輸出第二組相位時脈訊號，每一位準移位器耦接至所述環形振盪器的所述一組級中的對應級，每一位準移位器經組態以基於所述第一組相位時脈訊號中的對應相位時脈訊號輸出所述第二組相位時脈訊號中的對應相位時脈訊號；占空比調整電路，耦接至所述一組位準移位器，且經組態以：接收所述第二組相位時脈訊號，回應於所述第二組相位時脈訊號中的第一相位時脈訊號及所述第二組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，所述第一時脈輸出訊號具有占空比，以及回應於至少一組控制訊號調整所述第一時脈輸出訊號以及所述占空比；以及占空比校準電路，耦接至所述占空比調整電路，且經組態以基於輸入占空比執行所述第一時脈輸出訊號的所述占空比的校準，且回應於所述第一時脈輸出訊號的所述占空比的所述校準產生所述一組控制訊號。
本發明實施例提供一種操作時脈占空比調整及校準電路 的方法，所述方法包括：藉由環形振盪器產生具有第一占空比的第一組相位時脈訊號，所述環形振盪器具有一組級；基於所述第一組相位時脈訊號藉由一組位準移位器產生第二組相位時脈訊號，所述一組位準移位器耦接至所述環形振盪器，所述第二組相位時脈訊號中的每一相位時脈訊號回應於所述第一組相位時脈訊號中的對應相位時脈訊號而產生；回應於所述第二組相位時脈訊號中的第一相位時脈訊號及所述第二組相位時脈訊號中的第二相位時脈訊號藉由占空比調整電路產生第一時脈輸出訊號，所述第一時脈輸出訊號具有第二占空比；以及基於至少輸入占空比藉由占空比校準電路校準所述第一時脈輸出訊號的所述第二占空比，所述占空比校準電路耦接至所述占空比調整電路。
5-N1、5-N2:節點
100、200A、200B:電路
102:時脈產生電路
104、204、204'、204a、204a'、204b、204b'、204c、204c'、204d、204d'、204e、500:位準移位器
106、206:占空比調整電路
108、208:占空比校準電路
200C:放大部分/電路
200D:真值表/表
202、202':環形振盪器
210:多工器
212:可調整延遲電路/延遲調整電路
212a:緩衝器電路
214:邊緣觸發正反器
220:可程式化占空比參考產生器電路/參考產生器電路
222、600:擾頻器電路
224、226:濾波器
228:比較器
230、1000:控制器
240:差分4級環形振盪器
240a:差分級
250:第一路徑
252:第二路徑
300、400、700A、700B:波形
302、304、306、402、404、406、408、410、702、704、706、712、714、716:曲線
502、516:反相器
504、514:NMOS電晶體
506、508、510、512:PMOS電晶體
602、610:XOR邏輯閘
604:移位暫存器
606、606a、606f、606m:正反器
620:擾頻器控制器/控制器
630:線性回饋移位暫存器
800:示圖/狀態圖
802、804、806、808、810:狀態
900:方法
902、904、906、908、910:操作
1002:硬體處理器
1004:記憶體/電腦可讀儲存媒體
1007:指令
1008:匯流排
1010:I/O介面
1016:參考訊號
1018、SS:加擾占空比訊號/加擾訊號
1020:時脈輸出訊號
1022:占空比訊號
1024:比較器輸出訊號
1026、CS:控制訊號
1028:選擇訊號
1030:FSM訊號
B1、B1[a]、B1[b]:緩衝器
CAL:校準旗標訊號
CLK、CLKB1、CLK_LS、CLK_LSB:時脈訊號/訊號
CLK1、CLK1':第一組相位時脈訊號
CLK1a、CLK1a'、CLK1b、CLK1b'、CLK1c、CLK1c'、CLK1d、CLK1d'、CLK1e、CLKp1、CLKp1'、CLKp2、CLKp3、CLKp4、CLKp5、CLKpm:相位時脈訊號
CLK2:第二組相位時脈訊號
CLKout:第一時脈輸出訊號
CLKoutB:反相第一時脈輸出訊號
CPS:比較訊號
DC1、DC2、△T:占空比
DC2':反相占空比
DCin:輸入占空比
FS1:經濾波加擾占空比訊號
FS2:經濾波第一時脈輸出訊號
I1:第一組反相器
I2:第二組反相器
I3:第三組反相器
I4:第四組反相器
I5:第五組反相器
I1[a]、I1[b]、I1[c]、I1[d]、I1[e]、I2[a]、I2[b]、I2[c]、I3[a]、I3[b]、I3[c]、I3[d]、I4[a]、I4[b]、I4[c]、I4[d]、I5[a]、I5[b]、I5[c]、I5[d]:反相器
L1、L1[a]、L1[b]、L1[c]、L1[d]:鎖存器
NOR1、NOR2:NOR邏輯閘
RS:占空比參考訊號/參考訊號
RST:重設訊號
SEL:選擇控制訊號
SR1、SR2:輸出移位暫存器訊號
T1、T2、T3、T4:時間
VDDI:第一供應電壓
VDDM:第二供應電壓
X1:加擾訊號/第一XOR輸出訊號
X2:第二XOR輸出訊號
△PHI:相位差
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例的電路的方塊圖。
圖2A為根據一些實施例的電路的電路圖。
圖2B為根據一些實施例的電路的電路圖。
圖2C為根據一些實施例的電路的電路圖。
圖2D為根據一些實施例的電路的真值表。
圖3為根據一些實施例的電路的波形的曲線圖。
圖4為根據一些實施例的電路的波形的曲線圖。
圖5為根據一些實施例的位準移位器電路的電路圖。
圖6為根據一些實施例的擾頻器電路的電路圖。
圖7A為根據一些實施例的電路的波形的曲線圖。
圖7B為根據一些實施例的電路的波形的曲線圖。
圖8為根據一些實施例的電路的狀態轉變的示圖。
圖9為根據一些實施例的操作電路的方法的流程圖。
圖10為根據一些實施例的控制器1000的示意圖。
以下揭露內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置或其類似者的特定實例以簡化本揭露。當然，這些組件、材料、值、步驟、配置或其類似者僅為實例且並非限制。預期其他組件、材料、值、步驟、配置或其類似者。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，空間相對術語，諸如「在......下方」、「低於」、「在......下部」、「高於」、「在......上部」及其類似者，在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意 欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，時脈占空比調整及校準電路包含環形振盪器、一組位準移位器、占空比調整電路以及占空比校準電路。
在一些實施例中，環形振盪器包含一組級。在一些實施例中，環形振盪器經組態以產生具有第一占空比的第一組相位時脈訊號。
在一些實施例中，所述一組位準移位器耦接至環形振盪器，且經組態以輸出第二組相位時脈訊號。在一些實施例中，每一位準移位器經組態以基於第一組相位時脈訊號中的對應相位時脈訊號輸出第二組相位時脈訊號中的對應相位時脈訊號。
在一些實施例中，占空比調整電路耦接至所述一組位準移位器，且經組態以回應於第二組相位時脈訊號中的第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號。在一些實施例中，第一時脈輸出訊號具有占空比。在一些實施例中，占空比調整電路進一步經組態以回應於至少一組控制訊號調諧或調整第一時脈輸出訊號及占空比。
在一些實施例中，占空比校準電路耦接至占空比調整電路，且經組態以基於輸入占空比執行第一時脈輸出訊號的占空比的校準。在一些實施例中，占空比校準電路經組態以回應於第一時脈輸出訊號的占空比的校準產生一組控制訊號。在一些實施例中，占空比校準電路包含可基於輸入占空比訊號程式化的參考產生器電路。在一些實施例中，參考產生器電路經組態以回應於輸 入占空比產生參考占空比訊號。在一些實施例中，占空比校準電路基於參考占空比訊號調整第一時脈輸出訊號的占空比。
在一些實施例中，藉由使用一組控制訊號，占空比校準電路經組態以自動地校準占空比調整電路且並不在晶片級上利用類比電壓量測。
在一些實施例中，時脈輸出訊號的占空比與第一相位時脈訊號、經調整第一相位時脈訊號及第二相位時脈訊號中的每一者的占空比無關。在一些實施例中，藉由與第一相位時脈訊號、經調整第一相位時脈訊號以及第二相位時脈訊號的占空比無關，時脈占空比調整及校準電路與其他方法相比對於損壞的輸入波形更穩健。
在一些實施例中，藉由與第一相位時脈訊號、經調整第一相位時脈訊號以及第二相位時脈訊號的占空比無關，時脈占空比調整及校準電路經組態以利用與第一組相位時脈訊號相同的頻率輸出時脈輸出訊號而不使用佔據更大面積且添加額外複雜度的分頻器。
在一些實施例中，占空比校準電路包含與具有較高頻率的訊號一起使用的濾波器，且所述濾波器因此佔據比同具有較低頻率的訊號一起使用的濾波器更小的面積。
電路
圖1為根據一些實施例的電路100的方塊圖。在一些實施例中，電路100為時脈占空比調整及校準電路。
電路100包括時脈產生電路102、一組位準移位器電路104、占空比調整電路106以及占空比校準電路108。
時脈產生電路102耦接至所述一組位準移位器電路104。時脈產生電路102經組態以產生具有占空比DC1的第一組相位時脈訊號CLK1。在一些實施例中，第一組相位時脈訊號CLK1中的每一時脈訊號以相位差△φ1自第一組相位時脈訊號CLK1中的相鄰時脈訊號偏移。在一些實施例中，時脈產生電路102包括環形振盪器。
在一些實施例中，時脈產生電路102耦接至具有第一供應電壓VDDI(圖5)的第一電壓供應節點(未圖示)，且因此被稱作在VDDI電壓域中。在一些實施例中，第一供應電壓VDDI具有第一電壓擺動。在一些實施例中，第一組相位時脈訊號CLK1中的一或多者具有第一電壓擺動。
一組位準移位器電路104耦接至時脈產生電路102，且經組態以輸出第二組相位時脈訊號CLK2。在一些實施例中，第二組相位時脈訊號CLK2具有占空比DC1。一組位準移位器電路104經組態以接收第一組相位時脈訊號CLK1。在一些實施例中，一組位準移位器電路104經組態以回應於第一組相位時脈訊號CLK1產生第二組相位時脈訊號CLK2。在一些實施例中，第二組相位時脈訊號CLK2中的每一時脈訊號以相位差△φ2自第二組相位時脈訊號CLK2中的相鄰時脈訊號偏移。在一些實施例中，相位差△φ1等於相位差△φ2。在一些實施例中，相位差△φ1不同於相位差△φ2。
在一些實施例中，一組位準移位器電路104耦接至具有第二供應電壓VDDM(圖5)的第二電壓供應節點(未圖示)，且因此被稱作在VDDM電壓域中。在一些實施例中，第二供應電壓VDDM不同於第一供應電壓VDDI。在一些實施例中，第二供應 電壓VDDM具有不同於第一電壓擺動的第二電壓擺動。在一些實施例中，VDDM電壓域不同於VDDI電壓域。
一組位準移位器電路104包含一或多個位準移位器電路，所述一或多個位準移位器電路經組態以使第一組相位時脈訊號CLK1中的至少一個訊號自使用供應電壓VDDI的VDDI電壓域移位至使用供應電壓VDDM的VDDM電壓域。在一些實施例中，第二組相位時脈訊號CLK2中的一或多者被稱作位準移位時脈訊號。在一些實施例中，第二組相位時脈訊號CLK2中的一或多者具有第二電壓擺動。
占空比調整電路106耦接至一組位準移位器電路104及占空比校準電路108。占空比調整電路106經組態以接收第二組相位時脈訊號CLK2且回應於至少第二組相位時脈訊號CLK2或一組控制訊號CS產生第一時脈輸出訊號CLKout。在一些實施例中，第一時脈輸出訊號具有占空比DC2。在一些實施例中，占空比DC2不同於占空比DC1。在一些實施例中，占空比DC2與占空比DC1相同。在一些實施例中，第一時脈輸出訊號CLKout是電路100的輸出訊號。
在一些實施例中，占空比調整電路106經組態以回應於至少一組控制訊號CS調整第一時脈輸出訊號CLKout的占空比DC2。
在一些實施例中，占空比調整電路106經組態以回應於至少一組控制訊號CS或第二組相位時脈訊號CLK2調整第一時脈輸出訊號CLKout及占空比DC2。
占空比校準電路108經組態以接收輸入占空比DCin、第 一時脈輸出訊號CLKout以及對應占空比DC2。占空比校準電路108耦接至占空比調整電路106，且經組態以基於至少輸入占空比DCin執行第一時脈輸出訊號CLKout的占空比DC2的占空比校準。在一些實施例中，藉由使用者接收到輸入占空比DCin。在一些實施例中，藉由另一電路接收到輸入占空比DCin。
占空比校準電路108經組態以回應於第一時脈輸出訊號CLKout的占空比DC2的占空比校準產生一組控制訊號CS。在一些實施例中，占空比校準電路108經組態以比較第一時脈輸出訊號CLKout的占空比DC2與輸入占空比DCin，且基於第一時脈輸出訊號CLKout的占空比DC2與輸入週期DCin的所述比較產生一組控制訊號CS。
圖2A為根據一些實施例的電路200A的電路圖。
電路200A是圖1的電路100的實施例。在一些實施例中，電路200A或電路200B(圖2B)為時脈占空比調整及校準電路。
電路200A包括環形振盪器202、一組位準移位器電路204、占空比調整電路206及占空比校準電路208。
環形振盪器202是圖1的時脈產生電路102的實施例，且省略類似詳細描述。環形振盪器202經組態以產生第一組相位時脈訊號CLK1。在一些實施例中，第一組相位時脈訊號CLK1包含至少一相位時脈訊號CLK1a、相位時脈訊號CLK1b、相位時脈訊號CLK1c、相位時脈訊號CLK1d或相位時脈訊號CLK1e。
環形振盪器202具有N個級(統稱為「一組級」(未標記))，其中N為對應於環形振盪器202中的級的數目的整數。一 組級中的每一級經組態以產生第一組相位時脈訊號CLK1中的對應相位時脈訊號CLK1a、相位時脈訊號CLK1b、相位時脈訊號CLK1c、相位時脈訊號CLK1d或相位時脈訊號CLK1e。在一些實施例中，一組級(未標記)的級數目N是奇數。在一些實施例中，第一組相位時脈訊號CLK1中的相位時脈訊號的數目是奇數，且等於整數N。級N或第一組相位時脈訊號CLK1中的相位時脈訊號的其他數目在本揭露的範疇內。
環形振盪器202包括第一組反相器I1、第二組反相器I2以及一組緩衝器B1。
第一組反相器I1包含以環的形式耦接在一起的至少反相器I1[a]、反相器I1[b]、反相器I1[c]、反相器I1[d]或反相器I1[e]。反相器I1[a]的輸出端子耦接至反相器I1[b]的輸入端子。反相器I1[b]的輸出端子耦接至反相器I1[c]的輸入端子。反相器I1[c]的輸出端子耦接至反相器I1[d]的輸入端子。反相器I1[d]的輸出端子耦接至反相器I1[e]的輸入端子。第一末端(未標記)上的反相器I1[e]的輸出端子耦接至與第一末端相對的末端(未標記)上的反相器I1[a]的輸入端子。
在一些實施例中，第一組反相器I1中的每一反相器對應於一組級(未標記)中的級。在一些實施例中，第一組反相器I1中的反相器的數目是奇數。
第二組反相器I2包含至少反相器I2[a]、反相器I2[b]或反相器I2[c]。反相器I2[a]的輸入端子耦接至反相器I1[b]的輸入端子及反相器I1[a]的輸出端子。反相器I2[b]的輸入端子耦接至反相器I1[d]的輸入端子及反相器I1[c]的輸出端子。反相器I2[c]的輸入 端子耦接至反相器I1[a]的輸入端子及反相器I1[e]的輸出端子。反相器I2[a]、反相器I2[b]、反相器I2[c]經組態以產生第一組相位時脈訊號CLK1中的對應相位時脈訊號CLK1a、相位時脈訊號CLK1c、相位時脈訊號CLK1e。
對應反相器I2[a]、反相器I2[b]、反相器I2[c]的輸出端子耦接至一組位準移位器204中的位準移位器204a、位準移位器204c、位準移位器204e的對應輸入端子。
在一些實施例中，第二組反相器I2中的每一反相器耦接至第一組反相器I1中的一對對應反相器及一組位準移位器204中的對應位準移位器。
一組緩衝器B1包含至少緩衝器B1[a]或緩衝器B1[b]。緩衝器B1[a]的輸入端子耦接至反相器I1[b]的輸出端子及反相器I1[c]的輸入端子。緩衝器B1[b]的輸入端子耦接至反相器I1[d]的輸出端子及反相器I1[e]的輸入端子。在一些實施例中，一組緩衝器B1經組態以向第一組相位時脈訊號中的相位時脈訊號CLK1b及相位時脈訊號CLk1d提供延遲。
對應緩衝器B1[a]、緩衝器B1[b]的輸出端子耦接至一組位準移位器204中的位準移位器204b、位準移位器204d的對應輸入端子。
在一些實施例中，一組緩衝器B1中的每一緩衝器耦接至第一組反相器I1中的另一對對應反相器及一組位準移位器204中的另一對應位準移位器。
一組位準移位器電路204是圖1的一組位準移位器電路104的實施例，且省略類似詳細描述。一組位準移位器電路204 耦接至環形振盪器202及占空比調整電路206。
一組位準移位器電路204經組態以產生第二組相位時脈訊號CLK2。在一些實施例中，第二組相位時脈訊號CLK2包含至少一相位時脈訊號CLKp1、相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4或相位時脈訊號CLKp5。在一些實施例中，每一位準移位器經組態以基於第一組相位時脈訊號CLK1中的對應相位時脈訊號CLK1a、相位時脈訊號CLK1b、相位時脈訊號CLK1c、相位時脈訊號CLK1d、相位時脈訊號CLK1e產生或輸出第二組相位時脈訊號CLK2中的對應相位時脈訊號CLKp1、相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4、相位時脈訊號CLKp5。在一些實施例中，一組位準移位器204中的每一位準移位器耦接至環形振盪器202的一組級(未標記)中的對應級。
占空比調整電路206是圖1的占空比調整電路106的實施例，且省略類似詳細描述。
占空比調整電路206耦接至一組位準移位器電路204及占空比校準電路208。在一些實施例中，占空比調整電路206經組態以接收至少第二組相位時脈訊號CLK2。在一些實施例中，占空比調整電路206經組態以回應於第二組相位時脈訊號中的第一相位時脈訊號(例如，相位時脈訊號CLKp1)及第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm產生第一時脈輸出訊號CLKout。在一些實施例中，第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm包含相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4或相位時脈訊號CLKp5。
占空比調整電路206經組態以產生具有占空比DC2的第一相位時脈輸出訊號CLKout。在一些實施例中，根據公式2(如下文所描述)判定第一相位時脈輸出訊號CLKout的占空比DC2。
在一些實施例中，占空比調整電路206經組態以回應於第一相位時脈訊號CLKp1或第一相位時脈訊號CLKp1'與第二相位時脈訊號CLKpm之間的相位差△φ2調整第一相位時脈輸出訊號CLKout的占空比DC2。舉例而言，在一些實施例中，隨著第一相位時脈訊號CLKp1或第一相位時脈訊號CLKp1'與第二相位時脈訊號CLKpm之間的相位差△φ2增大，第一相位時脈輸出訊號CLKout的占空比DC2增大。舉例而言，在一些實施例中，隨著第一相位時脈訊號CLKp1或第一相位時脈訊號CLKp1'與第二相位時脈訊號CLKpm之間的相位差△φ2減小，第一相位時脈輸出訊號CLKout的占空比DC2減小。在一些實施例中，相位差△φ2涉及環形振盪器202或環形振盪器202'(圖2B)中的級的數目N。
占空比調整電路206包含多工器210、可調整延遲電路212以及邊緣觸發正反器214。
多工器210耦接至一組位準移位器204中的一子組位準移位器。舉例而言，多工器210耦接至一組位準移位器204中的位準移位器204b、位準移位器204c、位準移位器204d以及位準移位器204e。多工器210經組態以自一組位準移位器204中的對應子組位準移位器(例如，位準移位器204b、位準移位器204c、位準移位器204d、位準移位器204e)接收第二組相位時脈訊號CLK2中的一子組相位時脈訊號(例如，相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4、相位時脈訊號 CLKp5)。舉例而言，多工器210經組態以自一組位準移位器204中的對應位準移位器204b、位準移位器204c、位準移位器204d以及位準移位器204e接收第二組相位時脈訊號CLK2中的相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4、相位時脈訊號CLKp5。
多工器210經組態以接收選擇控制訊號SEL。多工器210進一步耦接至邊緣觸發正反器214，且經組態以將第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm輸出至邊緣觸發正反器214。
多工器210經組態以回應於選擇控制訊號SEL輸出第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm。舉例而言，在一些實施例中，選擇控制訊號SEL判定哪一輸入訊號(例如，輸入訊號CLKp2、輸入訊號CLKp3、輸入訊號CLKp4、輸入訊號CLKp5)作為第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm藉由多工器210輸出至邊緣觸發正反器214。
第一時脈輸出訊號CLKout的占空比DC2藉由使用選擇控制訊號SEL判定或調整。
在一些實施例中，多工器210經組態以藉由使用選擇控制訊號SEL提供第一時脈輸出訊號CLKout的占空比DC2的粗略調諧。在一些實施例中，多工器210經組態以藉由占空比調整步驟DS1設定或調整第一時脈輸出訊號CLKout的占空比DC2。
可調整占空比電路206及多工器210關於波形的操作的額外細節進一步描述於圖4中。
舉例而言，在一些實施例中，第一相位時脈輸出訊號 CLKout的占空比DC2可藉由占空比調整步驟DS1的量遞增、遞減或調整。占空比調整步驟DS1表達為公式1。
DS1=100%/2N (1)
占空比調整步驟DS1涉及環形振盪器202或環形振盪器202'(圖2B)中的級的數目N。
第一相位時脈輸出訊號CLKout的占空比DC2由公式2表達。
DC2=(100%/2N)* L=DS1 * L (2)
在一些實施例中，L為對應於在1至N-1範圍內的占空比調整步驟的數目的整數。舉例而言，在一些實施例中，第一相位時脈輸出訊號CLKout的占空比DC2基於占空比調整步驟DS1的數目L判定或調整(公式1)。換言之，基於所選的步驟的數目L，將調整第一相位時脈輸出訊號CLKout的占空比DC2。在一些實施例中，關於第一相位時脈訊號CLKp1計算第一時脈輸出訊號CLKout的占空比DC2。換言之，將第一相位時脈訊號CLKp1用作參考相位以計算占空比DC2。
在一些實施例中，占空比調整步驟DS1的數目L涉及選擇控制訊號SEL及環形振盪器202或202'(圖2B)中的級數目N。在一些實施例中，每一占空比調整步驟DS1與第二組相位時脈訊號CLK2中的一對相鄰相位時脈訊號之間的對應相位差△φ2相關聯。
在一些實施例中，占空比調整步驟DS1的數目L(例如，1、2、3或4)涉及哪一對應訊號(例如，訊號CLKp2、訊號CLKp3、訊號CLKp4或訊號CLKp5)藉由選擇控制訊號SEL選為多工器 210的輸出作為第二相位時脈訊號CLK2。舉例而言，每一步驟(例如，步驟1、步驟2、步驟3、步驟4)與選為多工器210的輸出的對應相位時脈訊號(例如，相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4、相位時脈訊號CLKp5)相關聯。
舉例而言，在一些實施例中，如圖2A中所示，環形振盪器202具有5個級，使得N等於5，且因此占空比調整步驟DS1等於每步驟10%。換言之，在此實施例中，第一相位時脈輸出訊號CLKout的占空比DC2可藉由占空比調整電路206以每步驟10%遞增或調整。然而，在此實施例中，由於N等於5，步驟的數目L等於4。因此，在此實施例中，第一相位時脈輸出訊號CLKout的占空比DC2可以10%、20%、30%或40%遞增或調整。在一些實施例中，占空比調整步驟DS1提供第一時脈輸出訊號CLKout的占空比DC2的粗略調諧。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp2作為第二輸出訊號CLKpm，則步驟的數目L為1，且占空比DC2以每步驟10%調整，且總量占空比DC2以10%調整。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp3作為第二輸出訊號CLKpm，則步驟的數目L為2，且占空比DC2以每步驟10%調整，且總量占空比DC2以20%調整。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp4作為第二輸出訊號CLKpm，則步驟的數目L為3，且占空比DC2以每步驟10%調整，且總量占空比DC2以30%調整。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp5作為第二輸出訊號CLKpm，則步驟的數目L為4， 且占空比DC2以每步驟10%調整，且總量占空比DC2以40%調整。
在一些實施例中，多工器210經組態以自外部使用者接收選擇控制訊號SEL。在一些實施例中，多工器210經組態以自控制器230接收選擇控制訊號SEL。在一些實施例中，多工器210經組態以自另一電路(未圖示)接收選擇控制訊號。
可調整延遲電路212耦接至一組位準移位器204中的位準移位器204a及邊緣觸發正反器214。可調整延遲電路212經組態以回應於第二組相位時脈訊號CLK2中的第一相位時脈訊號CKLp1及一組控制訊號CS輸出經調整第一相位時脈訊號CLKp1'或第二組相位時脈訊號CLK2中的第一相位時脈訊號CLKp1。在一些實施例中，可調整延遲電路212經組態以回應於至少一組控制訊號CS調整第一相位時脈輸出訊號CLKout及占空比DC2。在一些實施例中，可調整延遲電路212為經組態以向經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1提供或調整延遲，由此調整占空比DC2的緩衝器電路212a。在一些實施例中，藉由調整提供至經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1的延遲而引起輸出時脈訊號CLKout的占空比DC2的變化。
在一些實施例中，藉由可調整延遲電路212或緩衝器電路212a提供的延遲的量被稱作第一時脈輸出訊號CLKout的占空比DC2的精細調諧。在一些實施例中，可調整延遲電路212或緩衝器電路212a經組態以藉由每步驟約1%至約2%調整第一時脈輸出訊號CLKout的占空比DC2。對第一時脈輸出訊號CLKout的占空比的其他調整在本揭露的範疇內。
在一些實施例中，藉由可調整延遲電路212提供的延遲的量是基於一組控制訊號CS。舉例而言，在一些實施例中，一組控制訊號經組態以調整緩衝器電路212a的供應電壓(未標記)。在一些實施例中，提供至緩衝器電路212a的供應電壓(未標記)的提高將減少由緩衝器電路提供的延遲。在一些實施例中，提供至緩衝器電路212a的供應電壓(未標記)的降低將增大由緩衝器電路提供的延遲。
在一些實施例中，藉由調整提供至經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1的延遲而引起經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1的相位的變化。在一些實施例中，由於邊緣觸發正反器214(下文描述)的輸出是基於輸入的相位差△φ2，藉由改變經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1的相位而引起輸出時脈訊號CLKout的占空比DC2的變化。
用以調整經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1的延遲的其他組態及電路類型在本揭露的範疇內。
邊緣觸發正反器214耦接至多工器210、可調整延遲電路212以及占空比校準電路208。邊緣觸發正反器214經組態以回應於第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm及經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1輸出第一時脈輸出訊號CLKout。
在一些實施例中，基於邊緣觸發正反器214的輸入訊號(例如，輸入訊號CLKpm及輸入訊號CLKp1或輸入訊號CLKp1')之間的相位差△φ2藉由邊緣觸發正反器214產生時脈輸出訊號 CLKout。在一些實施例中，時脈輸出訊號CLKout的占空比DC2是基於邊緣觸發正反器214的輸入訊號(例如，輸入訊號CLKpm及輸入訊號CLKp1或輸入訊號CLKp1')的相位差△φ2。
在一些實施例中，時脈輸出訊號CLKout的占空比DC2與經調整第一相位時脈訊號CK1p1'、第一相位時脈訊號CLKp1以及第二相位時脈訊號CLKpm中的每一者的占空比DC1無關。在一些實施例中，藉由與提供至邊緣觸發正反器214的輸入訊號(例如，輸入訊號CLKp1、輸入訊號CLKp1'、輸入訊號CLKpm)的占空比無關，電路200A或電路200B與其他方法相比對於損壞的輸入波形更穩健。
在一些實施例中，藉由與提供至邊緣觸發正反器214的輸入訊號(例如，輸入訊號CLKp1、輸入訊號CLKp1'、輸入訊號CLKpm)的占空比無關，電路200A或電路200B(圖2B)經組態以利用與第一組相位時脈訊號CLK1相同的頻率輸出時脈輸出訊號CLKout而不使用佔據更大面積及額外複雜度的分頻器。
邊緣觸發正反器214關於波形的操作的額外細節進一步描述於圖3至圖4中。
在一些實施例中，邊緣觸發正反器214包含SR正反器。在一些實施例中，邊緣觸發正反器包含DQ正反器、T正反器、JK正反器或其類似正反器。
SR正反器包含NOR邏輯閘NOR1及NOR邏輯閘NOR2。
NOR邏輯閘NOR2包含經組態以輸出第一時脈輸出訊號CLKout的輸出端子，且耦接至占空比校準電路208及NOR邏輯閘NOR1的第二輸入端子。NOR邏輯閘NOR2更包含耦接至多工 器210的第一輸入端子及耦接至NOR邏輯閘NOR1的輸出端子的第二輸入端子。
NOR邏輯閘NOR1包含經組態以輸出反相第一時脈輸出訊號CLKoutB的輸出端子，且耦接至占空比校準電路及NOR邏輯閘NOR2的第二輸入端子。NOR邏輯閘NOR1更包含耦接至可調整延遲電路212的第一輸入端子及耦接至NOR邏輯閘NOR2的輸出端子的第二輸入端子。
在一些實施例中，NOR邏輯閘NOR1的輸出端子經組態以產生具有反相占空比DC2'的反相第一時脈輸出訊號CLKoutB。在一些實施例中，反相第一時脈輸出訊號CLKoutB是自第一時脈輸出訊號CLKout反相。在一些實施例中，反相占空比DC2'是自占空比DC2反相。舉例而言，在一些實施例中，若占空比DC2等於20%，則反相占空比DC2'等於80%。在一些實施例中，藉由具有反相占空比DC2'及占空比DC2，電路200A或電路200B經組態以產生具有廣泛範圍的占空比(例如，占空比DC2、占空比DC2')的輸出訊號(例如，輸出訊號CLKout、輸出訊號CLKoutB)。
邊緣觸發電路的其他組態及其他類型在本揭露的範疇內。
占空比校準電路208是圖1的占空比校準電路108的實施例，且省略類似詳細描述。占空比校準電路208耦接至占空比調整電路206。在一些實施例中，占空比校準電路208經組態以接收至少輸入占空比DCin或具有占空比DC2的第一時脈輸出訊號CLKout。占空比校準電路208經組態以基於輸入占空比DCin執行第一時脈輸出訊號CLKout的占空比DC2的校準，且回應於占 空比DC2的校準產生一組控制訊號CS。在一些實施例中，占空比校準電路108經組態以比較第一時脈輸出訊號CLKout的占空比DC2與輸入占空比DCin，且基於第一時脈輸出訊號CLKout的占空比DC2與輸入週期DCin的所述比較產生一組控制訊號CS。在一些實施例中，藉由使用一組控制訊號CS，占空比校準電路208經組態以自動地校準占空比調整電路206且並不在晶片級上利用類比電壓量測。
占空比校準電路208包含可程式化占空比參考產生器電路220、擾頻器電路222、濾波器224、濾波器226、比較器228以及控制器230。
可程式化占空比參考產生器電路220經組態以接收輸入占空比DCin。在一些實施例中，可程式化占空比參考產生器電路220可基於接收到的輸入占空比訊號程式化。可程式化占空比參考產生器電路220耦接至擾頻器電路222。可程式化占空比參考產生器電路220經組態以回應於輸入占空比DCin產生占空比參考訊號RS。在一些實施例中，藉由使用者接收到輸入占空比DCin。在一些實施例中，藉由另一電路接收到輸入占空比DCin。在一些實施例中，占空比校準電路208基於參考占空比訊號RS調整第一時脈輸出訊號CLKout的占空比DC2。
在一些實施例中，輸入占空比DCin為表達為百分比的數字。舉例而言，在一些實施例中，輸入占空比DCin等於33%。
在一些實施例中，占空比參考訊號RS為對應於輸入占空比DCin的Y個數字的二進位字串，其中Y為對應於二進位字串的長度的整數。舉例而言，在一些實施例中，對於等於33%的輸 入占空比DCin，占空比參考訊號RS對於12(Y=12)個數字的二進位字串為「111100000000」。在這一實例中，12個數字的二進位字串包含四個邏輯1及八個邏輯0，且邏輯1的數目除以二進位字串Y的長度(例如，4/12)對應於輸入占空比33%。
用於輸入占空比DCin或占空比參考訊號RS的數據的其他類型在本揭露的範疇內。可程式化占空比參考產生器電路220的其他電路類型或組態在本揭露的範疇內。
擾頻器電路222耦接至可程式化占空比參考產生器電路220及濾波器224。擾頻器電路222經組態以自可程式化占空比參考產生器電路220接收占空比參考訊號RS。擾頻器電路222經組態以回應於占空比參考訊號RS產生加擾占空比訊號SS。
加擾占空比訊號SS為參考占空比RS的重新配置或加擾版本。在一些實施例中，加擾占空比訊號SS具有與參考占空比訊號RS相同的長度Y。在一些實施例中，擾頻器電路222經組態以藉由產生加擾訊號SS截斷占空比參考訊號RS的一系列邏輯1及邏輯0。在一些實施例中，擾頻器電路222將占空比參考訊號RS的邏輯1及邏輯0的字串重新配置為加擾占空比訊號SS中的較短的一系列邏輯1及邏輯0。舉例而言，在一些實施例中，對於為「111100000000」的占空比參考訊號RS，對於12(Y=12)個數字的二進位字串，加擾占空比訊號SS為「100010001000」。擾頻器電路222關於波形的額外細節進一步描述於圖7A中。用於加擾訊號SS的數據的其他配置或類型在本揭露的範疇內。
在一些實施例中，藉由重新配置一系列邏輯1及邏輯0，加擾訊號SS的頻率與參考訊號RS的頻率相比增大，但加擾訊號 SS的占空比及參考訊號RS的占空比相同。
在一些實施例中，擾頻器電路222經組態以減小經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2之間的差，其使經濾波加擾占空比訊號FS1對於比較器228而言更準確且減少校準時間。舉例而言，在一些實施例中，若經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2相差較大量，則占空比調整電路206的校準將增加。在一些實施例中，藉由減少經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2之間的差異，擾頻器電路222減少占空比調整電路206的校準時間。
擾頻器電路222的其他電路類型或組態在本揭露的範疇內。
濾波器224耦接至擾頻器電路222及比較器228。濾波器224經組態以自擾頻器電路222接收加擾占空比訊號SS。濾波器224經組態以回應於加擾占空比訊號SS產生經濾波加擾占空比訊號FS1。
濾波器226耦接至邊緣觸發正反器214及比較器228。濾波器226經組態以自邊緣觸發正反器214接收第一時脈輸出訊號CLKout。濾波器226經組態以回應於第一時脈輸出訊號CLKout產生經濾波第一時脈輸出訊號FS2。
在一些實施例中，濾波器224為與濾波器226類型相同的濾波器。在一些實施例中，至少濾波器224或濾波器226為具有等於0赫茲(Hz)的中心頻率FC的低通濾波器。在一些實施例中，至少濾波器224或濾波器226是RC低通濾波器。在一些實施例中，濾波器224及濾波器226是具有相同電阻R值及電容C值 的RC低通濾波器。
在一些實施例中，濾波器224包含與第一電容器C1(未圖示)串聯耦接的第一電阻器R1(未圖示)。在一些實施例中，第一電阻器R1(未圖示)具有第一電阻，且第一電容器C1(未圖示)具有第一電容。
在一些實施例中，濾波器226包含與第二電容器C2(未圖示)串聯耦接的第二電阻器R2(未圖示)。在一些實施例中，第二電阻器R2(未圖示)具有第二電阻，且第二電容器C2(未圖示)具有第二電容。
在一些實施例中，第一電阻器R1的第一電阻等於第二電阻器R2的第二電阻。在一些實施例中，第一電容器C1的第一電容等於第二電容器C2的第二電容。
濾波器224或濾波器226的其他濾波器類型或組態在本揭露的範疇內。
比較器228耦接至濾波器224及濾波器226。比較器228經組態以自擾頻器電路222接收經濾波加擾占空比訊號FS1，且自邊緣觸發正反器214接收經濾波第一時脈輸出訊號FS2。比較器228經組態以基於經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2的比較產生比較訊號CPS。在一些實施例中，比較器228經組態以偵測經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2之間的關係。在一些實施例中，比較器228經組態以比較經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2。比較器228經組態以將比較訊號CPS輸出至控制器230。
在一些實施例中，比較訊號CPS對應於具有二進位值的 數位訊號。在一些實施例中，若經濾波加擾占空比訊號FS1的電壓大於經濾波第一時脈輸出訊號FS2，則比較訊號CPS對應於邏輯1。在一些實施例中，若經濾波加擾占空比訊號FS1的電壓小於經濾波第一時脈輸出訊號FS2，則比較訊號CPS對應於邏輯0。比較訊號CPS的其他邏輯值在本揭露的範疇內。
控制器230耦接至比較器228及延遲調整電路212。控制器230經組態以回應於比較訊號CPS產生一組控制訊號CS。在一些實施例中，控制器230進一步經組態以回應於比較訊號CPS產生校準旗標訊號CAL。
至少一組控制訊號CS或校準旗標訊號CAL儲存在控制器230或控制器1000(圖10)中的記憶體1004(繪示於圖10中)中。在一些實施例中，每一組控制訊號CS具有占空比調整電路206的對應組態或校準。
在一些實施例中，控制器230為占空比校準有限狀態機(finite state machine；FSM)。在一些實施例中，控制器230對應於可程式化邏輯裝置、可程式化邏輯控制器、一或多個邏輯閘、一或多個正反器、一或多個繼電器裝置或其類似物。在一些實施例中，控制器230的占空比校準有限狀態機的狀態圖繪示於圖8中。在一些實施例中，若校準旗標訊號CAL具有特定值(圖8中論述)，則控制器230經組態以進入閒置狀態，使得一組控制訊號CS經組態以並不改變或調整占空比調整電路206的時脈輸出訊號CLKout的占空比DC2。
在一些實施例中，控制器230進一步耦接至多工器210，且進一步經組態以產生選擇控制訊號SEL，所述選擇控制訊號SEL 用於占空比調整電路206的時脈輸出訊號CLKout的額外粗略調諧。
控制器230的其他組態在本揭露的範疇內。
圖2B為根據一些實施例的電路200B的電路圖。
電路200B是圖1的電路100的實施例。
電路200B為電路200A的變體，且因此省略類似詳細描述。舉例而言，電路200B示出其中環形振盪器202'包含偶數個級的實例。
相同或類似於圖1、圖2A至圖2B、圖3至圖6、圖7A至圖7B、圖8至圖10(下文所示)中的一或多者中的彼等組件的組件被給予相同附圖標號，且因此省略其詳細描述。
與圖2A的電路200A相比，環形振盪器202'替代環形振盪器202，一組位準移位器204'替代一組位準移位器204，第一組相位時脈訊號CLK1'替代第一組相位時脈訊號CLK1，且因此省略類似詳細描述。
電路200B包括環形振盪器202'、一組位準移位器電路204'、占空比調整電路206及占空比校準電路208。
與圖2A的電路200A相比，環形振盪器202'為具有偶數個級的差分環形振盪器。換言之，環形振盪器202'的級的數目N為偶數。
環形振盪器202'是圖1的時脈產生電路102的實施例，且省略類似詳細描述。環形振盪器202'經組態以產生第一組相位時脈訊號CLK1'。
第一組相位時脈訊號CLK1'為圖2A的第一組相位時脈訊 號CLK1的變體，且省略類似詳細描述。與第一組相位時脈訊號CLK1相比，第一組相位時脈訊號CLK1'並不包含相位時脈訊號CLK1e。在一些實施例中，第一組相位時脈訊號CLK1'包含至少一相位時脈訊號CLK1a'、相位時脈訊號CLK1b'、相位時脈訊號CLK1c'或相位時脈訊號CLK1d'。在一些實施例中，相位時脈訊號CLK1a'、相位時脈訊號CLK1b'、相位時脈訊號CLK1c'或相位時脈訊號CLK1d'類似於對應相位時脈訊號CLK1a、相位時脈訊號CLK1b、相位時脈訊號CLK1c或相位時脈訊號CLK1d，且因此省略類似詳細描述。
環形振盪器202'具有N個級(統稱為「一組級」(未標記))，其中N為對應於環形振盪器202'中的級的數目的整數。在一些實施例中，一組級(未標記)的級數目N是偶數。
一組級中的每一級經組態以產生第一組相位時脈訊號CLK1'中的對應相位時脈訊號CLK1a'、相位時脈訊號CLK1b'、相位時脈訊號CLK1c'或相位時脈訊號CLK1d'。在一些實施例中，第一組相位時脈訊號CLK1'中的相位時脈訊號的數目是偶數，且等於整數N。級N或第一組相位時脈訊號CLK1'中的相位時脈訊號的其它數目在本揭露的範疇內。
環形振盪器202'包括第三組反相器I3、第四組反相器I4、第五組反相器I5以及一組鎖存器L1。
第三組反相器I3及第四組反相器I4類似於第一組反相器I1，且因此省略類似詳細描述。
第三組反相器I3包含至少反相器I3[a]、反相器I3[b]、反相器I3[c]或反相器I3[d]。第三組反相器I3配置在具有第一末 端(未標記)及與第一末端相對的第二末端(未標記)的第一路徑250上。
第四組反相器I4包含至少反相器I4[a]、反相器I4[b]、反相器I4[c]或反相器I4[d]。第四組反相器I4配置在具有第一末端(未標記)及與第一末端相對的第二末端(未標記)的第二路徑252上。在一些實施例中，第一路徑250的第二末端耦接至第二路徑252的第一末端。在一些實施例中，第一路徑250的第一末端耦接至第二路徑252的第二末端。
在一些實施例中，第三組反相器I3中的至少一個反相器耦接至第四組反相器I4中的至少一個反相器。
反相器I3[a]的輸出端子耦接至反相器I3[b]的輸入端子。反相器I3[b]的輸出端子耦接至反相器I3[c]的輸入端子。反相器I3[c]的輸出端子耦接至反相器I3[d]的輸入端子。反相器I3[d]的輸出端子耦接至反相器I4[a]的輸入端子。
反相器I4[a]的輸出端子耦接至反相器I4[b]的輸入端子。反相器I4[b]的輸出端子耦接至反相器I4[c]的輸入端子。反相器I4[c]的輸出端子耦接至反相器I4[d]的輸入端子。反相器I4[d]的輸出端子耦接至反相器I3[a]的輸入端子。
在一些實施例中，第三組反相器I3中的每一反相器或第四組反相器I4中的每一反相器對應於一組級(未標記)中的級。在一些實施例中，第三組反相器I3或第四組反相器I4中的反相器的數目為偶數。
一組鎖存器L1包含至少鎖存器L1[a]、鎖存器L1[b]、鎖存器L1[c]或鎖存器L1[d]。在一些實施例中，一組鎖存器L1中的 至少鎖存器L1[a]、鎖存器L1[b]、鎖存器L1[c]或鎖存器L1[d]經組態以鎖存或儲存輸入訊號的狀態。在一些實施例中，一組鎖存器L1中的每一鎖存器包含彼此耦接的一對反相器(未標記)。
鎖存器L1[a]的第一端子耦接至反相器I3[b]的輸入端子及反相器I3[a]的輸出端子。鎖存器L1[a]的第二端子耦接至反相器I4[b]的輸入端子、反相器I4[a]的輸出端子以及反相器I5[a]的輸入端子。
鎖存器L1[b]的第一端子耦接至反相器I3[c]的輸入端子、反相器I3[b]的輸出端子以及反相器I5[b]的輸入端子。鎖存器L1[b]的第二端子耦接至反相器I4[c]的輸入端子及反相器I4[b]的輸出端子。
鎖存器L1[c]的第一端子耦接至反相器I3[d]的輸入端子及反相器I3[c]的輸出端子。鎖存器L1[c]的第二端子耦接至反相器I4[d]的輸入端子、反相器I4[c]的輸出端子以及反相器I5[c]的輸入端子。
鎖存器L1[d]的第一端子耦接至反相器I4[a]的輸入端子、反相器I3[d]的輸出端子以及反相器I5[d]的輸入端子。鎖存器L1[d]的第二端子耦接至反相器I3[a]的輸入端子及反相器I4[d]的輸出端子。
與圖2A的環形振盪器202相比，第五組反相器I5替代第二組反相器I2及一組緩衝器B1，且因此省略類似詳細描述。
第五組反相器I5包含至少反相器I5[a]、反相器I5[b]、反相器I5[c]或反相器I5[d]。反相器I5[a]、反相器I5[b]、反相器I5[c]以及反相器I5[d]經組態以產生第一組相位時脈訊號CLK1'中 的對應相位時脈訊號CLK1a'、相位時脈訊號CLK1b'、相位時脈訊號CLK1c'以及相位時脈訊號CLK1d'。
對應反相器I5[a]、反相器I5[b]、反相器I5[c]以及反相器I5[d]的輸出端子耦接至一組位準移位器204'中的位準移位器204a'、位準移位器204b'、位準移位器204c'以及位準移位器204d'的對應輸入端子。
在一些實施例中，第五組反相器I5中的每一反相器耦接至環形振盪器202'的一組級中的對應級及一組位準移位器204'中的對應位準移位器。
在一些實施例中，環形振盪器202'為差分4級環形振盪器240。在一些實施例中，反相器I3[a]、反相器I4[a]及鎖存器L1[a]是環形振盪器202'的差分級240a。在一些實施例中，反相器I3[b]、反相器I4[b]以及鎖存器L1[b]為環形振盪器202'的差分級240b(未標記)。在一些實施例中，反相器I3[c]、反相器I4[c]以及鎖存器L1[c]為環形振盪器202'的差分級240c(未標記)。在一些實施例中，反相器I3[d]、反相器I4[d]以及鎖存器L1[d]為環形振盪器202'的差分級240d(未標記)。
一組位準移位器電路204'是圖2A的一組位準移位器電路204的變體，且省略類似詳細描述。與一組位準移位器電路204相比，一組位準移位器電路204'並不包含位準移位器電路204e。
一組位準移位器電路204'耦接至環形振盪器202'及占空比調整電路206。一組位準移位器電路204'包含位準移位器電路204a'、位準移位器電路204b'、位準移位器電路204c'以及位準移位器204d'。
一組位準移位器電路204'經組態以產生第二組相位時脈訊號CLK2。在一些實施例中，第二組相位時脈訊號CLK2包含至少一相位時脈訊號CLKp1、相位時脈訊號CLKp2、相位時脈訊號CLKp3或相位時脈訊號CLKp4。在一些實施例中，一組位準移位器204'中的每一位準移位器經組態以基於第一組相位時脈訊號CLK1'中的對應相位時脈訊號CLK1a'、相位時脈訊號CLK1b'、相位時脈訊號CLK1c'、相位時脈訊號CLK1d'產生或輸出第二組相位時脈訊號CLK2中的對應相位時脈訊號CLKp1、相位時脈訊號CLKp2、相位時脈訊號CLKp3、相位時脈訊號CLKp4。在一些實施例中，一組位準移位器204'中的每一位準移位器耦接至環形振盪器202'的一組級(未標記)中的對應級。
圖2C為根據一些實施例的圖2A中的電路200A或圖2B中的電路200B的邊緣觸發正反器214的放大部分200C。圖2D為根據一些實施例的圖2A中的電路200A或圖2B中的電路200B的邊緣觸發正反器214的真值表200D。
如圖2C中所示，邊緣觸發正反器214具有設定(S)及重設(R)輸入端以及P輸出端及Q輸出端。圖2C的邊緣觸發正反器214的R輸入端對應於第二相位時脈訊號CLKpm。圖2C的邊緣觸發正反器214的S輸入端對應於經調整第一相位時脈訊號CLKp1'或第一相位時脈訊號CLKp1。圖2C的邊緣觸發正反器214的P輸出端對應於第一輸出時脈訊號CLKout。圖2C的邊緣觸發正反器214的Q輸出端對應於反相第一輸出時脈訊號CLKoutB。
如圖2D中所示，若S輸入端為邏輯1且R輸入端為邏輯0，則P輸出端為邏輯1。如圖2D中所示，若S輸入端為邏輯 0且R輸入端為邏輯1，則P輸出端為邏輯0。
波形
圖3為根據一些實施例的電路的波形300的曲線圖，所述電路諸如圖2A中的電路200A或圖2B中的電路200B。
波形300包含藉由圖2A至圖2B的占空比調整電路206的邊緣觸發正反器214執行的第一相位時脈訊號CLKp1及第二相位時脈訊號CLKpm的占空比調整中的訊號的波形。在此圖解說明中，曲線302具有30%占空比，曲線304具有30%占空比，且曲線306具有50%占空比。在一些實施例中，波形300包含藉由圖2A至圖2B的占空比調整電路206的邊緣觸發正反器214執行的經調整第一相位時脈訊號CLKp1'及第二相位時脈訊號CLKpm的占空比調整中的訊號的波形。
在一些實施例中，曲線302表示藉由邊緣觸發正反器214的輸入端子接收到的圖1及圖2A至圖2C的第一相位時脈訊號CLKp1或經調整第一相位時脈訊號CLKp1'；曲線304表示藉由邊緣觸發正反器214的輸入端子接收到的第二相位時脈訊號CLKpm；且曲線306表示藉由邊緣觸發正反器214的輸出端子輸出的第一時脈輸出訊號CLKout。
在一些實施例中，曲線302的第一邊緣及曲線304的第一邊緣以相位差△PHI彼此偏移。在一些實施例中，相位差△PHI對應於圖2A至圖2C的相位差△φ2。
在一些實施例中，曲線306具有限定在曲線306的第一端點與曲線306的第二端點之間的占空比△T。在一些實施例中，曲線306的占空比△T對應於圖2A至圖2C的第一輸出時脈訊號 CLKout的占空比DC2。
在一些實施例中，基於邊緣觸發正反器214的輸入訊號(例如，曲線302及曲線304)之間的相位差△PHI藉由邊緣觸發正反器214產生曲線306。在一些實施例中，曲線306的占空比△T是基於邊緣觸發正反器214的輸入訊號(例如，曲線302及曲線304)的相位差△PHI。
在時間T1處，曲線302自低邏輯值轉變至高邏輯值，從而使得曲線306自低邏輯值轉變至高邏輯值。換言之，由於邊緣觸發正反器214為邊緣觸發裝置，邊緣觸發正反器214的輸入訊號(例如，第一相位時脈訊號CLKp1)自低邏輯值至高邏輯值的轉變使邊緣觸發正反器214的輸出訊號(例如，第一輸出時脈訊號CLKout)亦自低邏輯值轉變至高邏輯值(如由曲線306所示)。因此，曲線302的邊緣用於產生限定曲線306的占空比△T的第一端點的曲線306的第一邊緣。在一些實施例中，曲線306的占空比△T對應於第一輸出時脈訊號CLKout的占空比DC2。舉例而言，在一些實施例中，曲線302及曲線306在時間T1處的轉變對應於圖2D的表200D的列1的條目。
在時間T1之後及時間T2之前，曲線302自高邏輯值轉變至低邏輯值，但曲線306並未受曲線302的此轉變影響。舉例而言，在一些實施例中，曲線302的此轉變對應於自圖2D的表200D中示出的條目的列1至列2的轉變，且邊緣觸發正反器214的P輸出端並未受輸入端上的此改變影響(例如，最末狀態得以鎖存)。
在時間T2處，曲線304自低邏輯值轉變至高邏輯值，從 而使得曲線306自高邏輯值轉變至低邏輯值。換言之，由於邊緣觸發正反器214為邊緣觸發裝置，邊緣觸發正反器214的輸入訊號(例如，第二相位時脈訊號CLKpm)自低邏輯值至高邏輯值的轉變使邊緣觸發正反器214的輸出訊號(例如，第一輸出時脈訊號CLKout)自高邏輯值轉變至低邏輯值(如由曲線306所示)。因此，曲線304的邊緣用於產生限定曲線306的占空比△T的第二端點的曲線306的第二邊緣。在一些實施例中，曲線306的占空比△T對應於第一輸出時脈訊號CLKout的占空比DC2。
舉例而言，在一些實施例中，曲線304及曲線306在時間T2處的轉變對應於自圖2D的表200D中示出的條目的列2至列3的轉變，且邊緣觸發正反器214的P輸出端自邏輯1轉變至邏輯0。
在時間T2之後及時間T3之前，曲線304自高邏輯值轉變至低邏輯值，但曲線306並未受曲線304的此轉變影響。舉例而言，在一些實施例中，曲線304的此轉變對應於自圖2D的表200D中示出的條目的列3至列4的轉變，且邊緣觸發正反器214的P輸出端並未受輸入端上的此改變影響(例如，最末狀態得以鎖存)。
自時間T3至時間T4的曲線302、曲線304以及曲線306的波形類似於對應時間T1至時間T2，且因此出於簡潔起見省略類似詳細描述。
在一些實施例中，曲線306的占空比△T與曲線302及曲線304中的每一者的占空比30%無關。在一些實施例中，藉由與提供至邊緣觸發正反器214的輸入訊號(例如，曲線302及曲線 304)的占空比30%無關，電路200A或電路200B與其他方法相比對於損壞的輸入波形更穩健。
在一些實施例中，藉由與提供至邊緣觸發正反器214的輸入訊號(例如，曲線302及曲線304)的占空比30%無關，電路200A或電路200B(圖2B)經組態以利用與輸入訊號相同的頻率輸出時脈輸出訊號CLKout(曲線306)而不使用佔據更大面積及額外複雜度的分頻器。
圖4為根據一些實施例的電路的波形400的曲線圖，所述電路諸如圖2A中的電路200A或圖2B中的電路200B。
波形400包含藉由圖2A至圖2B的占空比調整電路206的邊緣觸發正反器214執行的第一相位時脈訊號CLKp1及第二相位時脈訊號CLKpm的占空比調整中的訊號的波形。
在此圖解說明中，曲線402具有14%占空比，曲線404具有14%占空比，曲線406具有12.5%占空比，曲線408具有25%占空比，且曲線410具有37.5%占空比。
在一些實施例中，波形400包含藉由圖2A至圖2B的占空比調整電路206的邊緣觸發正反器214執行的經調整第一相位時脈訊號CLKp1'及第二相位時脈訊號CLKpm的占空比調整中的訊號的波形。
在一些實施例中，曲線402表示藉由邊緣觸發正反器214的輸入端子接收到的圖1及圖2A至圖2C的第一相位時脈訊號CLKp1或經調整第一相位時脈訊號CLKp1'；曲線404表示藉由多工器210的輸入端子接收且藉由多工器210輸出至邊緣觸發正反器214的輸入端子作為第二相位時脈訊號CLKpm的相位時脈訊號 CLKp2；曲線406表示在相位時脈輸出訊號CLKp2藉由多工器210選為第二相位時脈訊號CLKpm時藉由邊緣觸發正反器214的輸出端子輸出的第一時脈輸出訊號CLKout；曲線408表示在相位時脈輸出訊號CLKp3藉由多工器210選為第二相位時脈訊號CLKpm時藉由邊緣觸發正反器214的輸出端子輸出的第一時脈輸出訊號CLKout；且曲線410表示在相位時脈輸出訊號CLKp4藉由多工器210選為第二相位時脈訊號CLKpm時藉由邊緣觸發正反器214的輸出端子輸出的第一時脈輸出訊號CLKout。
在一些實施例中，多工器210經組態以藉由使用選擇控制訊號SEL提供第一時脈輸出訊號CLKout的占空比DC2的粗略調諧。在一些實施例中，多工器210經組態以藉由占空比調整步驟DS1調整第一時脈輸出訊號CLKout的占空比DC2。
舉例而言，在一些實施例中，如圖2B中所示，環形振盪器202'具有4個級，使得N等於4，且因此占空比調整步驟DS1等於每步驟12.5%。換言之，在此實施例中，第一相位時脈輸出訊號CLKout的占空比DC2可藉由占空比調整電路206以每步驟12.5%遞增或調整。然而，在此實施例中，由於N等於4，步驟的數目L等於3。因此，在此實施例中，第一相位時脈輸出訊號CLKout的占空比DC2可以12.5%、25%或37.5%遞增或調整。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp2(例如，曲線406)作為第二輸出訊號CLKpm，則步驟的數目L為1，且占空比DC2以每步驟12.5%調整，且總量占空比DC2以12.5%調整。
舉例而言，在一些實施例中，若多工器210選擇相位時 脈訊號CLKp3(例如，曲線408)作為第二輸出訊號CLKpm，則步驟的數目L為2，且占空比DC2以每步驟12.5%調整，且總量占空比DC2以25%調整。
舉例而言，在一些實施例中，若多工器210選擇相位時脈訊號CLKp4(例如，曲線410)作為第二輸出訊號CLKpm，則步驟的數目L為3，且占空比DC2以每步驟12.5%調整，且總量占空比DC2以37.5%調整。
位準移位器電路
圖5為根據一些實施例的位準移位器電路500的電路圖。
位準移位器電路500為圖1的一組位準移位器電路104中的至少一位準移位器電路、圖2A的一組位準移位器電路204中的至少一位準移位器電路或圖2B的一組位準移位器電路204'中的至少一位準移位器電路的實施例，且省略類似詳細描述。
位準移位器電路500為時脈位準移位器電路，其經組態以使時脈訊號自使用供應電壓VDDI的低電壓域移位至使用供應電壓VDDM的高電壓域。
在一些實施例中，位準移位器電路500經組態以接收時脈訊號CLK。在一些實施例中，時脈訊號CLK對應於第一組相位時脈訊號CLK1或CLK1'(圖1或圖2A至圖2B)中的一或多個相位時脈訊號。
在一些實施例中，位準移位器電路500可用於產生時脈訊號CLK_LS。在一些實施例中，時脈訊號CLK_LS對應於第二組相位時脈訊號CLK2(圖1或圖2A至圖2B)中的一或多個相位時脈訊號。
位準移位器電路500經組態以在輸入端子(未標記)上接收訊號CLK，且在輸出端子(未標記)上輸出訊號CLK_LS。訊號CLK對應於位準移位器電路500的輸入訊號，且訊號CLK_LS對應於位準移位器電路500的輸出訊號。位準移位器電路500經組態以基於訊號CLK產生訊號CLK_LS。
訊號CLK_LS對應於訊號CLK的位準移位版本。在一些實施例中，位準移位器電路500的訊號CLK的電壓位準小於位準移位器電路500的訊號CLK_LS的電壓位準。在一些實施例中，位準移位器電路500的訊號CLK的電壓位準大於位準移位器電路500的訊號CLK_LS的電壓位準。
位準移位器電路500包含反相器502、N型金屬氧化物半導體(N-type Metal Oxide Semiconductor；NMOS)電晶體504、P型MOS(PMOS)電晶體506、PMOS電晶體508、PMOS電晶體510、PMOS電晶體512、NMOS電晶體514以及反相器516。
反相器502的輸入端子經組態以接收訊號CLK。反相器502的輸入端子、PMOS電晶體506的閘極端子以及NMOS電晶體504的閘極端子中的每一者彼此耦接。反相器502的輸出端子經組態以輸出訊號CLKB1。在一些實施例中，訊號CLKB1為訊號CLK的反相版本。反相器502經組態以基於訊號CLK而產生訊號CLKB1。反相器502耦接至供應電壓VDDI。在一些實施例中，反相器502為CMOS反相器類型，其耦接至供應電壓VDDI及參考電壓VSS。
NMOS電晶體504的閘極端子經組態以接收時脈訊號CLK。NMOS電晶體504的源極端子耦接至供應參考電壓VSS。 NMOS電晶體504的汲極端子、PMOS電晶體506的汲極端子、PMOS電晶體510的閘極端子以及反相器516的輸入端子中的每一者在節點5-N1處耦接在一起。
PMOS電晶體506的閘極端子經組態以接收時脈訊號CLK。PMOS電晶體506的源極端子耦接至PMOS電晶體508的汲極端子。
PMOS電晶體508的源極端子與供應電壓VDDM耦接。PMOS電晶體508的閘極端子、PMOS電晶體514的汲極端子以及PMOS電晶體512的汲極端子中的每一者在節點5-N2處彼此耦接。PMOS電晶體508的閘極端子經組態以在節點5-N2處接收電壓。在一些實施例中，PMOS電晶體508基於節點5-N2處的電壓接通或斷開。
NMOS電晶體504、PMOS電晶體506以及PMOS電晶體508經組態以設定節點5-N1的電壓，所述電壓對應於訊號CLK_LSB。舉例而言，在一些實施例中，若NMOS電晶體504接通，則NMOS電晶體504經組態以將節點5-N1拉向參考電壓VSS。舉例而言，在一些實施例中，若PMOS電晶體506以及PMOS電晶體508接通，則PMOS電晶體506以及PMOS電晶體508經組態以將節點5-N1拉向供應電壓VDDM。
PMOS電晶體510的源極端子與供應電壓VDDM耦接。PMOS電晶體510的汲極端子與PMOS電晶體512的源極端子耦接。PMOS電晶體510的閘極端子耦接至至少節點5-N1。節點5-N1處的電壓對應於訊號CLK_LSB。PMOS電晶體510的閘極端子經組態以接收訊號CLK_LSB。在一些實施例中，PMOS電晶體510 基於節點5-N1處的電壓接通或斷開，所述電壓對應於訊號CLK_LSB。
PMOS電晶體512的閘極端子經組態以自反相器502接收訊號CLKB1。PMOS電晶體512的閘極端子、NMOS電晶體514的閘極端子以及反相器502的輸出端子中的每一者彼此耦接。
NMOS電晶體514的閘極端子經組態以自反相器502接收訊號CLKB1。NMOS電晶體514的源極端子耦接至供應參考電壓VSS。
NMOS電晶體514、PMOS電晶體510以及PMOS電晶體512經組態以設定節點5-N2的電壓，所述電壓對應於訊號CLK_LSB。舉例而言，在一些實施例中，若NMOS電晶體514接通，則NMOS電晶體514經組態以將節點5-N2拉向參考電壓VSS。舉例而言，在一些實施例中，若PMOS電晶體510以及PMOS電晶體512接通，則PMOS電晶體510以及PMOS電晶體512經組態以將節點5-N2拉向供應電壓VDDM。
反相器516的輸入端子經組態以自節點5-N1接收訊號CLK_LSB。反相器516的輸出端子經組態以輸出訊號CLK_LS。在一些實施例中，訊號CLK_LS是訊號CLK_LSB的反相版本。反相器516經組態以基於訊號CLK_LSB產生訊號CLK_LS。反相器516耦接至供應電壓VDDM。在一些實施例中，反相器516為CMOS反相器類型，其耦接至供應電壓VDDM及參考電壓VSS。訊號CLK_LS對應於位準移位器電路500的輸出訊號。訊號CLK_LS為訊號CLK的位準移位版本。舉例而言，訊號CLK_LS為使用供應電壓VDDM的高電壓域時脈訊號，且訊號CLK為使用供應電 壓VDDI的低電壓域時脈訊號。
用於位準移位器電路500的位準移位器的其他組態及類型在本揭露的範疇內。
擾頻器電路
圖6為根據一些實施例的擾頻器電路600的電路圖。
電路600是圖2A至圖2B的擾頻器電路222的實施例。
電路600包括XOR邏輯閘602、移位暫存器606、XOR邏輯閘610以及擾頻器控制器620。在一些實施例中，XOR邏輯閘602、移位暫存器606、XOR邏輯閘610是線性回饋移位暫存器(linear feedback shift register；LFSR)630的部分。移位暫存器的其他類型在本揭露的範疇內。
在一些實施例中，占空比參考訊號RS藉由電路600接收，且與LFSR 630的輸出訊號(例如，第二XOR輸出訊號X2)組合以產生加擾訊號X1。
XOR邏輯閘602包含第一輸入端子，所述第一輸入端子耦接至XOR邏輯閘610的輸出端子且經組態以接收第二XOR輸出訊號X2。XOR邏輯閘602更包含經組態以接收占空比參考訊號RS的第二輸入端子。在一些實施例中，XOR邏輯閘602的第二輸入端子耦接至參考產生器電路220。XOR邏輯閘602更包含輸出端子，所述輸出端子耦接至正反器606a且經組態以輸出第一XOR輸出訊號X1。
移位暫存器604包含一或多個正反器606a、...正反器606f、...正反器606l或正反器606m(下文中統稱為「一組正反器606」)。一組正反器606中的正反器的其他數目在本揭露的範疇 內。移位暫存器604中的一組正反器606中的正反器的其他類型在本揭露的範疇內。移位暫存器604經組態以接收加擾訊號X1，且產生輸出移位暫存器訊號SR1及輸出移位暫存器訊號SR2。
XOR邏輯閘610包含第一輸入端子，所述第一輸入端子耦接至移位暫存器606m的輸出端子且經組態以接收輸出移位暫存器訊號SR1。XOR邏輯閘610更包含第二輸入端子，所述第二輸入端子耦接至移位暫存器606f的輸出端子且經組態以接收輸出移位暫存器訊號SR2。XOR邏輯閘610更包含輸出端子，所述輸出端子耦接至XOR邏輯閘602的第一輸入端子且經組態以輸出第二XOR輸出訊號X2。
擾頻器控制器620耦接至XOR邏輯閘602的輸出端子，且經組態以接收加擾訊號X1。擾頻器控制器620亦經組態以接收占空比參考訊號RS。在一些實施例中，擾頻器控制器620耦接至圖2A至圖2B的可程式化占空比參考產生器電路220及濾波器224。
擾頻器控制器620經組態以回應於占空比參考訊號RS及加擾訊號X1產生加擾占空比訊號SS。在一些實施例中，圖6的占空比參考訊號RS為圖2A至圖2B的占空比參考訊號RS，且因此省略類似詳細描述。在一些實施例中，圖6的加擾占空比訊號SS為圖2A至圖2B的加擾占空比訊號SS，且因此省略類似詳細描述。
在一些實施例中，擾頻器控制器620為擾頻器有限狀態機(FSM)。在一些實施例中，擾頻器控制器620對應於可程式化邏輯裝置、可程式化邏輯控制器、一或多個邏輯閘、一或多個正 反器、一或多個繼電器裝置或其類似物。
擾頻器控制器620經組態以在每一週期審查占空比參考訊號RS，且在週期的剩餘部分中在達至占空比參考訊號RS中的邏輯1的最大數目後用邏輯0替代占空比參考訊號RS中的邏輯1。舉例而言，在一些實施例中，對於在一個週期中針對10(Y=10)個數字的二進位字串為「0000000011」的占空比參考訊號RS，占空比為20%，且在一個週期中占空比參考訊號RS中存在2個邏輯1。
舉例而言，在這些實施例中，對於為「0000000011」的占空比參考訊號RS，LFSR 630將加擾訊號X1產生為「01001001010001...」，且擾頻器控制器620接收每一訊號X1及訊號RS。在這些實施例中，擾頻器控制器620逐位元檢查占空比參考訊號RS及加擾訊號X1，且對占空比參考訊號RS中的邏輯1的數目進行計數。在這些實施例中，在擾頻器控制器620達至加擾訊號X1(「01001001010001」)的第8條目(其為邏輯1)時，擾頻器控制器620用邏輯0替代邏輯1且裝填加擾訊號X1的剩餘部分，如加擾占空比訊號SS「0100100000」所示。換言之，在一些實施例中，擾頻器控制器620在1週期中審查加擾訊號X1，且在一個週期中在邏輯1達至加擾訊號X1中的最大數目後，擾頻器控制器620用邏輯0裝填加擾占空比訊號SS訊號的剩餘二進位字串。
用於占空比參考訊號RS或加擾訊號SS的數據的其他配置或類型在本揭露的範疇內。
在一些實施例中，藉由重新配置一系列邏輯1及邏輯0， 加擾訊號SS的頻率與占空比參考訊號RS的頻率相比增大，但加擾訊號SS的占空比及參考訊號RS的占空比相同。
在一些實施例中，藉由重新配置一系列邏輯1及邏輯0，加擾訊號SS的頻率與參考訊號RS的頻率相比增大，但加擾訊號SS的占空比及參考訊號RS的占空比相同。
在一些實施例中，擾頻器電路620增加加擾訊號SS的頻率，這使得濾波器224用於具有較高頻率的訊號，且因此佔據比利用具有較低頻率的訊號的濾波器更小的面積。
在一些實施例中，擾頻器電路620經組態以減小經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2之間的差，其使經濾波加擾占空比訊號FS1對於比較器228而言更準確且減少校準時間。舉例而言，在一些實施例中，若經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2相差較大量，則占空比調整電路206的校準將增加。在一些實施例中，藉由減少經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2之間的差異，擾頻器電路222減少占空比調整電路206的校準時間。
擾頻器電路600的其他組態及類型在本揭露的範疇內。
波形
圖7A為根據一些實施例的電路的波形700A的曲線圖，所述電路諸如圖2A中的電路200A或圖2B中的電路200B。
波形700A包含藉由邊緣觸發正反器214、可程式化占空比參考產生器電路220以及擾頻器電路222或擾頻器電路600產生的訊號的波形。
在一些實施例中，曲線702表示藉由圖1及圖2A至圖 2C的邊緣觸發正反器214輸出的第一時脈輸出訊號CLKout；曲線704表示藉由可程式化占空比參考產生器電路220的輸出端子輸出的占空比參考訊號RS；且曲線706表示藉由擾頻器電路222或擾頻器電路600的輸出端子輸出的加擾訊號SS。
在此圖解說明中，曲線702具有4千兆赫的頻率及33%的占空比，曲線704具有0.33千兆赫的頻率及33%占空比，且曲線706具有1千兆赫的頻率及33%的占空比。
如圖7A中所示，時間T1與時間T2之間的時間是第一時脈輸出訊號CLKout的一個週期。
曲線702在一個週期中自高邏輯值轉變至低邏輯值或自低邏輯值轉變至高邏輯值十二次。
對於等於33%的輸入占空比DCin，藉由可程式化參考產生器電路220產生的曲線704(例如，訊號RS)對於12(Y=12)個數字的二進位字串為「111100000000」。在這一實例中，12個數字的二進位字串包含四個邏輯1及八個邏輯0，且邏輯1的數目除以二進位字串Y的長度(例如，4/12)對應於輸入占空比33%。
對於為「111100000000」的曲線704，曲線706(例如，訊號SS)對於12(Y=12)個數字的二進位字串為「100010001000」。
在一些實施例中，藉由重新配置一系列邏輯1及邏輯0，加擾訊號SS具有與占空比參考訊號RS的0.33千兆赫頻率相比增大的1千兆赫頻率，但擾頻訊號SS的占空比及參考訊號RS的占空比相同。在一些實施例中，擾頻器電路222或擾頻器電路600經組態以上轉換加擾訊號SS的頻率。在一些實施例中，藉由上轉換加擾訊號SS的頻率，使得濾波器224用於較高頻率的訊號，且 因此佔據比用於較低頻率的訊號的濾波器更小的面積。
用於加擾訊號SS及參考訊號RS的數據的其他配置或類型在本揭露的範疇內。
圖7B為根據一些實施例的電路的波形700B的曲線圖，所述電路諸如圖2A中的電路200A或圖2B中的電路200B。
波形700B包含圖7A的波形700A的經濾波版本。舉例而言，波形700B是藉由邊緣觸發正反器214、可程式化占空比參考產生器電路220以及擾頻器電路222或擾頻器電路600產生的訊號的經濾波版本。
在一些實施例中，曲線712表示藉由圖1及圖2A至圖2C的濾波器224輸出的經濾波加擾占空比訊號FS1；曲線714表示占空比參考訊號RS的經濾波版本；且曲線716表示藉由濾波器226的輸出端子輸出的經濾波第一時脈輸出訊號FS2。
在一些實施例中，控制器230經組態以基於藉由比較器228接收到的訊號(例如，訊號FS1及訊號FS2)的比較調整占空比調整電路206。因此，在一些實施例中，若藉由比較器228接收到的訊號(例如，訊號FS1及訊號FS2)之間的差值減小，則電路200A或電路200B的校準時間減少。相反地，在一些實施例中，若藉由比較器228接收到的訊號(例如，訊號FS1及訊號FS2)之間的差值增大，則電路200A或電路200B的校準時間增加。
在一些實施例中，曲線712(例如，經濾波加擾占空比訊號FS1)與曲線716(例如，經濾波第一時脈輸出訊號FS2)之間的差值小於曲線712(例如，經濾波加擾占空比訊號FS1)與曲線714(例如，占空比參考訊號RS的經濾波版本)之間的差值，這減 少電路200A或電路200B的校準時間。
有限狀態機狀態圖
圖8為根據一些實施例電路的狀態轉變的示圖800，所述電路諸如圖2A或圖2B中的控制器230。
在一些實施例中，示圖800為控制器230的狀態轉變圖。
示圖800包含狀態802、狀態804、狀態806、狀態808以及狀態810。
狀態802對應於控制器230的初始化(「INIT」)狀態。在一些實施例中，初始化狀態對應於初始化控制器230的各種參數。在一些實施例中，初始化狀態對應於重設控制器230的各種參數。在一些實施例中，控制器230的參數包含一組控制訊號CS、校準旗標訊號CAL、選擇控制訊號SEL或比較訊號CPS中的一或多者。在一些實施例中，在重設訊號RST具有邏輯1的值時，自圖示800中的其他狀態中的一者進入狀態802。在一些實施例中，在重設訊號RST具有邏輯0的值時，狀態802轉變至狀態804。
狀態804對應於控制器230的閒置狀態。在一些實施例中，閒置狀態對應於控制器230等待參數中的一者更新。在一些實施例中，狀態804可轉變至狀態806。在一些實施例中，在校準旗標訊號CAL具有邏輯1的值時，狀態804轉變至狀態806。在一些實施例中，狀態804可轉變至狀態802。
狀態806對應於控制器230的校準狀態。在一些實施例中，控制器230的校準狀態包含校準或調整第一時脈輸出訊號CLKout的占空比DC2。在一些實施例中，控制器230的校準狀態包含校準或調整占空比調整電路206。在一些實施例中，狀態806 轉變至狀態804、狀態808或狀態810。
在一些實施例中，狀態806轉變至狀態808以增大第一輸出時脈訊號CLKout的占空比DC2。在一些實施例中，在比較訊號CPS具有邏輯0的值時，狀態806轉變至狀態808。
在一些實施例中，狀態806轉變至狀態810以減小第一輸出時脈訊號CLKout的占空比DC2。在一些實施例中，在比較訊號CPS具有邏輯1的值時，狀態806轉變至狀態810。
在一些實施例中，在校準完成時，控制器230經組態以將校準旗標訊號CAL的值改變為邏輯0的值。舉例而言，在一些實施例中，若校準旗標訊號CAL具有邏輯0的值，則狀態806轉變至狀態804。在一些實施例中，校準在第一時脈輸出訊號CLKout的占空比DC2類似於輸入占空比DCin時完成，且狀態806經組態以轉變至狀態804。舉例而言，在一些實施例中，在校準狀態(狀態806)中，在多個狀態轉變Z之後(例如，在針對比較訊號CPS的一系列交替邏輯1或邏輯0及邏輯0或邏輯1值之後)，控制器230判定校準完成，且校準旗標訊號CAL改變為邏輯0的值，且狀態806轉變至狀態804。在一些實施例中，狀態轉變的數目Z在約2個轉變至約100個轉變的範圍內。在一些實施例中，若狀態轉變的數目Z小於2，則控制器230可能不具有足以達至穩態的數據點，且校準未完成且因此不準確。在一些實施例中，若狀態轉變的數目Z大於100，則控制器230達至穩態的時間可能過長且亦將耗費過長的校準時間。
狀態808對應於占空比調整電路206的占空比的增大。在一些實施例中，在狀態808中，控制器230經組態以增大第一 輸出時脈訊號CLKout的占空比DC2。在一些實施例中，控制器230經組態以藉由調整至少一組控制訊號CS或調整選擇控制訊號SEL來增大第一輸出時脈訊號CLKout的占空比DC2。隨後，狀態808轉變回至狀態806，其中控制器230等候比較訊號CPS的下一值。
狀態810對應於占空比調整電路206的占空比的減小。在一些實施例中，在狀態810中，控制器230經組態以減小第一輸出時脈訊號CLKout的占空比DC2。在一些實施例中，控制器230經組態以藉由調整至少一組控制訊號CS或調整選擇控制訊號SEL來減小第一輸出時脈訊號CLKout的占空比DC2。隨後，狀態810轉變回至狀態806，其中控制器230等候比較訊號CPS的下一值。
圖示800中的至少重設訊號RST、校準旗標訊號CAL或比較訊號CPS的其他值在本揭露的範疇內。圖示800中的其他狀態或狀態轉變在本揭露的範疇內。
方法
圖9為根據一些實施例的操作電路的方法的流程圖，所述電路諸如圖1、圖2A至圖2C或圖5至圖6的電路。應理解，額外操作可在圖9中所描繪的方法900之前、期間及/或之後執行，且一些其他製程在本文中可僅簡單描述。應理解，方法900利用圖1的電路100、對應的圖2A至圖2C的電路200A至電路200C或對應的圖5至圖6的電路500至電路600中的一或多者的特徵。
在方法900的操作902中，藉由環形振盪器產生第一組相位時脈訊號CLK1或相位時脈訊號CLK1'。在一些實施例中， 方法900的環形振盪器包含至少時脈產生電路102或環形振盪器202或環形振盪器202'。在一些實施例中，第一組相位時脈訊號CLK1或相位時脈訊號CLK1'具有第一占空比DC1。
在方法900的操作904中，基於第一組相位時脈訊號CLK1或相位時脈訊號CLK1'產生第二組相位時脈訊號CLK2。在一些實施例中，在操作904中，藉由一組位準移位器產生第二組相位時脈訊號CLK2。在一些實施例中，方法900的一組位準移位器包含至少位準移位器電路104、位準移位器電路204或位準移位器電路204'。在一些實施例中，回應於第一組相位時脈訊號CLK1或相位時脈訊號CLK1'中的對應相位時脈訊號產生第二組相位時脈訊號CLK2中的每一相位時脈訊號。
在方法900的操作906中，回應於第二組相位時脈訊號中的第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號CLKpm產生第一時脈輸出訊號CLKout。在一些實施例中，方法900的第二組相位時脈訊號中的第一相位時脈訊號包含第一相位時脈訊號CLKp1或經調整第一相位時脈訊號CLKp1'。在一些實施例中，第一時脈輸出訊號CLKout具有第二占空比DC2。在一些實施例中，第一時脈輸出訊號CLKout藉由占空比調整電路產生。在一些實施例中，方法900的占空比調整電路包含至少占空比調整電路106或206。在一些實施例中，對於方法900，第一時脈輸出訊號包含回應於經調整第一相位時脈訊號CLKp1'的經調整第一時脈輸出訊號。
在一些實施例中，操作906更包括至少操作906a、操作906b或操作906c(未圖示)。
在方法900的操作906a中，第二組相位時脈訊號CLK2中的第一相位時脈訊號經接收作為至邊緣觸發電路的第一輸入。在一些實施例中，方法900的邊緣觸發電路是邊緣觸發正反器214。在一些實施例中，至邊緣觸發電路的第一輸入對應於NOR邏輯閘NOR1的輸入端子。
在方法900的操作906b中，第二組相位時脈訊號的第二相位時脈訊號CLKpm藉由多工器210選為至邊緣觸發電路的第二輸入。在一些實施例中，至邊緣觸發電路的第二輸入對應於NOR邏輯閘NOR2的輸入端子。
在方法900的操作906c中，第二組相位時脈訊號的第二相位時脈訊號CLKpm經接收作為至邊緣觸發電路的第二輸入。
在方法900的操作908中，基於至少一輸入占空比DCin校準第一時脈輸出訊號CLKout的第二占空比DC2。在一些實施例中，對於方法900，第二占空比DC2藉由占空比校準電路經校準。在一些實施例中，方法900的占空比校準電路包含占空比校準電路108或占空比校準電路208。
在一些實施例中，操作908更包括至少操作908a、操作908b、操作908c、操作908d、操作908e、操作908f或操作908g(未圖示)。
在方法900的操作908a中，接收到輸入占空比DCin。在一些實施例中，輸入占空比DCin是自使用者接收。
在方法900的操作908b中，回應於輸入占空比DCin，藉由可程式化占空比參考產生器電路220產生占空比參考訊號RS。
在方法900的操作908c中，回應於占空比參考訊號RS，藉由擾頻器電路產生加擾占空比訊號。在一些實施例中，方法900的加擾占空比訊號包含加擾訊號SS。在一些實施例中，方法900的擾頻器電路包含擾頻器電路222或擾頻器電路600。
在方法900的操作908d中，回應於加擾占空比訊號，藉由第一濾波器產生經濾波加擾占空比訊號FS1。在一些實施例中，方法900的第一濾波器包含濾波器224。
在方法900的操作908e中，回應於第一時脈輸出訊號CLKout或經調整第一時脈輸出訊號藉由第二濾波器產生經濾波第一時脈輸出訊號FS2。在一些實施例中，方法900的第二濾波器包含濾波器226。
在方法900的操作908f中，基於經濾波加擾占空比訊號FS1與經濾波第一時脈輸出訊號FS2的比較，藉由比較器228產生比較訊號CPS。
在方法900的操作908g中，回應於比較訊號CPS，藉由控制器230產生一組控制訊號CS。
在方法900的操作910中，回應於至少一組控制訊號CS調整第一時脈輸出訊號CLKout。在一些實施例中，對於操作910，藉由占空比調整電路調整第一時脈輸出訊號。在一些實施例中，對於操作910，調整第一時脈輸出訊號CLKout，由此產生具有經調整第二占空比的經調整第一時脈輸出訊號。在一些實施例中，經調整第一時脈輸出訊號包含第一時脈輸出訊號CLKout。在一些實施例中，經調整第二占空比包含第二占空比DC2。在一些實施例中，操作910對應於執行第一時脈輸出訊號CLKout的占空比 DC2的精細調諧。
在一些實施例中，操作910更包括至少操作910a、操作910b、操作910c、操作910d或操作910e(未圖示)。
在方法900的操作910a中，回應於至少所述一組控制訊號CS調整第二組相位時脈訊號CLK2中的第一相位時脈訊號，由此產生第二組相位時脈訊號CKL2中的經調整第一相位時脈訊號CLKp1'。在一些實施例中，對於操作910a。第二組相位時脈CLK2中的第一相位時脈藉由占空比調整電路調整。
在方法900的操作910b中，第二組相位時脈訊號中的經調整第一相位時脈訊號經接收作為至邊緣觸發電路的第一輸入。
在方法900的操作910c中，第二組相位時脈訊號的第二相位時脈訊號CLKpm藉由多工器210選為至邊緣觸發電路的第二輸入。在一些實施例中，回應於選擇控制訊號SEL藉由多工器210選擇第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm。在一些實施例中，操作910對應於執行第一時脈輸出訊號CLKout的占空比DC2的粗略調諧。
在方法900的操作910d中，第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm經接收作為至邊緣觸發電路的第二輸入。
在方法900的操作910e中，回應於第二組相位時脈訊號CLK2中的經調整第一相位時脈訊號CLKp1'及第二組相位時脈訊號CLK2中的第二相位時脈訊號CLKpm，藉由邊緣觸發電路產生經調整第一時脈輸出訊號。
在一些實施例中，並不執行方法900的操作中的一或多 者。雖然上文參考圖1、圖2A至圖2C描述方法900，但應理解，方法900利用圖3至圖9中的一或多者的特徵。在一些這些實施例中，方法900的其他操作將與圖3至圖9的電路300至電路900的描述及操作一致地執行。
本揭露的實施例不限於特定低邏輯值，或在以上描述中使用的各種訊號的高邏輯值亦用於說明。在激活及/或去激活訊號時，實施例不限於特定邏輯值。選擇不同邏輯值在各種實施例的範疇內。選擇環形振盪器202或環形振盪器202'中的不同數目個級在各種實施例的範疇內。選擇位準移位器電路204或位準移位器電路204'中的不同數目個位準移位器在各種實施例的範疇內。選擇環形振盪器202或環形振盪器202'中的不同數目個反相器在各種實施例的範疇內。
圖10為根據一些實施例的可在圖1的占空比調整電路106、圖1的校準電路108、圖2A至圖2B的占空比調整電路206或圖2A至圖2B的校準電路208中的一或多者中使用的控制器1000的示意圖。
在一些實施例中，控制器1000可用作圖2A至圖2B的可程式化占空比參考產生器電路220、圖2A至圖2B的擾頻器電路222或圖6的擾頻器電路600中的一或多者。在一些實施例中，控制器1000是圖2A至圖2B中示出的控制器230的實施例。在一些實施例中，控制器1000是圖6中示出的控制器620的實施例。在一些實施例中，控制器1000為實施根據一或多個實施例的圖8的狀態圖800的至少一部分或圖9的方法900的計算裝置。
控制器1000包含硬體處理器1002及編碼有(即儲存) 電腦程式碼(即一組可執行指令)的非暫時性電腦可讀儲存媒體1004。電腦可讀儲存媒體1004亦編碼有用於介接占空比調整電路206、可程式化占空比參考產生器電路220、擾頻器電路222或擾頻器電路600或比較器228中的至少一或多者的指令1007。處理器1002經由匯流排1008電耦接至電腦可讀儲存媒體1004。處理器1002亦藉由匯流排1008電耦接至I/O介面1010。網路介面亦藉由匯流排1008電連接至處理器1002。網路介面連接至網路，使得處理器1002及電腦可讀儲存媒體1004能夠經由網路連接至外部元件。處理器1002經組態以執行編碼於電腦可讀儲存媒體1004中的電腦程式碼，以便使控制器1000可用於執行如狀態圖800或方法900中所描述的操作的一部分或全部。
在一些實施例中，處理器1002為中央處理單元(central processing unit；CPU)、多處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)，及/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體1004為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體1004包含半導體或固態記憶體、磁帶、抽取式電腦磁盤、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟，及/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體1004包含緊密光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊密光碟讀取/寫入(compact disk-read/write；CD-R/W)，及/或數位視訊光碟(digital video disc；DVD)。
在一些實施例中，儲存媒體1004儲存經組態以使得控制器1000執行狀態圖800或方法900的電腦程式碼。在一些實施例中，儲存媒體1004亦儲存執行狀態圖800或方法900所需要的資訊以及在狀態圖800或方法900的執行期間產生的資訊，諸如參考訊號1016、加擾訊號1018、時脈輸出訊號1020、占空比訊號1022、比較器輸出訊號1024、一組控制訊號1026、選擇訊號1028或FSM訊號1030，及/或用以執行狀態圖800或方法900的操作的一組可執行指令。
在一些實施例中，儲存媒體1004儲存用於介接占空比調整電路206、可程式化占空比參考產生器電路220、擾頻器電路222或擾頻器電路600或比較器228中的至少一或多者的指令(例如，電腦程式碼)。所述指令(例如，電腦程式碼)使得處理器1002能夠產生可由占空比調整電路206、可程式化占空比參考產生器電路220、擾頻器電路222或擾頻器電路600或比較器228中的一或多者讀取以有效地實施狀態圖800或方法900的指令。
控制器1000包含I/O介面1010。I/O介面1010耦接至外部電路。在一些實施例中，I/O介面1010包含用於將資訊及命令傳達至處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊，及/或游標方向按鍵。
控制器1000亦包含耦接至處理器1002的網路介面。網路介面允許控制器1000與網路通信，一或多個其他電腦系統連接至所述網路。網路介面包含無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路、USB或IEEE-13104。在一些實施例中，狀態圖800或方法900在 兩個或更多個系統1000中實施，且諸如參考訊號、加擾訊號、時脈輸出訊號、占空比訊號、比較器輸出訊號、一組控制訊號、選擇訊號或FSM訊號的資訊藉由網路在不同系統1000之間交換。
控制器1000經組態以經由I/O介面1010或網路介面接收與參考訊號有關的資訊。資訊藉由匯流排1008轉移至處理器1002以產生參考訊號。參考訊號隨後作為參考訊號1016儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與加擾訊號有關的資訊。資訊作為加擾訊號1018儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與時脈輸出訊號有關的資訊。資訊作為時脈輸出訊號1020儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與占空比訊號有關的資訊。資訊作為占空比訊號1022儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與比較器輸出訊號有關的資訊。資訊作為比較器輸出訊號1024儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與一組控制訊號有關的資訊。資訊作為一組控制訊號1026儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與選擇訊號有關的資訊。資訊作為選擇訊號1028儲存在電腦可讀媒體1004中。控制器1000經組態以經由I/O介面1010或網路介面接收與FSM訊號有關的資訊。資訊作為FSM訊號1030儲存在電腦可讀媒體1004中。
在一些實施例中，參考訊號1016包含占空比參考訊號RS。在一些實施例中，加擾訊號1018包含加擾訊號SS或加擾訊 號X1。在一些實施例中，時脈輸出訊號1020包含第一時脈輸出訊號CLKout。在一些實施例中，占空比訊號1022包含至少占空比DC1、占空比DC2或輸入占空比DCin。在一些實施例中，比較器輸出訊號1024包含比較訊號CPS。在一些實施例中，一組控制訊號1026包含一組控制訊號CS。在一些實施例中，選擇訊號1028包含選擇控制訊號SEL。在一些實施例中，FSM訊號包含至少重設訊號RST、校準旗標訊號CAL、比較訊號CPS、加擾訊號X1或第二XOR輸出訊號X2。
在一些實施例中，狀態圖800或方法900的至少部分實施為用於藉由處理器執行的獨立軟體應用程式。在一些實施例中，狀態圖800或方法900的至少部分實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，狀態圖800或方法900的至少部分實施為用於軟體應用程式的外掛程式。
本說明書的一個態樣是關於一種時脈電路。時脈電路包含一組位準移位器、調整電路以及校準電路。一組位準移位器經組態以輸出具有第一占空比的第一組相位時脈訊號。在一些實施例中，一組位準移位器中的每一位準移位器經組態以輸出第一組相位時脈訊號中的對應相位時脈訊號。在一些實施例中，調整電路耦接至一組位準移位器，且經組態以回應於第一組相位時脈訊號中的第一相位時脈訊號及第一組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，且回應於至少一組控制訊號調整第一時脈輸出訊號及第二占空比。在一些實施例中，第一時脈輸出訊號具有不同於第一占空比的第二占空比。在一些實施例中， 校準電路耦接至調整電路，且經組態以基於輸入占空比執行第一時脈輸出訊號的第二占空比的占空比校準，且回應於占空比校準產生一組控制訊號。在一些實施例中，時脈電路更包含耦接至一組位準移位器的時脈產生電路。在一些實施例中，時脈產生電路具有一組級，且經組態以產生具有第一占空比的第二組相位時脈訊號。在一些實施例中，時脈產生電路的一組級中的每一級經組態以將第二組相位時脈訊號中的對應相位時脈訊號輸出至一組位準移位器中的對應位準移位器。在一些實施例中，每一位準移位器經組態以基於第二組相位時脈訊號中的對應相位時脈訊號輸出第一組相位時脈訊號中的對應相位時脈訊號。在一些實施例中，時脈產生電路包含環形振盪器。在一些實施例中，調整電路包含可調整延遲電路、多工器以及正反器。在一些實施例中，可調整延遲電路耦接至一組位準移位器中的第一位準移位器，且經組態以回應於第一組相位時脈訊號中的第一相位時脈訊號及一組控制訊號輸出經調整第一相位時脈訊號或第一組相位時脈訊號中的第一相位時脈訊號。在一些實施例中，多工器耦接至一組位準移位器中的至少第二位準移位器，且經組態以接收選擇控制訊號及第一組相位時脈訊號中的至少一相位時脈訊號，且經組態以輸出第一組相位時脈訊號中的第二相位時脈訊號。在一些實施例中，正反器耦接至多工器及可調整延遲電路，且經組態以回應於經調整第一相位時脈訊號或第一組相位時脈訊號中的第一相位時脈訊號及第一組相位時脈訊號中的第二相位時脈訊號輸出第一時脈輸出訊號。在一些實施例中，正反器包含邊緣觸發正反器。在一些實施例中，邊緣觸發正反器包含第一NOR邏輯閘及第二NOR邏輯 閘。在一些實施例中，第一NOR邏輯閘具有經組態以輸出第一時脈輸出訊號且耦接至校準電路的第一輸出端子、耦接至多工器的第一輸入端子，以及第二輸入端子。在一些實施例中，第二NOR邏輯閘具有經組態以輸出反相第一時脈輸出訊號且耦接至第一NOR邏輯閘的第二輸入端子的第一輸出端子、耦接至可調整延遲電路的第一輸入端子以及耦接至第一NOR邏輯閘的第一輸出端子的第二輸入端子。在一些實施例中，校準電路包含可程式化占空比參考產生器電路、擾頻器電路、第一濾波器、第二濾波器、比較器以及控制器。在一些實施例中，可程式化占空比參考產生器電路經組態以接收輸入占空比，且回應於輸入占空比產生占空比參考訊號。在一些實施例中，擾頻器電路耦接至可程式化占空比參考產生器電路，且經組態以回應於占空比參考訊號產生加擾占空比訊號。在一些實施例中，第一濾波器耦接至擾頻器電路，且經組態以回應於加擾占空比訊號產生經濾波加擾占空比訊號。在一些實施例中，第二濾波器耦接至正反器，且經組態以回應於第一時脈輸出訊號產生經濾波第一時脈輸出訊號。在一些實施例中，比較器耦接至第一濾波器及第二濾波器，且經組態以基於經濾波加擾占空比訊號及經濾波第一時脈輸出訊號的比較產生比較訊號。在一些實施例中，控制器耦接至比較器及可調整延遲電路，且經組態以回應於比較訊號產生一組控制訊號。在一些實施例中，至少第一濾波器或第二濾波器包含低通濾波器。
本說明書的另一態樣是關於一種時脈占空比調整及校準電路。時脈占空比調整及校準電路包含環形振盪器、一組位準移位器、占空比調整電路以及占空比校準電路。在一些實施例中， 環形振盪器具有一組級。在一些實施例中，環形振盪器經組態以產生具有第一占空比的第一組相位時脈訊號。在一些實施例中，所述一組位準移位器耦接至環形振盪器，且經組態以輸出第二組相位時脈訊號。在一些實施例中，每一位準移位器耦接至環形振盪器的一組級中的對應級。在一些實施例中，每一位準移位器經組態以基於第一組相位時脈訊號中的對應相位時脈訊號輸出第二組相位時脈訊號中的對應相位時脈訊號。在一些實施例中，占空比調整電路耦接至一組位準移位器，且經組態以接收第二組相位時脈訊號，回應於第二組相位時脈訊號中的第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，以及回應於至少一組控制訊號調整第一時脈輸出訊號及占空比。在一些實施例中，第一時脈輸出訊號具有占空比。在一些實施例中，占空比校準電路耦接至占空比調整電路，且經組態以基於輸入占空比執行第一時脈輸出訊號的占空比的校準，且回應於第一時脈輸出訊號的占空比的校準產生一組控制訊號。在一些實施例中，環形振盪器包含第一組反相器、第二組反相器以及一組緩衝器。在一些實施例中，第一組反相器以環的形式彼此耦接。在一些實施例中，第一末端上的第一反相器的輸出端子耦接至與第一末端相對的末端上的第二反相器的輸入端子。在一些實施例中，第一組反相器中的每一反相器對應於一組級中的級，且一組級中的級的數目是奇數。在一些實施例中，第二組反相器中的每一反相器耦接至第一組反相器中的一對對應反相器及一組位準移位器中的對應位準移位器。在一些實施例中，一組緩衝器中的每一緩衝器耦接至第一組反相器中的另一對對應反相器及一組位準 移位器中的另一對應位準移位器。在一些實施例中，環形振盪器包含差分環形振盪器及第一組反相器。在一些實施例中，差分環形振盪器具有一組級中的偶數個級。在一些實施例中，第一組反相器中的每一反相器耦接至環形振盪器的一組級中的對應級及一組位準移位器中的對應位準移位器。在一些實施例中，差分環形振盪器包含第二組反相器、第三組反相器以及一組鎖存器。在一些實施例中，第二組反相器處於具有第一末端及與第一末端相對的第二末端的第一路徑中。在一些實施例中，第二組反相器中的每一反相器對應於一組級中的級。在一些實施例中，第三組反相器處於具有第三末端及與第三末端相對的第四末端的第二路徑中，第二末端耦接至第三末端，且第四末端耦接至第一末端。在一些實施例中，第三組反相器中的每一反相器對應於一組級中的級。在一些實施例中，一組鎖存器中的每一鎖存器耦接在第一路徑與第二路徑之間。在一些實施例中，一組鎖存器中的每一鎖存器對應於一組級中的級。在一些實施例中，占空比調整電路包含多工器、可調整延遲電路以及邊緣觸發正反器。在一些實施例中，多工器耦接至一組位準移位器中的一子組位準移位器。在一些實施例中，多工器經組態以自一組位準移位器中的對應子組位準移位器接收選擇控制訊號及第二組相位時脈訊號中的一子組相位時脈訊號，且經組態以輸出第二組相位時脈訊號中的第二相位時脈訊號。在一些實施例中，可調整延遲電路耦接至一組位準移位器中的第一位準移位器，且經組態以回應於第二組相位時脈訊號中的第一相位時脈訊號及一組控制訊號輸出經調整第一相位時脈訊號或第二組相位時脈訊號中的第一相位時脈訊號。在一些實施例 中，邊緣觸發正反器耦接至多工器及可調整延遲電路，且經組態以回應於經調整第一相位時脈訊號或第二組相位時脈訊號中的第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號輸出第一時脈輸出訊號。在一些實施例中，邊緣觸發正反器包含SR正反器。在一些實施例中，SR正反器包含第一NOR邏輯閘及第二NOR邏輯閘。在一些實施例中，第一NOR邏輯閘具有經組態以輸出第一時脈輸出訊號且耦接至占空比校準電路的第一輸出端子、耦接至多工器的第一輸入端子，以及第二輸入端子。在一些實施例中，第二NOR邏輯閘具有經組態以輸出反相第一時脈輸出訊號且耦接至第一NOR邏輯閘的第二輸入端子的第一輸出端子、耦接至可調整延遲電路的第一輸入端子以及耦接至第一NOR邏輯閘的第一輸出端子的第二輸入端子。在一些實施例中，占空比校準電路包含可程式化占空比參考產生器電路、擾頻器電路、第一濾波器、第二濾波器、比較器以及控制器。在一些實施例中，可程式化占空比參考產生器電路經組態以接收輸入占空比，且回應於輸入占空比產生占空比參考訊號。在一些實施例中，擾頻器電路耦接至可程式化占空比參考產生器電路，且經組態以回應於占空比參考訊號產生加擾占空比訊號。在一些實施例中，第一濾波器耦接至擾頻器電路，且經組態以回應於加擾占空比訊號產生經濾波加擾占空比訊號。在一些實施例中，第二濾波器耦接至邊緣觸發正反器，且經組態以回應於第一時脈輸出訊號產生經濾波第一時脈輸出訊號。在一些實施例中，比較器耦接至第一濾波器及第二濾波器，且經組態以基於經濾波加擾占空比訊號及經濾波第一時脈輸出訊號的比較產生比較訊號。在一些實施例中，控制器 耦接至比較器及可調整延遲電路，且經組態以回應於比較訊號產生一組控制訊號。在一些實施例中，第一濾波器包含第一低通濾波器，所述第一低通濾波器包含第一電阻器及第一電容器。在一些實施例中，第二濾波器包含第二低通濾波器，所述第二低通濾波器包含第二電阻器及第二電容器。在一些實施例中，第一電阻器具有等於第二電阻器的第二電阻的第一電阻，且第一電容器具有等於第二電容器的第二電容的第一電容。
本說明書的又一態樣是關於一種操作時脈占空比調整及校準電路的方法。在一些實施例中，所述方法包含：藉由環形振盪器產生具有第一占空比的第一組相位時脈訊號，環形振盪器具有一組級；基於第一組相位時脈訊號藉由一組位準移位器產生第二組相位時脈訊號，所述一組位準移位器耦接至環形振盪器；回應於第二組相位時脈訊號中的第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號藉由占空比調整電路產生第一時脈輸出訊號；以及基於至少輸入占空比藉由占空比校準電路校準第一時脈輸出訊號的第二占空比。在一些實施例中，占空比校準電路耦接至占空比調整電路。在一些實施例中，回應於第一組相位時脈訊號中的對應相位時脈訊號產生第二組相位時脈訊號中的每一相位時脈訊號。在一些實施例中，第一時脈輸出訊號具有第二占空比。在一些實施例中，占空比校準電路耦接至占空比調整電路。在一些實施例中，產生第一時脈輸出訊號包含接收第二組相位時脈訊號中的第一相位時脈訊號作為至邊緣觸發電路的第一輸入；藉由多工器選擇第二組相位時脈訊號中的第二相位時脈訊號作為至邊緣觸發電路第二輸入；以及接收第二組相位時脈訊號中 的第二相位時脈訊號作為至邊緣觸發電路的第二輸入。在一些實施例中，所述方法更包含回應於至少一組控制訊號藉由占空比調整電路調整第一時脈輸出訊號，由此產生具有經調整第二占空比的經調整第一時脈輸出訊號。在一些實施例中，調整第一時脈輸出訊號包含回應於至少一組控制訊號藉由占空比調整電路調整第二組相位時脈訊號中的第一相位時脈訊號，由此產生第二組相位時脈訊號中的經調整第一相位時脈訊號；接收第二組相位時脈訊號中的經調整第一相位時脈訊號作為至邊緣觸發電路的第一輸入；藉由多工器選擇第二組相位時脈訊號中的第二相位時脈訊號作為至邊緣觸發電路的第二輸入；接收第二組相位時脈訊號中的第二相位時脈訊號作為至邊緣觸發電路的第二輸入；以及回應於第二組相位時脈訊號中的經調整第一相位時脈訊號及第二組相位時脈訊號中的第二相位時脈訊號藉由邊緣觸發電路產生經調整第一時脈輸出訊號。在一些實施例中，基於輸入占空比校準第一時脈輸出訊號的第二占空比包含：自使用者接收輸入占空比；回應於輸入占空比藉由可程式化占空比參考產生器電路產生占空比參考訊號；回應於占空比參考訊號藉由擾頻器電路產生加擾占空比訊號，所述擾頻器電路耦接至可程式化占空比參考產生器電路；回應於加擾占空比訊號藉由第一濾波器產生經濾波加擾占空比訊號，第一濾波器耦接至擾頻器電路；回應於第一時脈輸出訊號或經調整第一時脈輸出訊號藉由第二濾波器產生經濾波第一時脈輸出訊號，所述第二濾波器耦接至邊緣觸發電路；基於經濾波加擾占空比訊號及經濾波第一時脈輸出訊號的比較藉由比較器產生比較訊號，所述比較器耦接至第一濾波器及第二濾波器；以及回應 於所述比較訊號藉由控制器產生一組控制訊號，所述控制器耦接至比較器及延遲調整電路。
已描述許多實施例。儘管如此，應理解可在不背離本揭露內容的精神及範疇的情況下進行各種修改。舉例而言，出於說明的目的將各種電晶體示出為特定摻雜劑類型(例如，N型金屬氧化物半導體或P型金屬氧化物半導體(NMOS或PMOS))。本揭露內容的實施例不限於特定類型。針對特定電晶體選擇不同摻雜劑類型在各種實施例的範疇內。用於上文描述的各種訊號的低或高邏輯值亦用於說明。在激活及/或去激活訊號時，各種實施例不限於特定邏輯值。選擇不同邏輯值在各種實施例的範疇內。在各種實施例中，電晶體充當交換器。替代電晶體使用的交換電路在各種實施例的範疇內。在各種實施例中，電晶體的源極可經組態為汲極，且汲極可經組態為源極。因此，術語源極與汲極可互換使用。各種訊號由對應的電路產生，但簡單起見並未示出所述電路。
各種圖式出於說明示出使用離散電容器的電容電路。可使用等效電路。舉例而言，可替代離散電容器使用電容裝置、電路或網路(例如，電容器、電容元件、裝置、電路或其類似者的組合)。以上說明包含例示性步驟，但所述步驟不一定按所示次序執行。根據所揭露實施例的精神及範疇，可視需要添加步驟、替換步驟、改變步驟的次序及/或消除步驟。
前文概述若干實施例的特徵以使得所屬領域的技術人員可更佳地理解本揭露內容的態樣。所屬領域的技術人員應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實 施例的相同目的及/或達成相同優勢的其他方法及結構的基礎。所屬領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代及更改。
100:電路
102:時脈產生電路
104:位準移位器
106:占空比調整電路
108:占空比校準電路
CS:控制訊號
CLK1:第一組相位時脈訊號
CLK2:第二組相位時脈訊號
CLKout:第一時脈輸出訊號
DC1、DC2:占空比
DCin:輸入占空比
VDDM:第二供應電壓

Claims (10)

  1. 一種時脈電路，包括：經組態以輸出具有第一占空比的第一組相位時脈訊號的一組位準移位器，所述一組位準移位器中的每一位準移位器經組態以輸出所述第一組相位時脈訊號中的對應相位時脈訊號；調整電路，耦接至所述一組位準移位器，且經組態以：回應於所述第一組相位時脈訊號中的第一相位時脈訊號以及所述第一組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，所述第一時脈輸出訊號具有不同於所述第一占空比的第二占空比，以及回應於至少一組控制訊號調整所述第一時脈輸出訊號以及所述第二占空比；以及校準電路，耦接至所述調整電路，且經組態以基於輸入占空比執行所述第一時脈輸出訊號的所述第二占空比的占空比校準，且回應於所述占空比校準產生所述一組控制訊號。
  2. 如申請專利範圍第1項所述的時脈電路，更包括：耦接至所述一組位準移位器的時脈產生電路，所述時脈產生電路具有一組級，且經組態以產生具有所述第一占空比的第二組相位時脈訊號，所述時脈產生電路的所述一組級中的每一級經組態以將所述第二組相位時脈訊號中的對應相位時脈訊號輸出至所述一組位準移位器中的對應位準移位器，其中每一位準移位器經組態以基於所述第二組相位時脈訊號中的所述對應相位時脈訊號輸出所述第一組相位時脈訊號中的所述對應相位時脈訊號。
  3. 如申請專利範圍第1項所述的時脈電路，其中所述調整電路包括：可調整延遲電路，耦接至所述一組位準移位器中的第一位準移位器，且經組態以回應於所述第一組相位時脈訊號中的所述第一相位時脈訊號及所述一組控制訊號輸出經調整第一相位時脈訊號或所述第一組相位時脈訊號中的所述第一相位時脈訊號；多工器，耦接至所述一組位準移位器中的至少第二位準移位器，且經組態以接收選擇控制訊號及所述第一組相位時脈訊號中的至少一相位時脈訊號，且經組態以輸出所述第一組相位時脈訊號中的所述第二相位時脈訊號；以及正反器，耦接至所述多工器及所述可調整延遲電路，且經組態以回應於所述經調整第一相位時脈訊號或所述第一組相位時脈訊號中的所述第一相位時脈訊號，以及所述第一組相位時脈訊號中的所述第二相位時脈訊號輸出所述第一時脈輸出訊號。
  4. 一種時脈占空比調整及校準電路，包括：具有一組級的環形振盪器，所述環形振盪器經組態以產生具有第一占空比的第一組相位時脈訊號；一組位準移位器，耦接至所述環形振盪器，且經組態以輸出第二組相位時脈訊號，每一位準移位器耦接至所述環形振盪器的所述一組級中的對應級，每一位準移位器經組態以基於所述第一組相位時脈訊號中的對應相位時脈訊號輸出所述第二組相位時脈訊號中的對應相位時脈訊號；占空比調整電路，耦接至所述一組位準移位器，且經組態以：接收所述第二組相位時脈訊號， 回應於所述第二組相位時脈訊號中的第一相位時脈訊號及所述第二組相位時脈訊號中的第二相位時脈訊號產生第一時脈輸出訊號，所述第一時脈輸出訊號具有占空比，以及回應於至少一組控制訊號調整所述第一時脈輸出訊號以及所述占空比；以及占空比校準電路，耦接至所述占空比調整電路，且經組態以基於輸入占空比執行所述第一時脈輸出訊號的所述占空比的校準，且回應於所述第一時脈輸出訊號的所述占空比的所述校準產生所述一組控制訊號。
  5. 如申請專利範圍第4項所述的時脈占空比調整及校準電路，其中所述環形振盪器包括：以環的形式彼此耦接的第一組反相器，其中第一末端上的第一反相器的輸出端子耦接至與所述第一末端相對的末端上的第二反相器的輸入端子，所述第一組反相器中的每一反相器對應於所述一組級中的級，且所述一組級中的級的數目是奇數；第二組反相器，所述第二組反相器中的每一反相器耦接至所述第一組反相器中的一對對應反相器及所述一組位準移位器中的對應位準移位器；以及一組緩衝器，所述一組緩衝器中的每一緩衝器耦接至所述第一組反相器中的另一對對應反相器及所述一組位準移位器中的另一對應位準移位器。
  6. 如申請專利範圍第4項所述的時脈占空比調整及校準電路，其中所述環形振盪器包括：差分環形振盪器，具有所述一組級中的偶數個級；以及 第一組反相器，所述第一組反相器中的每一反相器耦接至所述環形振盪器的所述一組級中的對應級及所述一組位準移位器中的對應位準移位器。
  7. 如申請專利範圍第4項所述的時脈占空比調整及校準電路，其中所述占空比調整電路包括：耦接至所述一組位準移位器中的一子組位準移位器的多工器，所述多工器經組態以自所述一組位準移位器中的對應子組位準移位器接收選擇控制訊號及所述第二組相位時脈訊號中的一子組相位時脈訊號，且經組態以輸出所述第二組相位時脈訊號中的所述第二相位時脈訊號；可調整延遲電路，耦接至所述一組位準移位器中的第一位準移位器，且經組態以回應於所述第二組相位時脈訊號中的所述第一相位時脈訊號以及所述一組控制訊號輸出經調整第一相位時脈訊號或所述第二組相位時脈訊號中的所述第一相位時脈訊號；以及邊緣觸發正反器，耦接至所述多工器及所述可調整延遲電路，且經組態以回應於所述經調整第一相位時脈訊號或所述第二組相位時脈訊號中的所述第一相位時脈訊號，以及所述第二組相位時脈訊號中的所述第二相位時脈訊號輸出所述第一時脈輸出訊號。
  8. 一種操作時脈占空比調整及校準電路的方法，所述方法包括：藉由環形振盪器產生具有第一占空比的第一組相位時脈訊號，所述環形振盪器具有一組級； 基於所述第一組相位時脈訊號藉由一組位準移位器產生第二組相位時脈訊號，所述一組位準移位器耦接至所述環形振盪器，所述第二組相位時脈訊號中的每一相位時脈訊號回應於所述第一組相位時脈訊號中的對應相位時脈訊號而產生；回應於所述第二組相位時脈訊號中的第一相位時脈訊號及所述第二組相位時脈訊號中的第二相位時脈訊號藉由占空比調整電路產生第一時脈輸出訊號，所述第一時脈輸出訊號具有第二占空比；以及基於至少輸入占空比藉由占空比校準電路校準所述第一時脈輸出訊號的所述第二占空比，所述占空比校準電路耦接至所述占空比調整電路。
  9. 如申請專利範圍第8項所述的方法，其中產生所述第一時脈輸出訊號包括：接收所述第二組相位時脈訊號中的所述第一相位時脈訊號作為至邊緣觸發電路的第一輸入；藉由多工器選擇所述第二組相位時脈訊號中的所述第二相位時脈訊號作為至所述邊緣觸發電路的第二輸入；以及接收所述第二組相位時脈訊號中的所述第二相位時脈訊號作為至所述邊緣觸發電路的所述第二輸入。
  10. 如申請專利範圍第8項所述的方法，更包括：回應於至少一組控制訊號藉由所述占空比調整電路調整所述第一時脈輸出訊號，由此產生具有經調整第二占空比的經調整第一時脈輸出訊號。
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