TWI437816B - 電感電容共振腔（ＬＣ－ｔａｎｋ）震盪裝置與輸出時脈方法 - Google Patents

電感電容共振腔（ＬＣ－ｔａｎｋ）震盪裝置與輸出時脈方法 Download PDF

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Hong Yean Hsieh
Chao Cheng Lee
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Description

電感電容共振腔(LC-tank)震盪裝置與輸出時脈方法
本發明係關於一種電子電路，尤指一種(但不侷限於)單晶積體電路部份電路之數位控制震盪裝置與其電路元件。
在數位控制震盪器中，工作頻率的調整，係藉由致能(Enabling)或禁能(Disabling)許多調諧電路元件而成。該些調諧電路元件可為任何構件與電路，如電晶體或可變電容。然而，調整頻率時為了能提供較高的調諧解析度與較大的調整範圍，習知技術需要大量的調諧電路元件來調整頻率。
於電壓與溫度變異下，要涵蓋同一調整範圍且讓諧整電路元件的解析度愈佳，則所需之調諧電路元件愈多。再者，為了降低面積成本，實需一高效存取與儲存機制之電路。
本發明之目的之一，在提供一種電感電容共振腔(LC-tank)震盪裝置與輸出時脈方法，其可減少調諧電路元件之數目。
本發明之目的之一，在提供一種電感電容共振腔震盪裝置與輸出時脈方法，其利用記憶單元陣列為基礎之存儲方案，可達成高效的存取效果。
本發明實施例之特點之一係利用雙記憶區塊之結構，使多個位於不同記憶區塊的調諧電路元件可同進行存取動作。
本發明實施例之特點之一例利用一分數波形產生器以一高速時脈產生一訊號以啟動或禁能調諧電路元件，依此方式調諧之解析度可更降低。
本發明係關於耦接不同的調諧電路至電感電容共振腔(LC tank)。一實施例中，一數位控制電感電容共振腔震盪裝置係利用耦接不同的調諧電路至一電感電容共振腔所建構而成。該調諧電路可包含一單記憶區塊調諧單元、一雙記憶區塊調諧單元、或一分數調諧電路。上述每一調諧電路之調諧單元可包含一調諧電路元件與一記憶單元。
本發明之一實施例中，係利用單記憶區塊控制器控制單記憶區塊調諧單元、雙記憶區塊控制器控制雙記憶區塊調諧單元、及分數波形產生器控制分數調諧電路。單記憶區塊控制器與雙記憶區塊控制器根據一數位整數輸入分別產生字元線與位元線訊號，以分別調整單記憶區塊調諧單元與雙記憶區塊調諧單元之電容值。該分數波形產生器根據一數位分數輸入產生一高速時脈，以調整分數調諧電路之電容值。
本發明之一實施例中，一調諧電路元件被致能時，其決定一第一電容值；一調諧電路元件被禁能時，其決定一第二電容值。當相關的控制輸入訊號為二進位制1，調諧電路元件被致能；當相關的控制輸入訊號為二進位制0，調諧電路元件被禁能。一實施例，該調諧電路元件是由一相關記憶單元輸出之邏輯控制訊號控制。另一實施例，分數波形產生器產生一分數控制訊號，以直接致能與禁能調諧電路元件。每一調諧電路之電容值係由每一調諧電路中被致能與禁能之調諧電路元件數目而定。
本發明之一實施例中，單記憶區塊調諧單元包含有以矩陣結構配置之二維陣列調諧單元。該矩陣包含有大小為M之第一維(first dimension)(即列(row))、與大小為N之第二維(即行(column))。單記憶區塊調諧單元係接收M字元線、N位元線、及N互補位元線之訊號，且於其兩輸出節點間產生一C 1 電容值。依據其矩陣結構之索引設計，每一調諧單元係由其對應的字元線、位元線、及互補位元線來控制。當一調諧單元對應之字元線被指派(Assert)，一邏輯值經由調諧單元對應之位元線寫入。若二進位制1寫入調諧單元，調諧單元之調諧電路元件被致能；若二進位制0寫入調諧單元，調諧單元之調諧電路元件被禁能。調諧單元的電容值由寫入調諧單元之邏輯值決定。單記憶區塊調諧單元之電容值C 1 係由被致能與禁能的調諧電路元件數目、及每一調諧電路元件之第一電容值、第二電容值決定。
本發明之一實施例中，雙記憶區塊調諧單元包含有一以矩陣方式配致之二維調諧單元陣列，其中M x N調諧單元係設置於M列(row)與N行(column)。雙記憶區塊調諧單元包含兩個區塊：一低區塊與一高區塊，第一N1列之調諧單元係設於低區塊中，而其他(N-N1)列之調諧單元係設於高區塊中。一實施例，N1等於N/2。低區塊與高區塊之調諧單元是由不同組之字元線控制。雙記憶區塊調諧單元係接收M個高區塊字元線、M個低區塊字元線、N個位元線、及N個互補位元線之訊號，以產生一電容值C 2 。該調諧單元可設置於低區塊或高區塊中。依據矩陣結構之索引設計，高區塊之每一調諧單元係由其對應之高區塊字元線、其對應之位元線、及其對應之互補位元線所控制；而低區塊之每一調諧單元係由其對應之低區塊字元線、其對應之位元線、及其對應之互補位元線所控制。雙記憶區塊調諧單元之調諧電路元件之致能與禁能狀態可決定其輸出之電容值C 2 。
調諧電路元件之第一、第二電容值的變化，基本上可決定數位控制電感電容共振腔震盪裝置之解析度。利用高速時脈致能或禁能分數調諧電路之調諧電路元件，可讓調諧解析度更加地降低。一實施例中，分數調諧電路接收分數波形產生器輸出之分數控制訊號，以致能或禁能調諧電路元件並產生一電容值C 3 。該電容值C 3 的數值係由分數調諧電路之調諧電路元件是否被致能而決定。長期平均(Long-run average)之電容值C 3 之數值係介於調諧電路元件之第一電容值與第二電容值之間。一實施例中，分數波形產生器係接收數位分數輸入值、高速時脈，以產生分數控制訊號，而致能或禁能分數調諧電路之調諧電路元件。
本發明實施例之數位控制震盪裝置之頻率係由耦接到電感電容共振腔全部之調諧電路電容值之總合決定，即電容C 1 +C 2 +C 3 。
本發明實施例所揭露之上述特徵或其他特徵，透過下列說明書、申請專利範圍、及附圖之揭露將可被快速地理解。
本發明中，揭露了數個特定的詳細說明之範例，如電子電路、零件以及方法等，令讀者充分了解整個發明之實施例。以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，且該些變更皆應落入本發明之申請專利範圍。
本發明之實施例提供一種易於將調諧電路設置於數位控制電感電容共振腔(LC-tank)震盪電路之技術。第1圖顯示本發明一實施例之數位控制LC-tank震盪電路100與其控制邏輯電路，其中數位控制LC-tank震盪電路100與其控制邏輯電路為本發明實施例之電感電容共振腔(LC-tank)震盪裝置。該數位控制LC-tank震盪電路100包含有一電感電容共振腔(LC-tank) 104與至少一調諧電路，為簡化說明，以下以LC-tank表示電感電容共振腔。LC-tank 104包含有一電感值為L0 之電感與一電容值為C 0 之電容，其中該電感耦接該電容。一實施例，該些調諧電路中可包含一整數調諧電路(Integer tuning circuit)以及一分數調諧電路(Fractional tuning circuit)103。整數調諧電路可包含一單記憶區塊調諧單元(Single bank of tuning cell)101、及一雙記憶區塊調諧單元(Dual bank of tuning cell)102。每一調諧電路決定一電容值。輸出時脈DCOCLK的振盪頻率是由電感值L 0 、電容值C 0 、以及調諧電路、電容值決定。控制邏輯電路根據一數位輸入產生控制訊號，以調整每一調諧電路的電容值。其中，一包含有整數部分與分數部分之數位輸入代表一數位振盪頻率。
單記憶區塊調諧單元101接收來自單記憶區塊控制器(Single bank controller)115的複數個字元線111、複數個位元線112、以及複數個互補位元線113之訊號，以產生一電容值C 1 。單記憶區塊調諧單元101包含有複數個調諧單元(Tuning cells)。雙記憶區塊調諧單元102接收來自雙記憶區塊控制器(Dual bank controller)152的複數個高區塊字元線(High bank word line)121、複數個低區塊字元線(Low bank word line)122、複數個位元線123、以及複數個互補位元線124之訊號，以產生一電容值C2。雙記憶區塊調諧單元102包含複數個調諧單元，其中每一調諧單元可設於高區塊或低區塊。分數調諧電路103由一分數波形產生器(Fractional waveform generator)153接收分數控制訊號(Fractional Control Signal，FCS) 135，以產生一電容值C 3 。接著，數位控制LC-tank震盪電路100的頻率是由全部耦接至電感電容共振腔(LC tank)之調諧電路之電容值與電感電容共振腔104中的電容值決定。其振盪頻率之公式為：
須注意，若設計者將電感電容共振腔(LC-tank)震盪電路100之部分電容值及/或電感值固定，其配置之組合可由設計者任意決定，則振盪頻率可由未被固定之電容值決定，例如將電感值L0 與電容值C0 固定，則振盪頻率可由第一電容值C1、第二電容值C2、以及第三電容值C3所決定。
一實施例，單記憶區塊控制器151接收數位整數輸入與一低速時脈CLK_I，以產生字元線111、位元線112、以及互補位元線113訊號至單記憶區塊調諧單元101。低速時脈CLK_I等於輸出時脈DCOCLK除以整數F與整數I之總合。單記憶區塊控制器151利用指派(assert)字元線111來寫入新資料至單記憶區塊調諧單元101的調諧單元中，且每次只會指派一字元線。當一字元線被指派，位元線112中的二進位制邏輯值將寫入至指派字元線對應的調諧單元。
一實施例，雙記憶區塊控制器152接收數位整數輸入與低速時脈CLK_I，以產生高區塊字元線121、低區塊字元線122、位元線123、及互補位元線124至雙記憶區塊調諧單元102。雙記憶區塊控制器152利用分別指派高區塊字元線121與低區塊字元線122來將新資料分別寫入高區塊調諧單元與低區塊的調諧單元。每次每一區塊中只有一字元線會被指派。當一高區塊字元線被指派，位元線123中的二進位制邏輯值將寫入被指派之高區塊字元線對應的調諧單元；而當一低區塊字元線被指派，位元線123中的二進位制邏輯值將寫入被指派之低區塊字元線對應的調諧單元。
一實施例，分數波形產生器153接收數位分數輸入與一高速時脈時脈CLK_F，產生分數控制訊號(FCS) 135以致能(Enable)或禁能(Disable)分數調諧電路103中的調諧電路元件。高速時脈時脈CLK_F係由輸出時脈DCOCLK除以一整數F而求得。
一實施例，第2圖顯示本發明一實施例之調諧單元200。調諧單元200包含有一調諧電路元件210以及一記憶單元220。調諧單元200接收一字元線W i ，一位元線B j ，以及一互補位元線，且於其輸出節點O1 與O2 間產生一電容值。調諧電路元件210可為任何構件與電路，例如電晶體或可變電容。記憶單元220可為任何儲存裝置。
一實施例，調諧電路元件210包含有一對PMOS電晶體(P-type Metal-Oxide-Semiconductor)211與212。調諧電路元件210係接收一記憶單元220之數位控制訊號C i ，j 。當數位的控制訊號C i，j 為二進位制的1時，調諧電路元件210被致能，且於輸出節點O1 與O2 間產生一第一電容值；當數位的控制訊號C i，j 為二進位制的0時，調諧電路元件210被禁能，且於其輸出節點O1 與O2 間產生一第二電容值。
一實施例，記憶單元220可為具有一讀/寫埠(Read/write port)的靜態隨機存取記憶體(Static random access memory)。記憶單元220之兩交叉耦接(cross-connected)反向器221、222、223、及224係用以儲存資料。記憶單元220用以產生調諧電路元件210之數位控制輸入訊號C i，j 。換言之，記憶單元220中儲存之資料之邏輯值用以決定調諧電路元件210輸出節點O1 與O2 間之電容值。若儲存資料之邏輯值為二進位制的1，調諧電路元件210將被致能狀態，且於輸出節點O1 與O2 間產生第一電容值；若儲存之資料之邏輯值為二進位制的0，調諧電路元件210將被禁能，且於輸出節點O1 與O2 間產生第二電容值。
如第2圖所示，一新邏輯值可透過電晶體225與226寫入記憶單元220。電晶體225與226為兩個NMOS電晶體(N-type Metal-Oxide-Semiconductor)。若字元線W i 為二進位制的1，位元線B j 之邏輯值將寫入記憶單元220以取代其原本儲存的資料。若字元線W i j為二進位制的0，記憶單元中220中儲存資料之邏輯值則被保留(Hold)。
一實施例，在字元線被指派的狀態下(如二進位制的1)，若二進位制1寫入記憶單元220，位元線與互補位元線的互補邏輯值B j 與分別設定為二進位制1及二進位制0；在字元線被指派的狀態下(如二進位制的0)，若二進位0寫入記憶單元220，位元線與互補位元線的互補邏輯值B j 與分別設定為二進位制0及二進位制1。
單記憶區塊調諧單元101包含有一個以矩陣結構設置的二維陣列調諧單元，其中M x N調諧單元的排列方式為M列(rows)與N行(columns)。第3圖顯示依據本發明實施例之單記憶區塊調諧單元101之一實施例，其中M=4且N=4。單記憶區塊調諧單元101接收4個字元線(WL 0 ，WL 1 ，WL 2 ，與WL 3 )、4個位元線(B 0 ，B 1 ，B 2 ，與B 3 )、及4個互補位元線(，，，與)，且於兩輸出節點O1 與O2 間產生電容值C 1 。本實施例之單記憶區塊調諧單元101包含有16個調諧單元，如該圖所示，總共有四個列(row)，且每列設置有4個調諧單元。依據矩陣設置之索引設計，每一調諧單元係由其對應的字元線與位元線所控制。
單記憶區塊調諧單元101之全部調諧單元之輸出節點O1相互耦接，且全部調諧單元之輸出節點O2 亦相互耦接。因此，單記憶區塊調諧單元101輸出節點O1 與O2 間的電容值C 1 其全部調諧單元之電容值總合，電容值C 1 之大小係由相關記憶單元儲存之資料邏輯值、以及每一調諧電路元件之第一與第二電容值來決定。每一調諧單元依據其相關記憶單元儲存之資料邏輯值產生一電容值。例如，當記憶單元儲存之資料邏輯值為二進位制1，調諧單元產生第一電容；當記憶單元儲存之資料邏輯值為二進位制的0，調諧單元產生第二電容值。
雙記憶區塊調諧單元102包含有一個以矩陣結構設置的二維陣列調諧單元，其中M x N調諧單元的排列方式為M列(rows)與N行(columns)。雙記憶區塊調諧單元包含有兩個區塊-低區塊(Low bank)與高區塊(High bank)。在第一N1行(column)之調諧單元係設於低區塊，而其他(N-N1)行(column)之調諧單元係設於高區塊。一實施例，N1等於N/2。低區塊與高區塊之調諧單元係由不同組的字元線所控制。
一實施例，第4圖顯示本發明之一實施例雙記憶區塊調諧單元102之示意圖，其中M=4，N=4，第0行(column)與第1行(column)之調諧單元係設於低區塊400，而在第2行(column)與第3行(column)之調諧單元係設於高區塊401。雙記憶區塊調諧單元102係接收4個高區塊字元線(HW 0 ，HW 1 ，HW 2 ，與HW 3 )、4個低區塊字元線(LW 0 ，LW 1 ，LW 2 ，與LW 3 )、4個位元線(B 0 ，B 1 ，B 2 ，與B 3 )、以及4個互補位元線(，，，與)之訊號，且於輸出節點O1 與O2 間產生電容值C 2 。雙記憶區塊調諧單元102包含有16個調諧單元，總共有4列(row)且每一列設有4個調諧單元。依據其矩陣結構之索引設計，每一調諧單元係由其對應的字元線與位元線控制，而低區塊字元線控制低區塊400之調諧單元，而高區塊字元線控制高區塊401之調諧單元。
雙記憶區塊調諧單元之全部調諧單元之輸出節點O1相互耦接，且全部調諧單元之輸出節點O2 亦相互耦接。因此，雙記憶區塊調諧單元輸出節點O1 與O2 間的電容值C 2 為其全部調諧單元之電容值總合，電容值C 2 之大小係由相關記憶單元儲存之資料邏輯值、以及每一調諧電路元件之第一與第二電容值來決定。每一調諧單元依據其相關記憶單元儲存之資料邏輯值產生一電容值。例如，當記憶單元儲存之資料邏輯值為二進位制1，調諧單元產生第一電容；當記憶單元儲存之資料邏輯值為二進位制的0，調諧單元產生第二電容值。
在高區塊與低區塊之調諧單元之存取方式，係可利用指派高區塊字元線與低區塊字元線來分別存取。當然，一實施例中，亦可同時存取高區塊與低區塊之調諧單元。因此，被存取之高區塊與低區塊之調諧單元可不在同一列(row)中。第5(a)圖係顯示，雙記憶區塊調諧單元102中儲存於相關記憶單元之二進位制資料一實施例之示意圖。本實施例中，相關記憶單元儲存之二進位制資料如下：全部行(column)之第0列(row)與第0、1、2行之第1列(row)為二進制1，而於其他相關記憶單元儲存之二進制資料為0。如第5(b)圖所示，將二進制1寫入第1列(row)第3行(column)之調諧單元與寫入第2列(row)第0行(column)之調諧單元之動作，係須指派高區塊字元線HW 1 與低區塊字元線LW 2 -即將此兩字元線設為二進位制1。上述示例之字元線與位元線設定如第5(c)圖所示。
一實施例，第6圖顯示本發明一實施例之分數調諧電路103之示意圖。分數調諧電路103係接收分數波形產生器153之分數控制訊號(FCS)，並於兩輸出節點間產生一電容值C 3 。當其控制輸入訊號為二進位制1時，分數調諧電路的調諧電路元件601產生一第一電容值；當其控制輸入訊號為二進位制0時，分數調諧電路的調諧電路元件601產生一第二電容值。為了於第一電容值與第二電容值間顯示一平均電容值，調諧電路元件601由分數控制訊號(FCS)致能與禁能，其中分數控制訊號(FCS)係由高速時脈CLK_F中取出(Clocked out)。依此方式，分數調諧電路經過長時間運作後(Long-run)所得的平均電容值，夠達到(Achieve)第一與第二電容值之間的一電容值。
第7圖顯示本發明一實施例之分數波形產生器153之示意圖。該分數波形產生器153包含有一個Q有理數產生器(Q-rational number)701、一個Q有理數訊號產生器(Q-rational signal) 702、一加法器703、另一加法器704、一組取樣正反器(Sampling flip-flop)705、及一時脈除頻器(Clock divider)706。分數波形產生器153係接收數位分數輸入與高速時脈時脈CLK_F，以產生分數控制訊號(FCS)。首先，時脈除頻器706將高速時脈時脈CLK_F除以的一整數Q，以產生一時脈CLK_Q，其中在一CLK_Q時脈週期中包含有Q個CLK_F的時脈週期。分數波形產生器可在CLK_Q之時脈週期中產生Q+1個不同的波形。
第圖8(a)顯示一示例之時序圖，其中假設Q=4。首先，Q有理數訊號產生器702依據淨QRV值(net QRV value)產生分數控制訊號FCS，其中該淨QRV值之數目限制在－總數為Q+1個不同值。在本示例之Q=4的情況下，淨QRV值之組合包含有0、0.25、0.5、0.75、及1。由於受限於淨QRV的解析度值，加法器704計算出一淨QRR中之餘數(residue)。淨QRR中之餘數(residue)與CLK_Q下一時脈之數位分數輸入相加，以求得一淨QIN。接著，Q有理數產生器產生器701接收淨QIN值，且產生淨QRV值。一實施例中，Q有理數產生器701係依據第8(b)圖之Q=4之設定來產生QRV值。
本發明揭露一數位控制LC-tank震盪裝置。以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100．．．數位控制LC-tank震盪裝置
101、102、103．．．調諧電路
104．．．共振腔
151、152．．．控制器
153．．．波形產生器
200．．．調諧單元
210．．．調諧電路元件
220．．．記憶單元
211、212、221、222、223、224、225、226．．．電晶體
400、401．．．記憶區塊
601．．．調諧電路元件
第1圖顯示本發明一實施例之數位控制LC-tank振盪器之示意圖。
第2圖顯示本發明一實施例之調諧單元之示意圖。
第3圖顯示本發明一實施例之單記憶區塊調諧單元之示意圖。
第4圖顯示本發明一實施例之雙記憶區塊調諧單元之示意圖。
第5(a)圖顯示第4圖雙記憶區塊調諧單元之記憶單元之邏輯值一實施例之示意圖。
第5(b)圖顯示第4圖雙記憶區塊調諧單元之記憶單元之邏輯值另一實施例之示意圖。
第5(c)圖顯示由第5(a)圖轉換至第5(b)圖記憶單元之字元線與位元線之一實施例之邏輯值之示意圖。
第6圖顯示本發明一實施例之分數調諧電路元件之示意圖。
第7圖顯示本發明一實施例之分數波形產生器之示意圖。
第8(a)圖顯示第7圖分數波形產生器一實施例之運作之波形圖。
第8(b)圖顯示第7圖分數波形產生器一實施例之輸入輸出訊號之對應數據示意圖。
100．．．數位控制LC-tank震盪裝置
101、102、103．．．調諧電路
104．．．共振腔
151、152．．．控制器
153．．．波形產生器

Claims (14)

  1. 一種電感電容共振腔(LC-tank)震盪裝置，包含有：一控制邏輯電路，用以接收一輸出時脈、一分數輸入、及一整數輸入，以產生一分數控制訊號與複數個控制訊號，該控制邏輯電路包含：一分數波形產生器，根據該輸出時脈與該分數輸入，以產生該分數控制訊號；以及一控制器，根據該輸出時脈與該整數輸入，以產生該複數個控制訊號；以及一電感電容共振腔(LC-tank)震盪電路，包含：一電感電容共振腔，包括有一具有電感值之電感與一具有一第一電容值之電容；一整數調諧電路，係接收該複數個控制訊號，以產生一第二電容值：以及一分數調諧電路，係接收該分數控制訊號，以產生一第三電容值；其中，該電感電容共振腔(LC-tank)震盪電路的頻率係由第一電容值、該第二電容值、以及該第三電容值所決定；其中該整數調諧電路包含有一單記憶區塊調諧單元與一雙記憶區塊調諧單元，且該雙記憶區塊調諧單元包含複數個調諧單元，每一調諧單元設於高區塊或低區塊。
  2. 如專利申請範圍第1項所述之裝置，其中至少一單記憶區塊調諧單元及/或至少一雙記憶區塊調諧單元包含有一以矩陣結構配置之二維調諧單元陣列。
  3. 如專利申請範圍第1項所述之裝置，其中該控制邏輯電路更包含：一除頻器，對該輸出時脈除頻，以產生一第一時脈及一第二時脈，其中該第一時脈之頻率高於該第二時脈之頻率；其中該分數波形產生器根據該第一時脈與該分數輸入，產生該分數控制訊號；而該控制器根據該第二時脈與該整數輸入，產生該複數個控制訊號。
  4. 如專利申請範圍第1項所述之裝置，其中該整數調諧電路更包含複數個調諧單元，其中每一該調諧單元包含一記憶體電路元件與一調諧電路元件；且該整數調諧電路之該複數個調諧單元係以矩陣結構配置之二維調諧單元陣列。
  5. 如專利申請範圍第1項所述之裝置，其中該分數波形產生器包含有一Q有理數產生器(Q-rational number generator)、一Q有理數訊號產生器(Q-rational signal generator)、一第一加法器、一第二加法器、一取樣電路、及一時脈除頻器。
  6. 如專利申請範圍第1項所述之裝置，其中該複數個控制訊號包含有字元線、位元線、及互補位元線之訊號。
  7. 如專利申請範圍第6項所述之裝置，其中於運作時每次只指派(Assert)一個字元線。
  8. 一種產生數位控制震盪裝置輸出時脈之方法，包含有：接收該輸出時脈、一分數輸入、及一整數輸入；根據該輸出時脈與該分數輸入，產生一分數控制訊號；根據該輸出時脈與該整數輸入，產生複數個控制訊號；提供一電感電容共振腔(LC-tank)振盪電路，其包含有一相互耦接之電感與電容，該電感具有一電感值，且該電容具有一第一 電容值；根據該複數個控制訊號提供一第二電容值；根據該分數控制訊號提供一第三電容值；以及輸出該輸出時脈，其中該輸出時脈之振盪頻率對應於該電感值、該第一電容值、該第二電容值、及該第三電容值；其中該第二電容值係由一整數調諧電路根據該複數個控制訊號決定；且該整數調諧電路包含有一單記憶區塊調諧單元與一雙記憶區塊調諧單元，且該雙記憶區塊調諧單元包含複數個調諧單元，每一調諧單元設於高區塊或低區塊。
  9. 如專利申請範圍第8項所述之方法，其中該複數個控制訊號包含字元線、位元線、及互補位元線之訊號。
  10. 如專利申請範圍第9項所述之方法，其中於運作時每次只指派該些控制訊號中的一個控制訊號。
  11. 一種電感電容共振腔(LC-tank)震盪裝置，包含有：一控制邏輯電路，用以接收一輸出時脈、至少一輸入，以產生複數個控制訊號；以及一電感電容共振腔(LC-tank)振盪電路，包含：一電感電容共振腔，包括有一相互耦接之一電感與一電容，該電感具有一電感值，且該電容具有一第一電容值；以及複數個調諧電路，係接收該複數個控制訊號，以產生複數個電容值；其中，每該調諧電路包含有以矩陣結構配置之二維調諧單元陣列，且每該調諧單元接收至少一該控制訊號以產生至少一該電容值； 其中該複數個調諧電路包含有一整數調諧電路，該整數調諧電路包含有一單記憶區塊調諧單元與一雙記憶區塊調諧單元，且該雙記憶區塊調諧單元包含複數個調諧單元，每一調諧單元設於高區塊或低區塊。
  12. 如專利申請範圍第11項所述之裝置，其中該調諧單元包含有：一記憶單元，根據該控制訊號決定其儲存之資料邏輯值，且根據該資料邏輯值產生一數位控制輸入訊號；以及一調諧電路元件，依據該數位控制輸入訊號，決定其輸出節點間之電容值。
  13. 如專利申請範圍第11項所述之裝置，其中該複數個控制訊號包含有字元線、位元線、及互補位元線之訊號。
  14. 如專利申請範圍第13項所述之裝置，其中於運作時每次只指派(Assert)一個字元線。
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