JP2000113025A - ハードマクロ作成方法、半導体チップ設計方法及び記録媒体 - Google Patents

ハードマクロ作成方法、半導体チップ設計方法及び記録媒体

Info

Publication number
JP2000113025A
JP2000113025A JP10288314A JP28831498A JP2000113025A JP 2000113025 A JP2000113025 A JP 2000113025A JP 10288314 A JP10288314 A JP 10288314A JP 28831498 A JP28831498 A JP 28831498A JP 2000113025 A JP2000113025 A JP 2000113025A
Authority
JP
Japan
Prior art keywords
input terminal
hard macro
flop
data output
synchronous flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10288314A
Other languages
English (en)
Other versions
JP4251692B2 (ja
Inventor
Yuji Ishii
勇治 石井
Kunihiko Kawaguchi
邦彦 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP28831498A priority Critical patent/JP4251692B2/ja
Priority to US09/414,435 priority patent/US6434727B1/en
Publication of JP2000113025A publication Critical patent/JP2000113025A/ja
Application granted granted Critical
Publication of JP4251692B2 publication Critical patent/JP4251692B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】ハードマクロを用いた設計をより簡単化する。 【解決手段】ハードマクロの入出力ＡＣ特性を予め規定
しておき、ハードマクロ内の入力側及び出力側にそれぞ
れディレイセル１５及び１６を備え、この規定を満たす
ようにディレイセル１５及び１６の信号伝搬遅延時間を
定める。この規定は、ハードマクロ１０の外部にＤフリ
ップフロップ２０及び２２を配置しＤフリップフロップ
２０のデータ出力端Ｑを直接ハードマクロ１０のデータ
入力端ＤＩに接続し且つＤフリップフロップ２２のデー
タ入力端Ｄを直接ハードマクロ１０のデータ出力端ＤＯ
に接続しＤフリップフロップ２０及び２２並びにハード
マクロ１０のクロック入力端ＣＫへ共通にクロックＣＬ
Ｋを供給したときにＤフリップフロップ１１及び２２に
おいてタイミングエラーが生じないという条件を満たす
ようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ設計
で用いられるハードマクロの作成方法、この方法で作成
されたハードマクロを用いる半導体チップ設計方法及び
該ハードマクロの構成を表すデータが記録されている記
録媒体に関する。
【０００２】
【従来の技術】ハードマクロは、所望の機能を有し最適
設計が行われ固定されたマスクパターンを備えた回路モ
ジュールであり、記憶装置内のセルライブラリに登録さ
れ、半導体チップ設計段階でそのまま部品として使用さ
れる。ユーザは、ハードマクロをセルライブラリ中の他
のセルと同様に取り扱うことができ、ハードマクロを半
導体チップ設計で採用することにより、半導体チップの
論理設計、論理検証、回路合成及びレイアウト設計を簡
略化することが可能となり、設計工数を大幅に削減する
ことが期待できる。
【０００３】図７は、従来のハードマクロ１０の具体例
を示す概略回路図である。
【０００４】ハードマクロ１０のデータ入力端ＤＩはＤ
フリップフロップ１１のデータ入力端Ｄに接続され、ハ
ードマクロ１０のクロック入力端ＣＫはバッファゲート
１２を介してＤフリップフロップ１１のクロック入力端
ＣＫに接続されている。ハードマクロ１０のデータ出力
端ＤＯはＤフリップフロップ１３のデータ出力端Ｑに接
続され、Ｄフリップフロップ１３のクロック入力端ＣＫ
はハードマクロ１０のクロック入力端ＣＫに接続されて
いる。Ｄフリップフロップ１１と１３との間には、ハー
ドマクロ１０が所望の機能を果たすための回路１４が接
続されてる。回路１４は、クロックＣＬＫに同期し又は
同期せずに動作する。
【０００５】図８は、このハードマクロ１０を用いて半
導体チップＣＰ０上に設計された回路の一部を示す図で
ある。
【０００６】ハードマクロ１０の内部では既にタイミン
グ調整が行われている。しかし、ハードマクロ１０を作
成する段階ではハードマクロ１０にどのような回路が接
続されるか不明ある。そこで、半導体チップ設計におい
てハードマクロ１０を採用した場合には、ハードマクロ
１０とその外部回路との間でタイミング調整を行う必要
がある。
【０００７】図８では、このタイミング調整のために、
Ｄフリップフロップ２０のデータ出力端Ｑとハードマク
ロ１０のデータ入力端ＤＩとの間にディレイセル２１が
接続され、ハードマクロ１０のデータ出力端ＤＯとＤフ
リップフロップ２２のデータ入力端Ｄとの間にディレイ
セル２３が接続されている。ハードマクロ１０、Ｄフリ
ップフロップ２０及び２２のクロック入力端ＣＫには、
クロックＣＬＫが共通に供給されている。
【０００８】
【発明が解決しようとする課題】従来のハードマクロ１
０は、外部ＡＣ特性につき明確な規定を設けて設計され
ていなかったので、このようなハードマクロ１０を用い
て設計すると、チップレイアウト設計後のタイミングマ
ージンチェックにおいて、ハードマクロ１０の入出力付
近でタイミングエラーが発生する可能性が高かった。こ
のため、レイアウト設計後にディレイセルの挿入や再レ
イアウトを行ってこのタイミングエラーを無くする作業
が発生し、設計時間が長くなる原因となっていた。
【０００９】本発明の目的は、このような問題点に鑑
み、ハードマクロを用いた設計をより簡単化することが
可能なハードマクロ作成方法、半導体チップ設計方法及
び記録媒体を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】請求項
１では、データ入力端及びクロック入力端を備え、該デ
ータ入力端が、直接又は組合せ回路を介して内部同期型
フリップフロップのデータ入力端に接続されているハー
ドマクロの作成方法において、該クロック入力端に供給
される信号のアクティブエッジ時点と、該時点に対応し
た、該ハードマクロの該データ入力端に供給される信号
のエッジ時点との時間間隔を規定しておき、該規定を満
たす場合に該内部同期型フリップフロップでタイミング
エラーが生じないように該ハードマクロの該データ入力
端と該内部同期型フリップフロップの該データ入力端と
の間にディレイセルを接続する。
【００１１】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入力端と外部回路との間に、ディレイセ
ルを挿入する必要がなくなり又は所定の遅延時間を持っ
たディレイセルを挿入すればよく、設計が簡略化される
というハードマクロ使用の利点が更に高められ、設計期
間をより短縮することが可能となる。
【００１２】請求項２では、データ入力端及びクロック
入力端を備え、該データ入力端が、直接又は組合せ回路
を介して内部同期型フリップフロップのデータ入力端に
接続されているハードマクロの作成方法において、該ク
ロック入力端に供給される信号のアクティブエッジ時点
と、該時点に対応した、該ハードマクロの該データ入力
端に供給される信号のエッジ時点との時間間隔を規定し
ておき、該規定を満たす場合に該内部同期型フリップフ
ロップでタイミングエラーが生じないように該ハードマ
クロの該クロック入力端にディレイセルを接続する。
【００１３】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入力端と外部回路との間に、ディレイセ
ルを挿入する必要がなくなり又は所定の遅延時間を持っ
たディレイセルを挿入すればよく、設計が簡略化される
というハードマクロ使用の利点が更に高められ、設計期
間をより短縮することが可能となる。
【００１４】請求項３のハードマクロ作成方法では、請
求項１又は２において、上記ハードマクロの外部に同期
型フリップフロップを配置し該外部同期型フリップフロ
ップのデータ出力端を直接該ハードマクロの該データ入
力端に接続し該外部同期型フリップフロップ及び該ハー
ドマクロのクロック入力端へ共通にクロックを供給した
ときに、上記タイミングエラーが生じないように上記時
間間隔を定める。
【００１５】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入力端と外部回路との間にディレイセル
を挿入する必要がなくなり、設計が簡略化されるという
ハードマクロ使用の利点がより一層高められ、設計期間
をより短縮することが可能となる。
【００１６】請求項４では、データ出力端及びクロック
入力端を備え、該データ出力端が、直接又は組合せ回路
を介して内部同期型フリップフロップのデータ出力端に
接続されているハードマクロの作成方法において、該ク
ロック入力端に供給される信号のアクティブエッジ時点
と、該時点に対応した、該ハードマクロの該データ出力
端での信号のエッジ時点との時間間隔を規定しておき、
該規定を満たすように該ハードマクロの該データ出力端
と該内部同期型フリップフロップの該データ出力端との
間にディレイセルを接続する。
【００１７】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ出力端と外部回路との間に、ディレイセ
ルを挿入する必要がなくなり又は所定の遅延時間を持っ
たディレイセルを挿入すればよく、設計が簡略化される
というハードマクロ使用の利点が更に高められ、設計期
間をより短縮することが可能となる。
【００１８】請求項５のハードマクロ作成方法では、請
求項４において、上記ハードマクロの外部に同期型フリ
ップフロップを配置し該外部同期型フリップフロップの
データ入力端を直接該ハードマクロの該データ出力端に
接続し該外部同期型フリップフロップ及び該ハードマク
ロのクロック入力端へ共通にクロックを供給したとき
に、該外部同期型フリップフロップでタイミングエラー
が生じないように上記時間間隔を定める。
【００１９】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ出力端と外部回路との間にディレイセル
を挿入する必要がなくなり、設計が簡略化されるという
ハードマクロ使用の利点がより一層高められ、設計期間
をより短縮することが可能となる。
【００２０】請求項６のハードマクロ作成方法では、請
求項１乃至５のいずれか１つにおいて、上記ディレイセ
ルとして遅延バッファゲートを有するものを用いる。
【００２１】請求項７のハードマクロ作成方法では、請
求項１乃至５のいずれか１つにおいて、上記ディレイセ
ルとして配線を用い、該配線の長さにより上記信号伝搬
遅延時間を定める。
【００２２】このハードマクロ作成方法によれば、配線
長を調整することにより、タイミングマージンが大きく
なるようにディレイセルの遅延時間を微調整することが
可能となる。
【００２３】請求項８のハードマクロ作成方法では、請
求項１乃至５のいずれか１つにおいて、上記ディレイセ
ルとして遅延バッファゲート及びこれに接続された配線
を用い、該配線の長さにより上記信号伝搬遅延時間を微
調整する。
【００２４】このハードマクロ作成方法によれば、比較
的短い配線の長さを調整することにより、タイミングマ
ージンが大きくなるようにディレイセルの遅延時間を微
調整することが可能となる。
【００２５】請求項９では、データ入力端、データ出力
端及びクロック入力端を備え、該データ入力端が、直接
又は第１組合せ回路を介して内部第１同期型フリップフ
ロップのデータ入力端に接続され、該データ出力端が、
直接又は第２組合せ回路を介して内部第２同期型フリッ
プフロップのデータ出力端に接続されているハードマク
ロの作成方法において、該クロック入力端に供給される
信号のアクティブエッジ時点と、該時点に対応した、該
ハードマクロの該データ入力端に供給される信号のエッ
ジ時点との第１時間間隔を規定しておき、該規定を満た
す場合に該内部第１同期型フリップフロップでタイミン
グエラーが生じないように該ハードマクロの該データ入
力端と該内部同期型フリップフロップの該データ入力端
との間に第１ディレイセルを接続し、該ハードマクロの
該クロック入力端に供給される信号のアクティブエッジ
時点と、該時点に対応した、該ハードマクロの該データ
出力端での信号のエッジ時点との第２時間間隔を規定し
ておき、該規定を満たすように該内部第２同期型フリッ
プフロップの該データ出力端と該ハードマクロの該デー
タ出力端との間に第２ディレイセルを接続する。
【００２６】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入出力端と外部回路との間に、ディレイ
セルを挿入する必要がなくなり又は所定の遅延時間を持
ったディレイセルを挿入すればよく、設計が簡略化され
るというハードマクロ使用の利点が更に高められ、設計
期間をより短縮することが可能となる。
【００２７】請求項１０では、データ入力端、データ出
力端及びクロック入力端を備え、該データ入力端が、直
接又は第１組合せ回路を介して内部第１同期型フリップ
フロップのデータ入力端に接続され、該データ出力端
が、直接又は第２組合せ回路を介して内部第２同期型フ
リップフロップのデータ出力端に接続されているハード
マクロの作成方法において、該クロック入力端に供給さ
れる信号のアクティブエッジ時点と、該時点に対応し
た、該ハードマクロの該データ入力端に供給される信号
のエッジ時点との第１時間間隔を規定しておき、該規定
を満たす場合に該内部第１同期型フリップフロップでタ
イミングエラーが生じないように該ハードマクロの該ク
ロック入力端と該内部第１同期型フリップフロップのク
ロック入力端との間に第１ディレイセルを接続し、該ハ
ードマクロの該クロック入力端に供給される信号のアク
ティブエッジ時点と、該時点に対応した、該ハードマク
ロの該データ出力端での信号のエッジ時点との第２時間
間隔を規定しておき、該規定を満たすように該内部第２
同期型フリップフロップの該データ出力端と該ハードマ
クロの該データ出力端との間に第２ディレイセルを接続
する。
【００２８】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入出力端と外部回路との間に、ディレイ
セルを挿入する必要がなくなり又は所定の遅延時間を持
ったディレイセルを挿入すればよく、設計が簡略化され
るというハードマクロ使用の利点が更に高められ、設計
期間をより短縮することが可能となる。
【００２９】請求項１１のハードマクロ作成方法では、
請求項９又は１０において、上記ハードマクロの外部に
第１及び第２同期型フリップフロップを配置し該外部第
１同期型フリップフロップのデータ出力端を直接該ハー
ドマクロの該データ入力端に接続し該外部第２同期型フ
リップフロップのデータ入力端を直接該ハードマクロの
該データ出力端に接続し該外部第１及び第２同期型フリ
ップフロップ並びに該ハードマクロのクロック入力端へ
共通にクロックを供給したときに、上記タイミングエラ
ーが生じないように上記第１時間間隔を定め、且つ、該
第２同期型フリップフロップにおいてタイミングエラー
が生じないように上記第２時間間隔を定める。
【００３０】この方法で作成されたハードマクロを用い
てユーザが半導体チップ設計を行うことにより、ハード
マクロのデータ入出力端と外部回路との間にディレイセ
ルを挿入する必要がなくなり、設計が簡略化されるとい
うハードマクロ使用の利点がより一層高められ、設計期
間をより短縮することが可能となる。
【００３１】請求項１２のハードマクロ作成方法では、
請求項９乃至１１のいずれか１つにおいて、上記第１及
び第２ディレイセルとして遅延バッファゲートを有する
ものを用いる。
【００３２】請求項１３のハードマクロ作成方法では、
請求項９乃至１１のいずれか１つにおいて、上記第１及
び第２ディレイセルとして配線を用い、該配線の長さに
より上記信号伝搬遅延時間を定める。
【００３３】請求項１４のハードマクロ作成方法では、
請求項９乃至１１のいずれか１つにおいて、上記第１及
び第２ディレイセルとして遅延バッファゲート及びこれ
に接続された配線を用い、該配線の長さにより上記信号
伝搬遅延時間を微調整する。
【００３４】請求項１５の半導体チップ設計方法では、
請求項１乃至１４のいずれか１つに記載の方法で作成さ
れたハードマクロを用いて半導体チップ設計を行う。
【００３５】請求項１６の記録媒体では、請求項１乃至
１４のいずれか１つに記載の方法で作成されたハードマ
クロの構成を表すデータが記録されている。
【００３６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
【００３７】［第１実施形態］図１は、ハードマクロ１
０Ａの概略構成を示す回路図である。図７と同一構成要
素には、同一符号を付している。
【００３８】ハードマクロ１０Ａでは、そのデータ入力
端ＤＩとＤフリップフロップ１１のデータ入力端Ｄとの
間にディレイセル１５が接続され、ハードマクロ１０Ａ
のデータ出力端ＤＯとＤフリップフロップ１３のデータ
出力端Ｑとの間にディレイセル１６が接続されている。
他の点は、図７のハードマクロ１０と同一である。
【００３９】ハードマクロ１０Ａの入出力ＡＣ特性を予
め規定しておく。すなわち、ハードマクロ１０のクロッ
ク入力端ＣＫに供給されるクロックのアクティブエッジ
時点（本実施形態では立ち上がり時点）と、これに対応
した、データ入力端ＤＩの信号のエッジ時点との時間間
隔間（図３（Ｂ）中のＴＡ）を予め規定しておく。例え
ば、この時間間隔間を、クロック周期に対し小さな所定
値、具体的には０に規定しておく。同様に、ハードマク
ロ１０のクロック入力端ＣＫに供給されるクロックのア
クティブエッジ時点と、これに対応した、データ出力端
ＤＯの信号のエッジ時点との時間間隔間（図４（Ｂ）中
のＴＢ）を予め規定しておく。例えば、この時間間隔間
を、クロック周期が１０ｎｓの場合に３ｎｓに規定して
おく。
【００４０】このハードマクロ１０Ａは、内部ＡＣ特性
が保証された、仮レイアウト後の回路に対し、この規定
を満たすディレイセル１５及び１６をエンジニアリング
チェンジ処理などにおいて挿入することにより作成され
る。
【００４１】図２は、半導体チップＣＰ１上に配置され
たハードマクロ１０Ａ及びその付近の回路を示す概略図
である。
【００４２】上記規定が満たされる場合に、以下の条件
が満たされるようにする。換言すれば、この条件が満た
されるように上記時間間隔が規定される。
【００４３】ハードマクロ１０Ａの外部にＤフリップフ
ロップ２０を配置し、Ｄフリップフロップ２０のデータ
出力端Ｑとハードマクロ１０Ａのデータ入力端ＤＩとの
間を配線で直結し、ハードマクロ１０及びＤフリップフ
ロップ２０のクロック入力端ＣＫへ共通にクロックＣＬ
Ｋを供給したときに、ハードマクロ１０Ａ内のＤフリッ
プフロップ１１の入力においてタイミングエラーが生じ
ないように、すなわち、Ｄフリップフロップ２０のデー
タ出力端Ｑとハードマクロ１０Ａのデータ入力端ＤＩと
の間にユーザがディレイセルを接続しなくてもタイミン
グエラーが生じないようにする。
【００４４】図３（Ａ）は、ディレイセル１５の構成例
及びその付近の回路を示す。このディレイセル１５の遅
延時間は、遅延バッファゲートの遅延特性とその縦続接
続個数により定まる。
【００４５】図３（Ｂ）は、ディレイセル１５をこのよ
うに接続した場合にＤフリップフロップ１１のデータ入
力端Ｄ及びクロック入力端ＣＫに供給される信号Ｄ１及
びＣＬＫ１のタイミング並びにＤフリップフロップ２０
のデータ出力端Ｑでの信号Ｄ１Ａを示しており、セット
アップタイムＴＳの条件ＴＳ＜Ｔ１及びホールドタイム
ＴＨの条件ＴＨ＜Ｔ２が満たされている。ＴＳ及びＴＨ
は、製造プロセスのばらつきや温度変動などによっても
タイミングエラーが生じないように決定されている。
（Ｔ１−ＴＳ）がセットアップタイムのタイミングマー
ジンであり、（Ｔ２−ＴＨ）がホールドタイムのタイミ
ングマージンであり、両マージンの小さい方ができるだ
け大きくなるようにした方が好ましい。
【００４６】上記条件を満たすためのＤフリップフロッ
プ２０のデータ出力端Ｑとハードマクロ１０Ａのデータ
入力端ＤＩとの間の配線の抵抗及び寄生容量の範囲が予
め定められており、ユーザはこれに基づいて設計を行
う。
【００４７】なお、上記時間間隔０は、Ｄフリップフロ
ップ２０の信号伝播時間及びＤフリップフロップ２０の
データ出力端Ｑからハードマクロ１０のデータ入力端Ｄ
Ｉまでの信号伝播時間を無視したことに相当する。
【００４８】同様に、図２において、ハードマクロ１０
Ａの外部にＤフリップフロップ２２を配置しハードマク
ロ１０Ａのデータ出力端ＤＯとＤフリップフロップ２２
のデータ入力端Ｄとの間を配線で直結しハードマクロ１
０及びＤフリップフロップ２２のクロック入力端ＣＫへ
共通にクロックＣＬＫを供給したときに、Ｄフリップフ
ロップ２２の入力においてタイミングエラーが生じない
ようする。すなわち、ハードマクロ１０Ａのデータ出力
端ＤＯとＤフリップフロップ２２のデータ入力端Ｄとの
間にユーザがディレイセルを接続しなくてもタイミング
エラーが生じないようにする。
【００４９】図４（Ａ）は、ディレイセル１６の構成例
及びその付近の回路を示す。このディレイセル１６の遅
延時間は、遅延バッファゲートの特性とその縦続接続個
数により定まる。
【００５０】図４（Ｂ）は、ディレイセル１６をこのよ
うに接続した場合にＤフリップフロップ２２のデータ入
力端Ｄ及びクロック入力端ＣＫに供給される信号Ｄ２及
びＣＬＫ２のタイミング並びにＤフリップフロップ１３
のデータ出力端Ｑでの信号Ｄ２Ａのタイミングを示して
おり、セットアップタイムＴＳの条件ＴＳ＜Ｔ３及びホ
ールドタイムＴＨの条件ＴＨ＜Ｔ４が満たされている。
【００５１】なお、Ｄフリップフロップ２２を考慮せず
に、ハードマクロ１０のクロック入力端ＣＫへのクロッ
クの立ち上がり時点に対するデータ出力端ＤＯの信号の
セットアップ時間を、例えばクロック周期が１０ｎｓの
ときに３ｎｓにすることにより、Ｄフリップフロップ２
２での上記条件が成立するようにしてもよい。
【００５２】これらの条件を満たすためのハードマクロ
１０Ａのデータ出力端ＤＯとＤフリップフロップ２２の
データ入力端Ｄとの間の配線の抵抗及び寄生容量の範囲
が予め定められており、ユーザはこれに基づいて設計を
行う。
【００５３】以上のようなハードマクロ１０Ａは、セル
ライブラリ中に登録されており、これを用いてユーザが
半導体チップ設計を行うことにより、設計が簡略化され
るというハードマクロ使用の利点が更に高められ、設計
期間をより短縮することが可能となる。
【００５４】［第２実施形態］図５は、本発明の第２実
施形態のハードマクロ１０Ｂの概略構成を示す回路図で
ある。
【００５５】この回路では、ハードマクロ１０Ｂのデー
タ入力端ＤＩとＤフリップフロップ１１のデータ入力端
Ｄとの間に組合せ回路１７が接続されている。組合せ回
路１７には、例えば、固定値Ｓ１、回路１４からの信号
Ｓ１又はハードマクロ１０Ｂの外部からの信号Ｓ１（例
えば、モード信号）が供給される。
【００５６】ハードマクロ１０Ｂのデータ入力端ＤＩと
Ｄフリップフロップ１１のデータ入力端Ｄとの間にはさ
らに、組合せ回路１７と直列にディレイセル１５Ａが接
続されて、Ｄフリップフロップ１１につき図３（Ｂ）に
示すように上記条件が満たされている。ディレイセル１
５Ａは、バッファゲートと配線１５１とからなり、ハー
ドマクロ１０Ｂの作成段階で配線１５１の長さを調整す
ることにより、タイミングマージンが大きくなるように
ディレイセル１５Ａの遅延時間を微調整することが可能
となっている。
【００５７】同様に、ディレイセル１６Ａは、バッファ
ゲートと配線１６１とからなり、ハードマクロ１０Ｂの
作成段階で配線１６１の長さを調整することにより、上
記タイミングマージンが大きくなるようにディレイセル
１６Ａの遅延時間を微調整することが可能となってい
る。
【００５８】［第３実施形態］図６は、本発明の第３実
施形態のハードマクロ１０Ｃの概略構成を示す回路図で
ある。
【００５９】このハードマクロ１０Ｃでは、そのデータ
入力端ＤＩとＤフリップフロップ１１のデータ入力端Ｄ
との間に組合せ回路１７Ａが接続されされ、さらに、Ｄ
フリップフロップ１３のデータ出力端Ｑとハードマクロ
１０Ｃのデータ出力端ＤＯとの間に組合せ回路１８が接
続されている。組合せ回路１８には、例えば、固定値Ｓ
２、回路１４からの信号Ｓ２又はハードマクロ１０Ｂの
外部からの信号Ｓ２（例えば、モード信号）が供給され
る。
【００６０】組合せ回路１７Ａの信号伝搬遅延時間が図
５のディレイセル１５Ａと組合せ回路１７の信号伝搬遅
延時間の和より長いために、ハードマクロ１０Ｃのクロ
ック入力端ＣＫとバッファゲート１２との間にディレイ
セル１５Ｂが接続されている。ディレイセル１５Ｂは配
線のみ用いており、図３（Ｂ）のように上記条件が満た
されるようにディレイセル１５Ｂの配線長がハードマク
ロ作成段階で決定される。
【００６１】同様に、組合せ回路１８とハードマクロ１
０Ｃのデータ出力端ＤＯとの間に接続されたディレイセ
ル１６Ｂは、配線のみ用いており、図４（Ｂ）のように
上記条件が満たされるようにディレイセル１６Ｂの配線
長がハードマクロ作成段階で決定される。
【００６２】なお、本発明には外にも種々の変形例が含
まれる。
【００６３】例えば、上記Ｄフリップフロップはいずれ
も、他の同期型フリップフロップであってもよい。
【００６４】また、Ｄフリップフロップ１１又は１３
は、同期型フリップフロップを複数個備えたレジスタで
あってもよい。Ｄフリップフロップ１１がレジスタであ
る場合、例えば図２において、このレジスタの各データ
入力ビットにディレイセル１５と同じディレイセルが接
続される。Ｄフリップフロップ１３がレジスタである場
合も同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のハードマクロの概略構
成を示す回路図である。
【図２】半導体チップ上に配置された図１のハードマク
ロ及びその付近の回路を示す概略図である。
【図３】（Ａ）は図２中の入力側ディレイセルの構成例
及びその付近の回路を示す図であり、（Ｂ）は（Ａ）の
回路のタイミングチャートである。
【図４】（Ａ）は図２中の出力側ディレイセルの構成例
及びその付近の回路を示す図であり、（Ｂ）は（Ａ）の
回路のタイミングチャートである。
【図５】本発明の第２実施形態のハードマクロの概略構
成を示す回路図である。
【図６】本発明の第３実施形態のハードマクロの概略構
成を示す回路図である。
【図７】従来のハードマクロの具体例を示す概略回路図
である。
【図８】図７のハードマクロを用いて半導体チップ上に
設計された回路の一部を示す図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ ハードマクロ １１、１３、２０、２２ Ｄフリップフロップ １２ バッファゲート １４ 回路 １５、１５Ａ、１５Ｂ、１６、１６Ａ、１６Ｂ、２１、
２３ ディレイセル １７、１７Ａ、１８ 組合せ回路 ＣＬＫ クロック

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 データ入力端及びクロック入力端を備
    え、該データ入力端が、直接又は組合せ回路を介して内
    部同期型フリップフロップのデータ入力端に接続されて
    いるハードマクロの作成方法において、 該クロック入力端に供給される信号のアクティブエッジ
    時点と、該時点に対応した、該ハードマクロの該データ
    入力端に供給される信号のエッジ時点との時間間隔を規
    定しておき、 該規定を満たす場合に該内部同期型フリップフロップで
    タイミングエラーが生じないように該ハードマクロの該
    データ入力端と該内部同期型フリップフロップの該デー
    タ入力端との間にディレイセルを接続する、ことを特徴
    とするハードマクロ作成方法。
  2. 【請求項２】 データ入力端及びクロック入力端を備
    え、該データ入力端が、直接又は組合せ回路を介して内
    部同期型フリップフロップのデータ入力端に接続されて
    いるハードマクロの作成方法において、 該クロック入力端に供給される信号のアクティブエッジ
    時点と、該時点に対応した、該ハードマクロの該データ
    入力端に供給される信号のエッジ時点との時間間隔を規
    定しておき、 該規定を満たす場合に該内部同期型フリップフロップで
    タイミングエラーが生じないように該ハードマクロの該
    クロック入力端にディレイセルを接続する、ことを特徴
    とするハードマクロ作成方法。
  3. 【請求項３】 上記ハードマクロの外部に同期型フリッ
    プフロップを配置し該外部同期型フリップフロップのデ
    ータ出力端を直接該ハードマクロの該データ入力端に接
    続し該外部同期型フリップフロップ及び該ハードマクロ
    のクロック入力端へ共通にクロックを供給したときに、
    上記タイミングエラーが生じないように上記時間間隔を
    定める、 ことを特徴とする請求項１又は２記載のハードマクロ作
    成方法。
  4. 【請求項４】 データ出力端及びクロック入力端を備
    え、該データ出力端が、直接又は組合せ回路を介して内
    部同期型フリップフロップのデータ出力端に接続されて
    いるハードマクロの作成方法において、 該クロック入力端に供給される信号のアクティブエッジ
    時点と、該時点に対応した、該ハードマクロの該データ
    出力端での信号のエッジ時点との時間間隔を規定してお
    き、 該規定を満たすように該ハードマクロの該データ出力端
    と該内部同期型フリップフロップの該データ出力端との
    間にディレイセルを接続する、 ことを特徴とするハードマクロ作成方法。
  5. 【請求項５】 上記ハードマクロの外部に同期型フリッ
    プフロップを配置し該外部同期型フリップフロップのデ
    ータ入力端を直接該ハードマクロの該データ出力端に接
    続し該外部同期型フリップフロップ及び該ハードマクロ
    のクロック入力端へ共通にクロックを供給したときに、
    該外部同期型フリップフロップでタイミングエラーが生
    じないように上記時間間隔を定める、 ことを特徴とする請求項４記載のハードマクロ作成方
    法。
  6. 【請求項６】 上記ディレイセルとして遅延バッファゲ
    ートを有するものを用いることを特徴とする請求項１乃
    至５のいずれか１つに記載のハードマクロ作成方法。
  7. 【請求項７】 上記ディレイセルとして配線を用い、該
    配線の長さにより上記信号伝搬遅延時間を定めることを
    特徴とする請求項１乃至５のいずれか１つに記載のハー
    ドマクロ作成方法。
  8. 【請求項８】 上記ディレイセルとして遅延バッファゲ
    ート及びこれに接続された配線を用い、該配線の長さに
    より上記信号伝搬遅延時間を微調整することを特徴とす
    る請求項１乃至５のいずれか１つに記載のハードマクロ
    作成方法。
  9. 【請求項９】 データ入力端、データ出力端及びクロッ
    ク入力端を備え、該データ入力端が、直接又は第１組合
    せ回路を介して内部第１同期型フリップフロップのデー
    タ入力端に接続され、該データ出力端が、直接又は第２
    組合せ回路を介して内部第２同期型フリップフロップの
    データ出力端に接続されているハードマクロの作成方法
    において、 該クロック入力端に供給される信号のアクティブエッジ
    時点と、該時点に対応した、該ハードマクロの該データ
    入力端に供給される信号のエッジ時点との第１時間間隔
    を規定しておき、 該規定を満たす場合に該内部第１同期型フリップフロッ
    プでタイミングエラーが生じないように該ハードマクロ
    の該データ入力端と該内部同期型フリップフロップの該
    データ入力端との間に第１ディレイセルを接続し、 該ハードマクロの該クロック入力端に供給される信号の
    アクティブエッジ時点と、該時点に対応した、該ハード
    マクロの該データ出力端での信号のエッジ時点 との第２時間間隔を規定しておき、該規定を満たすよう
    に該内部第２同期型フリップフロップの該データ出力端
    と該ハードマクロの該データ出力端との間に第２ディレ
    イセルを接続する、 ことを特徴とするハードマクロ作成方法。
  10. 【請求項１０】 データ入力端、データ出力端及びクロ
    ック入力端を備え、該データ入力端が、直接又は第１組
    合せ回路を介して内部第１同期型フリップフロップのデ
    ータ入力端に接続され、該データ出力端が、直接又は第
    ２組合せ回路を介して内部第２同期型フリップフロップ
    のデータ出力端に接続されているハードマクロの作成方
    法において、 該クロック入力端に供給される信号のアクティブエッジ
    時点と、該時点に対応した、該ハードマクロの該データ
    入力端に供給される信号のエッジ時点との第１時間間隔
    を規定しておき、 該規定を満たす場合に該内部第１同期型フリップフロッ
    プでタイミングエラーが生じないように該ハードマクロ
    の該クロック入力端と該内部第１同期型フリップフロッ
    プのクロック入力端との間に第１ディレイセルを接続
    し、 該ハードマクロの該クロック入力端に供給される信号の
    アクティブエッジ時点と、該時点に対応した、該ハード
    マクロの該データ出力端での信号のエッジ時点との第２
    時間間隔を規定しておき、 該規定を満たすように該内部第２同期型フリップフロッ
    プの該データ出力端と該ハードマクロの該データ出力端
    との間に第２ディレイセルを接続する、 ことを特徴とするハードマクロ作成方法。
  11. 【請求項１１】 上記ハードマクロの外部に第１及び第
    ２同期型フリップフロップを配置し該外部第１同期型フ
    リップフロップのデータ出力端を直接該ハードマクロの
    該データ入力端に接続し該外部第２同期型フリップフロ
    ップのデータ入力端を直接該ハードマクロの該データ出
    力端に接続し該外部第１及び第２同期型フリップフロッ
    プ並びに該ハードマクロのクロック入力端へ共通にクロ
    ックを供給したときに、上記タイミングエラーが生じな
    いように上記第１時間間隔を定め、且つ、該第２同期型
    フリップフロップにおいてタイミングエラーが生じない
    ように上記第２時間間隔を定める、 ことを特徴とする請求項９又は１０記載のハードマクロ
    作成方法。
  12. 【請求項１２】 上記第１及び第２ディレイセルとして
    遅延バッファゲートを有するものを用いることを特徴と
    する請求項９乃至１１のいずれか１つに記載のハードマ
    クロ作成方法。
  13. 【請求項１３】 上記第１及び第２ディレイセルとして
    配線を用い、該配線の長さにより上記信号伝搬遅延時間
    を定めることを特徴とする請求項９乃至１１のいずれか
    １つに記載のハードマクロ作成方法。
  14. 【請求項１４】 上記第１及び第２ディレイセルとして
    遅延バッファゲート及びこれに接続された配線を用い、
    該配線の長さにより上記信号伝搬遅延時間を微調整する
    ことを特徴とする請求項９乃至１１のいずれか１つに記
    載のハードマクロ作成方法。
  15. 【請求項１５】 請求項１乃至１４のいずれか１つに記
    載の方法で作成されたハードマクロを用いて半導体チッ
    プ設計を行う、 ことを特徴とする半導体チップ設計方法。
  16. 【請求項１６】 請求項１乃至１４のいずれか１つに記
    載の方法で作成されたハードマクロの構成を表すデータ
    が記録されていることを特徴とする記録媒体。
JP28831498A 1998-10-09 1998-10-09 集積回路設計方法 Expired - Fee Related JP4251692B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP28831498A JP4251692B2 (ja) 1998-10-09 1998-10-09 集積回路設計方法
US09/414,435 US6434727B1 (en) 1998-10-09 1999-10-07 Methods of making hard macro cell using timing interval

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28831498A JP4251692B2 (ja) 1998-10-09 1998-10-09 集積回路設計方法

Publications (2)

Publication Number Publication Date
JP2000113025A true JP2000113025A (ja) 2000-04-21
JP4251692B2 JP4251692B2 (ja) 2009-04-08

Family

ID=17728584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28831498A Expired - Fee Related JP4251692B2 (ja) 1998-10-09 1998-10-09 集積回路設計方法

Country Status (2)

Country Link
US (1) US6434727B1 (ja)
JP (1) JP4251692B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200197B2 (en) 2002-09-03 2007-04-03 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit
JP2012123524A (ja) * 2010-12-07 2012-06-28 Fujitsu Semiconductor Ltd 回路設計支援装置、回路設計支援方法および半導体集積回路
JP2013097705A (ja) * 2011-11-04 2013-05-20 Renesas Electronics Corp レイアウト装置及びレイアウト方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4480238B2 (ja) * 2000-07-18 2010-06-16 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4237434B2 (ja) * 2001-11-26 2009-03-11 富士通マイクロエレクトロニクス株式会社 集積回路のホールドタイムエラー修正方法及びその修正プログラム
JP2003188259A (ja) * 2001-12-20 2003-07-04 Oki Electric Ind Co Ltd ハードマクロ及びハードマクロを用いた半導体集積回路
US6912473B2 (en) * 2002-06-28 2005-06-28 International Business Machines Corporation Method for verifying cross-sections
CN1300733C (zh) * 2004-07-15 2007-02-14 中国人民解放军国防科学技术大学 非同步硬核的伪同步时序建模方法
US7913321B2 (en) * 2006-08-03 2011-03-29 David Hamilton Radcliffe Child carrier cover

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10327047A (ja) * 1997-05-22 1998-12-08 Sony Corp 半導体集積回路およびその設計方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200197B2 (en) 2002-09-03 2007-04-03 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit
JP2012123524A (ja) * 2010-12-07 2012-06-28 Fujitsu Semiconductor Ltd 回路設計支援装置、回路設計支援方法および半導体集積回路
JP2013097705A (ja) * 2011-11-04 2013-05-20 Renesas Electronics Corp レイアウト装置及びレイアウト方法

Also Published As

Publication number Publication date
JP4251692B2 (ja) 2009-04-08
US6434727B1 (en) 2002-08-13

Similar Documents

Publication Publication Date Title
JP3960583B2 (ja) 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム
US7268605B2 (en) Technique for operating a delay circuit
US7659759B2 (en) Phase synchronous circuit
US7904874B2 (en) Opposite-phase scheme for peak current reduction
US6651230B2 (en) Method for reducing design effect of wearout mechanisms on signal skew in integrated circuit design
US8086989B2 (en) Structure for glitchless clock multiplexer optimized for synchronous and asynchronous clocks
KR100432923B1 (ko) 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법
US7679408B2 (en) Glitchless clock multiplexer optimized for synchronous and asynchronous clocks
JPH11312027A (ja) 半導体装置及びその設計方法
JP2000113025A (ja) ハードマクロ作成方法、半導体チップ設計方法及び記録媒体
US7844843B2 (en) Implementing power savings in HSS clock-gating circuit
US20190087516A1 (en) Concurrently optimized system-on-chip implementation with automatic synthesis and integration
JP2000341093A (ja) 低消費電力ディジタル論理回路
US5657457A (en) Method and apparatus for eliminating bus contention among multiple drivers without performance degradation
JP3629019B2 (ja) 半導体集積回路
JP2001053233A (ja) 半導体集積回路及び記憶媒体
US20050068080A1 (en) Timing-flexible flip-flop element
JP4425300B2 (ja) 半導体集積回路装置の設計プログラム、および、記録媒体
Wang et al. A 500-Mb/s quadruple data rate SDRAM interface using a skew cancellation technique
US6774681B2 (en) Switchable clock source
KR100605578B1 (ko) 지연고정루프의 지터 제어 장치
JP2004127012A (ja) 同期式回路およびその設計方法
JP3139750B2 (ja) タイミング調整方法
US20160344377A1 (en) Transforming a phase-locked-loop generated chip clock signal to a local clock signal
JP3866562B2 (ja) 半導体集積回路の設計方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080728

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090120

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120130

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120130

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120130

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130130

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140130

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees