KR100605578B1

KR100605578B1 - 지연고정루프의 지터 제어 장치

Info

Publication number: KR100605578B1
Application number: KR1019990024832A
Authority: KR
Inventors: 윤민호
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2006-07-28
Also published as: KR20010004211A

Abstract

본 발명은 지연고정루프의 지터를 줄여 정확한 데이터 억세스 타임을 구하고 이에 대한 충분한 마진을 확보하기 위한 것으로서, 이를 위한 본 발명은 지연고정루프클럭 생성 장치에 있어서, 단위지연 및 다단지연을 거쳐 기준클럭과의 비교를 통하여 초기 고정된 지연고정루프클럭을 생성하는 지연고정루프클럭 생성부; 제어신호에 응답하여 기준클럭과 상기 지연고정루프클럭간의 타이밍 차를 비교한 비교출력신호를 생성하는 미세조정비교부; 상기 비교출력신호에 응답하여 지연량을 결정하는 제1 내지 제5스위치인에이블신호를 생성하는 제어부; 및 상기 제1 내지 제5스위치인에이블신호에 응답하여 상기 지연고정루프클럭을 상기 단위지연시간 보다 작은 지연시간을 갖는 제1 내지 제5 미세단위지연소자를 통과하면서 지연하여 상기 2차지연고정루프클럭을 생성하는 미세지연부를 구비하고, 상기 2차지연고정루프클럭을 상기 미세조정비교부의 상기 지연고정루프클럭신호로서 궤환시켜 비교과정의 반복 수행을 통해 상기 지연량을 재결정한다.

지연고정루프, 기준클럭, 지연고정루프클럭, 지터, 미세조정, 미세지연.

Description

지연고정루프의 지터 제어 장치{Device for controlling jitter of delayed locked loop}

도1은 본 발명의 일실시예에 따른 지연고정루프클럭의 지터 제어 경로의 블록 다이아그램.

도2는 본 발명의 일실시예에 따른 미세조정비교부의 상세 회로도.

도3은 본 발명의 일실시예에 따른 제어부의 상세 회로도.

도4a는 본 발명의 일실시예에 따른 미세지연부의 상세 회로도.

도4b는 본 발명의 다른 실시예에 따른 미세지연부의 상세 회로도.

* 도면의 주요 부분에 대한 부호의 설명

110 : 지연고정루프클럭 생성부

130 : 미세조정비교부 150 : 제어부

170 : 미세지연부

ref_clk : 기준클럭 dll_clk : 지연고정루프클럭

dll_clkout : 제2차지여고정루프클럭

본 발명은 DDR(Double Data Rate) 싱크로너스 DRAM(Synchronous DRAM : 이하, "SDRAM")과 같이 고속으로 동작하는 메모리 디바이스등에 사용되는 지연고정루프(Delay Locked Loop : 이하, "DLL")에 관한 것으로, 특히 DLL 클럭 생성부의 단위지연시간보다 작은 타이밍 오차인 지터(jitter)를 줄일 수 있는 장치에 관한 것이다.

일반적으로, 메모리 반도체 회로의 각 기능 블록들은 클럭에 동기 되어 메모리 셀에서 데이터를 읽어 내거나 또는 쓰기 동작을 수행하게 된다. 이러한 클럭 동기는 클럭 발생장치에서 제공되는 클럭 신호를 사용하여 이루어지게 된다. 또한, 반도체 소자에 클럭과 데이터 또는 다른 클럭과의 스큐(skew)를 보상하기 위하여 특정 주기를 갖는 클럭을 이용하고 있다. 특히, DDR SDRAM에서, 클럭에 동기 시켜 데이터를 내보내게 되면은 그 클럭의 지연 입력에 따른 스큐가 발생하게 된다. 따라서, 이를 보상하기 위하여 별도의 내부 클럭을 사용하고 있다.

DLL은 어떤 신호에 대해 시간상으로 스큐(skew)가 발생하는 경우에 이를 보정하는 것으로서, 최근의 DDR SDRAM과 같이 고속으로 동작하는 메모리에서 동기신호로 사용하는 클럭의 스큐 및 기타 문제점을 보완하기 위해서 반드시 요구되는 기능이다.

따라서 DLL의 성능은 데이터를 얼마나 정확하게 기준 클럭에 동기 시킬 수 있느냐로 결정되고, 이는 DLL 클럭 생성부에서 외부클럭신호를 기준클럭과 비교하면서 지연을 하는 단위 지연 소자의 단위지연시간에 의해 크게 영향을 받고, 상기 단위지연시간 이내의 기준클럭과 DLL클럭 사이에 필연적으로 발생하는 클럭 스큐를 지터(jitter)라는 파라미터(parameter)로 나타난다.

일반적으로 상기 단위 지연 소자는 하나의 NAND게이트와 하나의 인버터로서 구성되는데 이것의 지연시간은 최소한으로 줄인 상태에서도 약 0.1nsec 정도이고 이것은 소자 특성상 줄일 수 없어서 DLL은 항상 0.1nsec 정도의 지터를 갖는다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 단위지연시간을 단축한 단위지연소자와 미세한 타이밍의 스큐를 구별하는 비교기를 사용하여 지터를 줄인 반도체메모리장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 지연고정루프클럭 생성 장치에 있어서, 단위지연 및 다단지연을 거쳐 기준클럭과의 비교를 통하여 초기 고정된 지연고정루프클럭을 생성하는 지연고정루프클럭 생성부; 제어신호에 응답하여 기준클럭과 상기 지연고정루프클럭간의 타이밍 차를 비교한 비교출력신호를 생성하는 미세조정비교부; 상기 비교출력신호에 응답하여 지연량을 결정하는 제1 내지 제5스위치인에이블신호를 생성하는 제어부; 및 상기 제1 내지 제5스위치인에이블신호에 응답하여 상기 지연고정루프클럭을 상기 단위지연시간 보다 작은 지연시간을 갖는 제1 내지 제5 미세단위지연소자를 통과하면서 지연하여 상기 2차지연고정루프클럭을 생성하는 미세지연부를 구비하고, 상기 2차지연고정루프클럭을 상기 미세조정비교부의 상기 지연고정루프클럭신호로서 궤환시켜 비교과정의 반복 수행을 통해 상기 지연량을 재결정한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명의 일실시예에 따른 지연고정루프클럭의 지터 제어 경로의 블록 다이아그램으로서, 단위지연 및 다단지연을 거쳐 기준클럭과의 비교를 통하여 초기 고정된 지연고정루프클럭을 생성하는 지연고정루프클럭 생성부(110)와, 제어신호 com_en에 응답하여 기준클럭 ref_clk과 상기 지연고정루프클럭 dll_clk간의 타이밍 차를 비교한 비교출력신호 com_out을 생성하는 미세조정비교부(130)와, 상기 비교출력신호 com_out에 응답하여 지연량을 결정하는 제1 내지 제5스위치인에이블신호 sw<0:4>를 생성하는 제어부(150)와, 상기 제1 내지 제5스위치인에이블신호 sw<0:4>에 응답하여 상기 지연고정루프클럭 dll_clk을 상기 단위지연시간 보다 작은 지연시간을 갖는 제1 내지 제5 미세단위지연소자를 통과하면서 지연하여 2차지연고정루프클럭 dll_clkout을 생성하는 미세지연부(170)와, 상기 2차지연고정루프클럭 dll_clkout을 상기 미세조정비교부의 지연고정루프클럭 dll_clk신호로서 궤환하여 상기 미세조정비교부(130)에서 비교과정을 반복 수행하여 상기 지연량을 재결 정하는 것을 포함하여 이루어진다.

상기 제어신호 com_en은 상기 지연고정루프클럭 생성부(110)에서 상기 지연고정루프클럭 dll_clk이 초기 고정될 경우에 "로우"로 액티브되어 상기 미세조정비교부(130)를 활성화하는 신호이다.

도2는 본 발명의 일실시예에 따른 상기 미세조정비교부(130)의 상세 회로도로서, 반전된 상기 기준클럭 /ref_clk에 응답하여 상기 기준클럭 ref_clk과 상기 지연고정루프클럭 dll_clk 또는 상기 2차지연고정루프클럭 dll_clkout의 차를 감지하여 증폭하는 차동증폭부(210)와, 상기 반전된 기준클럭 /ref_clk에 응답하여 상기 차동증폭부(210)의 전원전압의 공급을 차단하는 PMOS트랜지스터 PM23과, 상기 반전된 기준클럭 /ref_clk에 응답하여 상기 차동증폭부(210)의 출력을 풀업시켜 상기 비교출력신호 com_out을 디스에이블 시키는 PMOS트랜지스터 PM24와, 상기 차동증폭부(210)의 출력신호와 상기 제어신호 com_en을 입력으로 하여 상기 비교출력신호 com_out을 생성하는 NOR게이트 NOR21로 이루어진다.

상기 차동증폭부(210)는 상기 반전된 기준클럭신호 /ref_clk에 의해 턴-온되어 상기 차동증폭부(210)를 인에이블시키는 NMOS트랜지스터 NM23과, 상기 기준클럭 ref_clk에 응답하여 상기 NMOS트랜지스터 NM23을 통해 공급된 풀다운신호를 노드 N21로 전달하는 NMOS트랜지스터 NM21과, 상기 지연고정루프클럭 dll_clk에 응답하여 상기 차동증폭부의 출력단에 상기 풀다운신호를 공급하는 NMOS트랜지스터 NM22와, 상기 노드 N21 신호에 응답하여 상기 노드 N21을 풀업시키는 PMOS트랜지스터 PM21과, 상기 노드 N21 신호에 응답하여 상기 차동증폭부(210)의 출력단을 풀업시 키는 PMOS트랜지스터 PM22로 이루어진다.

도3은 본 발명의 일실시예에 따른 상기 제어부(150)의 상세 회로도로서, 상기 비교출력신호 com_out에 응답하여 상기 제1 내지 제5 스위치인에이블신호 sw<0:4>를 제어하는 5개의 플립플롭(310, 320, 330, 340, 350)이 직렬로 연결되어 있다.

도4a는 본 발명의 일실시예에 따른 상기 미세지연부(170)의 상세 회로도로서, 상기 제1 내지 제5 스위치인에이블신호 sw<0:4>에 응답하여 상기 지연고정루프클럭신호 dll_clk을 지연하여 상기 2차지연고정루프클럭 dll_clkout을 출력하는 제1 내지 제5 미세지연부(410a, 420a, 430a, 440a, 450a)로 이루어져 있다. 상기 제1 내지 제5 미세지연부(410a, 420a, 430a, 440a, 450a)는 각각 1개 내지 5개의 패스게이트를 포함하여 구성된다.

도4b는 본 발명의 다른 실시예에 따른 상기 미세지연부(170)의 상세 회로도로서, 상기 도4a와 유사하게 상기 제1 내지 제5 스위치인에이블신호 sw<0:4>에 응답하여 상기 지연고정루프클럭신호 dll_clk을 지연하여 상기 제2차지연고정루프클럭 dll_clkout을 출력하는 제1 내지 제5 미세지연부(410b, 420b, 430b, 440b, 450b)로 이루어져 있다. 상기 제1 및 제2 미세지연부(410b, 420b)는 각각 1개 및 2개의 패스게이트로 이루어지고, 상기 제3미세지연부 내지 제5미세지연부(430b, 440b, 450b)는 패스게이트를 사이에 두고 커패시터와 저항으로 이루어진 미세지연소자로 구성된다.

상기와 같은 구성을 갖는 본 발명의 동작에 대해 살펴본다.

지연고정루프클럭 생성부(110)에서 외부클럭신호를 기준 클럭 ref_clk과 비교하면서 단위지연 및 다단지연등을 거쳐 상기 기준클럭 ref_clk에 동기를 맞추어 초기 고정된 지연고정루프클럭 dll_clk이 생성되면 제어신호 com_en이 "로우"로 액티브되어 상기 지연고정루프클럭 dll_clk과 함께 미세조정지연부(130)로 전달된다.

상기 지연고정루프클럭 dll_clk은 상기 기준클럭 ref_clk에 동기는 맞았지만, 상기 단위지연소자의 단위지연시간의 최소치의 한계로 인해 상기 기준클럭 ref_clk과 정확하게 동기가 맞지 않을 수 있다.

상기 미세조정지연부(130)에서는 상기 비교출력신호 com_out에 응답하여 상기 지연고정루프클럭 dll_clk과 상기 기준클럭 ref_clk을 비교하여 상기 기준클럭 ref_clk에 앞서 상기 dll_clk이 "하이"로 액티브되는 스큐가 발생할 경우에 상기 비교출력신호 com_out이 "하이"로 액티브되어 상기 제어부(150)를 인에이블시킨다.

상기 비교출력신호 com_out이 최초 액티브되어 상기 제어부(150)로 인가되면 제1플립플롭(310)이 활성화되어 제1스위치인에이블신호 sw<0>이 "하이"로 액티브되면, 제1미세지연부(410a, 410b)가 액티브되어 상기 지연고정루프클럭 dll_clk이 패스게이트 하나를 통과하면서 생기는 작은 지연을 거쳐 2차지연고정루프클럭 dll_clkout을 생성한다.

상기 2차지연고정루프클럭 dll_clkout은 상기 미세조정비교부(130)로 상기 지연고정루프클럭 dll_clk신호로서 궤환되어 상기 기준클럭 ref_clk보다 먼저 "하이"로 액티브되는 경우에는 상기 비교출력신호 com_out을 다시 "하이"로 액티브시켜 상술한 바와 같은 경로를 거쳐 제2미세지연부(420a, 420b)를 턴-온시켜 상기 지 연고정루프클럭 dll_clk을 두개의 패스게이트에서 생기는 지연만큼 지연시킨 2차지연고정루프클럭 dll_clkout을 생성한다.

도4b의 미세지연부(170)의 다른 실시예의 경우에 대해서 살펴보면, 제3미세지연부(430b)는 양쪽 끝단에 패스게이트를 구비하고, 그 사이에 두 개의 커패시터(capacitor)와 그 사이에 저항(resistor)을 포함하여 RC 지연을 하도록 구성되어 있고, 제4미세지연부(440b)는 두 개의 패스게이트와 그 사이에 2개의 상기 RC 지연으로 이루어졌고, 제5미세지연부(450b)는 두 개의 패스게이트와 그 사이에 3개의 RC 지연을 포함하여 이루어진다.

상술한 바와 같이 본 발명은 지연고정루프클럭의 지터를 감소하기 위하여 지연고정루프클럭생성부에서 단위지연 및 다단지연을 거쳐 초기 고정된 지연고정루프클럭에 존재하는 스큐를 최소화하기 위하여 상기 단위지연 시간보다 작은 지연을 갖는 지연소자를 구비하여 기준클럭과의 비교과정을 반복하면서 지연고정루프클럭의 지터를 최소화하기 위한 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같은 본 발명은 지연고정루프의 지터를 줄여 정확한 데이터 억세스 타임을 알 수 있고, 이에 대한 충분한 마진을 확보할 수 있다.

Claims

지연고정루프클럭 생성 장치에 있어서,

단위지연 및 다단지연을 거쳐 기준클럭과의 비교를 통하여 초기 고정된 지연고정루프클럭을 생성하는 지연고정루프클럭 생성부;

제어신호에 응답하여 기준클럭과 상기 지연고정루프클럭간의 타이밍 차를 비교한 비교출력신호를 생성하는 미세조정비교부;

상기 비교출력신호에 응답하여 지연량을 결정하는 복수의 스위치인에이블신호를 생성하는 제어부; 및

상기 지연고정루프클럭 생성부의 단위지연 시간 보다 작은 지연시간을 갖으면서 서로 다른 딜레이값을 갖는 복수의 미세단위지연소자를 구비하며, 상기 복수의 스위치인에이블신호에 응답하여 복수의 미세단위지연소자중 어느 하나가 선택적으로 구동되어, 상기 지연고정루프클럭을 미세 지연한 2차지연고정루프클럭을 생성하는 미세지연부를 구비하고,

상기 2차지연고정루프클럭을 상기 미세조정비교부의 상기 지연고정루프클럭신호로서 궤환시켜 비교과정의 반복 수행을 통해 상기 지연량을 재결정하도록 한

지연고정루프클럭 생성 장치.
제1항에 있어서,

상기 미세조정비교부는,

반전된 상기 기준클럭에 응답하여 상기 기준클럭과 상기 지연고정루프클럭 또는 상기 2차지연고정루프클럭의 차를 감지하여 증폭하는 차동증폭부;

상기 반전된 기준클럭에 응답하여 상기 차동증폭부의 전원전압의 공급을 차단하는 제1PMOS트랜지스터;

상기 반전된 기준클럭에 응답하여 상기 차동증폭부의 출력을 풀업시켜 상기 비교출력신호를 디스에이블 시키는 제2PMOS트랜지스터;

상기 차동증폭부의 출력신호와 상기 제어신호를 입력으로 하여 상기 비교출력신호를 생성하는 NOR게이트

를 포함하여 이루어지는 것을 특징으로 하는 지연고정루프클럭 생성 장치.
제2항에 있어서,

상기 제어부는,

상기 미세조정비교기로부터 상기 비교출력신호가 최초 활성화되면 제1플립플롭의 출력신호인 제1스위치인에이블신호가 액티브되는 제1단계;

상기 미세조정비교기로부터 상기 비교출력신호가 활성화될 때마다 제2 내지 제5 플립플롭의 출력신호인 제2 내지 제5 스위치인에이블신호가 순차적으로 액티브되는 제2단계

를 포함하여 이루어지는 것을 특징으로 하는 지연고정루프클럭 생성 장치.
제1항에 있어서,

상기 미세단위지연소자는,

상기 스위치인에이블신호에 응답하여 온-오프되는 패스게이트의 개수에 의해 딜레이값이 결정되는 것을 특징으로 하는 지연고정루프클럭 생성 장치.
제1항에 있어서,

상기 미세단위지연소자는,

상기 스위치인에이블신호에 응답하여 온-오프되는 두개의 패스게이트를 포함하고, 상기 패스게이트들 사이에 형성된 저항과 커패시터에 개수에 의해 딜레이값이 결정되는 것을 특징으로 하는 지연고정루프클럭 생성 장치.