KR20010044877A - 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프 - Google Patents

전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프 Download PDF

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Abstract

본 발명은 디지털 방식과 아날로그 방식의 장점을 활용하여 빠른 시간 내에 지터가 작은 지연고정루프클럭신호를 생성하는 지연고정루프클럭 생성장치를 구현하기 위한 것으로서, 이를 위한 본 발명은 지연고정루프클럭 생성장치에 있어서, 클럭신호를 데이터출력신호와의 타이밍 스큐 만큼 지연한 지연클럭신호를 생성하는 제1지연모델; 상기 클럭신호와 상기 지연클럭신호와 상기 인에이블신호에 응답하여 제어신호인 2차지연클럭신호와 2차클럭신호와 복제신호와 복제인에이블신호를 생성하는 제어부; 상기 2차지연클럭신호와 상기 2차클럭신호 및 전압조정신호에 응답하여 측정오실레이션신호를 생성하는 전압제어발진기; 상기 복제신호와 상기 복제인에이블신호 및 상기 전압조정신호에 응답하여 복제오실레이션신호를 생성하는 복제전압제어발진기; 상기 복제신호와 상기 2차클럭신호와 상기 2차지연클럭신호와 상기 측정오실레이션신호와 상기 복제오실레이션신호에 응답하여 지연고정루프클럭신호를 생성하는 디지털지연고정루프; 상기 지연고정루프클럭신호를 주기에서 타이밍 스큐를 뺀 만큼 지연한 비교클럭신호를 생성하는 제2지연모델; 상기 클럭신호와 상기 비교클럭신호의 위상차를 비교하여 업신호와 다운신호를 생성하는 위상검출기; 상기 업신호와 상기 다운신호에 응답하여 상기 전압조정신호를 생성하는 차지펌프; 및 상기 전압조정신호의 고주파 잡음을 제거하는 루프필터를 구비하여, 디지털 지연고정루프클럭 생성방식과 아날로그 방식을 혼합하여 로킹 타임이 빠르면서도 지터가 작은 지연고정루프클럭을 생성한다.

Description

전압제어오실레이터와 쉬프트레지스터형 지연고정루프를 결합한 아날로그-디지털 혼합형 지연고정루프{Analog-digital mixed type delay locked loop combining voltage controlled oscillator and shift register type delay locked loop}
본 발명은 반도체집적회로에 관한 것으로서, 특히 전압제어발진기(voltage controlled oscillator : VCO)와 쉬프트레지스터형 지연고정루프를 결합한 아날로그-디티털 혼합형 지연고정루프(delay locked loop : DLL)에 관한 것이다.
메모리 반도체 회로의 각 기능 블록들은 클럭에 동기 되어 메모리 셀에서 데이터를 읽어 내거나 또는 쓰기 동작을 수행하게 된다. 이러한 클럭 동기는 클럭 발생장치에서 제공되는 클럭 신호를 사용하여 이루어지게 된다. 또한, 반도체 소자에 클럭과 데이터 또는 다른 클럭과의 스큐(skew)를 보상하기 위하여 특정 주기를 갖는 클럭을 이용하고 있다. 특히, DDR SDRAM에서, 클럭에 동기 시켜 데이터를 내보내게 되면은 그 클럭의 지연 입력에 따른 스큐가 발생하게 된다. 따라서, 이를 보상하기 위하여 별도의 내부 클럭을 사용하고 있다.
DLL은 어떤 신호에 대해 시간상으로 스큐(skew)가 발생하는 경우에 이를 보정하는 것으로서, 최근의 DDR SDRAM과 같이 고속으로 동작하는 메모리에서 동기신호로 사용하는 클럭의 스큐 및 기타 문제점을 보완하기 위해서 반드시 요구되는 기능이다.
따라서 DLL의 성능은 데이터를 얼마나 정확하게 기준 클럭에 동기 시킬 수 있느냐로 결정되고, 이는 DLL 클럭 생성부에서 외부클럭신호를 기준클럭과 비교하면서 지연을 하는 단위 지연 소자의 단위지연시간에 의해 크게 영향을 받고, 상기 단위지연시간 이내의 기준클럭과 DLL클럭 사이에 필연적으로 발생하는 클럭 스큐를 지터(jitter)라는 파라미터(parameter)로 나타난다.
디지털 방식의 지연고정루프의 경우 로킹(locking)의 속도는 빠른 반면에 큰 소비전력과 넓은 레이아웃(layout) 면적, 그리고 보통 100psec가 넘는 큰 지터를 갖는 단점이 있다.
한편, 아날로그 방식의 지연고정루프는 지터가 극히 작다는 장점이 있지만, 로킹(locking)에 필요한 시간이 수 백 주기에 이른다는 단점이 있다.
이에, 최근에는 둘의 장점을 결합시키는 노력으로 아날로그-디지털 혼합형 지연고정루프를 구현하고 있다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 디지털 지연고정루프의 빠른 로킹(locking)과 아날로그 지연고정루프의 작은 지터 특성을 동시에 만족시키는 지연고정루프를 구현하는데 그 목적이 있다.
도1은 본 발명의 일실시예에 따른 지연고정루프의 블록 다이아그램.
도2a는 본 발명의 일실시예에 따른 전압제어발진기의 상세 회로도.
도2b는 본 발명의 일실시예에 따른 복제전압제어발진기의 상세 회로도.
도3은 본 발명의 일실시예에 따른 디지털지연고정루프의 상세 회로도.
도4는 본 발명의 일실시예에 따른 쉬프트레지스터의 상세 회로도.
도5는 본 발명의 일실시예에 따른 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
130 : 전압제어발진기 140 : 복제전압제어발진기
150 : 디지털지연고정루프 170 : 위상검출기
180 : 차지펌프
상기 목적을 달성하기 위한 본 발명은
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일실시예에 따른 지연고정루프의 블록 다이아그램이다.
도1을 참조하면, 지연고정루프는 클럭신호(clk)를 데이터출력신호와의 타이밍 스큐 td1 만큼 지연한 지연클럭신호(clk_d)를 생성하는 제1지연모델(110)과, 상기 클럭신호(clk)와 상기 지연클럭신호(clk_d)와 상기 인에이블신호(en)에 응답하여 2차지연클럭신호(/clk_d2)와 2차클럭신호(clk2)와 복제신호(/replica, 당 기술분야에서 딜레이 측정에 쓰인 오실레이터신호와 같은 것이라는 의미로 사용되며, 미러신호라는 표현으로 통용되기도 함)와 복제인에이블신호(rep_en)를 생성하는 제어부(120)와, 상기 2차지연클럭신호(/clk_d2)와 상기 2차클럭신호(clk2)와 전압조정신호(vcon)에 응답하여 측정오실레이션신호(m_osc)를 생성하는 전압제어발진기(130)와, 상기 복제신호(/replica)와 상기 복제인에이블신호(rep_en) 및 상기 전압조정신호(vcon)에 응답하여 복제오실레이션신호(r_osc)를 생성하는 복제전압제어발진기(140)와, 상기 복제신호(/replica)와 상기 2차클럭신호(clk2)와 상기 2차지연클럭신호(/clk_d2)와 상기 측정오실레이션신호(m_osc)와 상기 복제오실레이션신호(r_osc)에 응답하여 지연고정루프클럭신호(dll_clk)를 생성하는 디지털지연고정루프(150)와, 상기 지연고정루프클럭신호를 주기에서 타이밍 스큐 td1을 뺀 td2 만큼 지연한 비교클럭신호(comp_clk)를 생성하는 제2지연모델(160)과, 상기 클럭신호(clk)와 상기 비교클럭신호(comp_clk)의 위상차를 비교하여 업신호(up)와 다운신호(dn)를 생성하는 위상검출기(170)와, 상기 업신호(up)와 상기 다운신호(dn)에 응답하여 상기 전압조정신호(vcon)를 생성하는 차지펌프(180)와, 상기 전압조정신호의 고주파 자음을 제거하는 루프필터(190)로 이루어진다.
도2a는 본 발명의 일실시예에 따른 전압제어발진기(130)의 상세 회로도이다.
도2a를 참조하면, 전압제어발진기(130)는 상기 2차지연클럭신호(/clk_d2)와 궤환노드 N21 신호를 입력으로 하는 NOR게이트 NOR21과, 상기 전압조정신호(vcon)에 응답하여 상기 NOR게이트 NOR21의 출력신호를 지연하는 제1 및 제2전압제어지연소자(VCD1, VCD2)(210, 220)와, 상기 제2전압제어지연소자(VCD2)(220)의 출력신호와 상기 2차클럭신호(clk2)를 입력으로 하는 NAND게이트 ND21과, 상기 NAND게이트 ND21의 출력신호를 궤환하여 상기 궤환노드 N21 신호를 생성하는 인버터 INV21, INV22, INV23과, 상기 NAND게이트 ND21의 출력신호를 반전하여 상기 측정오실레이션신호(m_osc)를 생성하는 인버터 INV24로 이루어진다.
도2b는 본 발명의 일실시예에 따른 복제전압제어발진기(140)의 상세 회로도이다.
도2b를 참조하면, 복제전압제어발진기(140)는 상기 복제신호(/replica)와 궤환노드 N22 신호를 입력으로 하는 NOR게이트 NOR22와, 상기 전압조정신호(vcon)에 응답하여 상기 NOR게이트 NOR22의 출력신호를 지연하는 제3 및 제4전압제어지연소자(VCD3, VCD4)(230, 240)와, 상기 제4전압제어지연소자(VCD4)(240)의 출력신호와 상기 복제인에이블신호(rep_en)를 입력으로 하는 NAND게이트 ND22와, 상기 NAND게이트 ND22의 출력신호를 궤환하여 상기 궤환노드 N22 신호를 생성하는 인버터 INV25, INV26, INV27과, 상기 NAND게이트 ND22의 출력신호를 반전하여 상기 복제오실레이션신호(r_osc)를 생성하는 인버터 INV28로 이루어진다.
도3은 본 발명의 일실시예에 따른 디지털지연고정루프(150)의 상세 회로도이다.
도3을 참조하면, 디지털지연고정루프(150)는 상기 측정오실레이션신호(m_osc)와 상기 2차클럭신호(clk2)에 응답하여 상기 2차지연클럭신호(/clk_d2) 및 상기 2차지연클럭신호(/clk_d2)가 지연되는 신호를 일정한 주기로 각각 저장하는 지연측정부(300)와, 상기 지연측정부(300)의 출력신호와 복제신호(/replica)와 복제오실레이션신호(r_osc)에 응답하여 복제초기화신호(rep_rst)와 상기 지연고정루프클럭신호(dll_clk)를 생성하는 지연복제부(350)로 이루어진다.
상기 지연측정부(350)는 상기 측정오실레이션신호(m_osc)에 응답하여 상기 2차지연클럭신호(/clk_d2)가 단계적으로 전달된 제1 내지 제5측정노드 N31, N32, N33, N34, N35로 전달되는 것을 제어하는 제1 내지 제5전달제어부(311, 312, …, 315)와, 상기 2차지연클럭신호와 상기 제1 내지 제4측정노드신호를 각각 조합하여 상기 제2 내지 제5전달제어부(312, 313, 314, 315)로 각각 전달하는 제1 내지 제4입력전달부(321, 322, 323, 324)와, 상기 2차클럭신호(clk2)에 응답하여 상기 제1 내지 제5측정노드 N31, N32, N33, N34, N35의 신호를 저장하는 제1 내지 제5쉬프트레지스터(331, 332, …, 335)로 이루어진다.
상기 지연복제부(350)는 상기 제1 내지 제5쉬프트레지스터(331, 332, …, 335)의 정/부출력신호에 응답하여 복제할 지연량을 결정하기 위한 제1 내지 제5판단노드 I31, I32, I33, I34, I35신호를 생성하는 지연판단부(360)와, 상기 복제신호(/replica)와 상기 제1 내지 제5판단노드 I31, I32, I33, I34, I35에 응답하여 상기 지연판단부(360)를 통해 전달된 복제지연시간을 제1 내지 제5복제노드 R31, R32, R33, R34, R35를 통해 지연하는 제1 내지 제5복제전달부(371, 372, …, 375)와, 상기 복제오실레이션신호(r_osc)에 응답하여 상기 제1 내지 제5복제노드 R31, R32, R33, R34, R35가 전달되는 것을 제어하는 제1 내지 제5복제전달제어부(381, 382, …, 385)와, 상기 복제신호(/replica)와 상기 복제오실레이션신호(r_osc)에 응답하여 상기 지연루프클럭신호(dll_clk)와 상기 복제초기화신호(rep_rst)를 생성하는 지연복제출력부(390)와, 게이트로 상기 제2판단노드 I32신호를 입력받아 정플래그(flag)신호에 접지전원을 전달하는 NMOS트랜지스터 NM32와, 게이트로 상기 제4판단노드 I34신호를 입력받아 상기 정플래그신호에 상기 접지전원을 전달하는 NMOS트랜지스터 NM31과, 게이트로 각각 상기 제2판단노드 I32신호와 상기 제4판단노드 I34신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 플래그신호에 공급전원을 전달하는 PMOS트랜지스터 PM32와 PM33으로 이루어진다.
상기 지연판단부(360)는 상기 제1쉬프트레지스터(331)의 정출력신호와 상기 제2쉬프트레지스터(332)의 부출력신호에 응답하여 상기 제1판단노드 I31의 신호를 생성하는 NOR게이트 NOR31과, 상기 제2쉬프트레지스터(332)의 정출력신호와 상기 제3쉬프트레지스터(333)의 부출력신호에 응답하여 상기 제2판단노드 I32의 신호를 생성하는 NOR게이트 NOR32와, 같은 방법으로 각각 제3 내지 제5판단노드 I3, I4, I5 신호를 생성하는 NOR게이트 NOR33, NOR34, NOR35로 이루어진다.
상기 지연복제출력부(390)는 상기 제2복제노드 R32 신호와 상기 복제신호(/replica)를 입력으로 하는 NOR게이트 NOR36과, 상기 부플래그신호(/flag)와 상기 NOR게이트 NOR36의 출력신호에 응답하여 노드 R30의 신호를 생성하는 NAND게이트 ND31과, 상기 노드 R30의 신호가 전달되어 노드 R301의 신호를 생성되는 것을 제어하는 전달제어부(381)와, 상기 복제신호를 반전하는 인버터 INV31과, 게이트로 상기 인버터 INV31의 출력신호를 입력받아 소스-드레인 경로를 통해 노드 R302에 공급전원을 전달하는 PMOS트랜지스터 PM31과, 상기 노드 R301과 상기 노드 R302의 신호에 응답하여 상기 복제초기화신호(rep_rst)를 생성하는 NAND게이트 ND32와, 상기 복제초기화신호(rep_rst)를 버퍼링하여 상기 지연고정루프클럭신호(dll_clk)를 생성하는 인버터 INV32, INV33으로 이루어진다.
도4는 본 발명의 일실시예에 따른 쉬프트레지스터의 상세 회로도이다.
도4를 참조하면, 쉬프트레지스터는 상기 2차클럭신호(clk2)에 응답하여 입력신호(in)를 받아들이는 입력부(310)와, 상기 입력부(310)를 통해 전달된 데이터를 저장하여 정출력신호(dout)를 생성하는 저장부(330)와, 상기 정출력신호를 반전하여 부출력신호(/dout)를 생성하는 인버터 INV33으로 이루어진다.
상기 입력부(310)는 상기 입력신호를 반전하는 인버터 INV31과, 상기 2차클럭신호를 반전하는 인버터 INV32와, 상기 2차클럭신호에 응답하여 상기 인버터 INV31의 출력신호를 상기 저장부(330)로 전달하는 것을 제어하는 패스게이트 P31로 이루어진다.
도5의 본 발명의 일실시예에 따른 동작 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예의 동작에 대하여 살펴본다.
상기 전압제어발진기(130)와 상기 복제전압제어발진기(140)는 링오실레이터형 전압제어발진기로서 상기 전압조정신호(vcon)의 전위에 따라 상기 측정오실레이션신호(m_osc)와 상기 복제오실레이션신호(r_osc)의 주기가 변동된다. 상기 전압조정신호(vcon)의 전위가 높아지면 주기가 짧아지고, 상기 전압조정신호(vcon)의 전위가 낮아지면 주기가 길어진다.
상기 디지털지연고정루프(150)는 쉬프트레지스터를 단위지연소자로 사용하며, 상기 지연측정부(300)에서 상기 전압제어발진기(130)의 출력신호인 상기 측정오실레이션신호(m_osc)의 출력에 응답하여 상기 2차지연클럭신호(/clk_d2)를 통해 입력되는 폴링에지(falling edge)에 의한 로직 "로우"를 왼쪽으로 쉬프트시키며 이렇게 전달된 로직 "로우"는 각 스테이지(stage)에 연결된 쉬프트레지스터(331, 332, …)에 저장된다.
상기 쉬프트레지스터는 상기 2차클럭신호(clk2)가 "하이"인 동안만 입력을 받아들여 저장하고 출력하여 상기 지연판단부(360)에서 지연량을 판단한다.
상기 2차클럭신호(clk2)가 "로우"인 동안은 오실레이터는 디스에이블되고, 상기 2차지연클럭신호(/clk_d2)가 "하이"인 동안은 상기 측정노드 N31, N32, N33, …은 "하이"로 리셋된다.
상기 2차클럭신호(clk2)가 "하이"가 되어 상기 쉬프트레지스터는 입력을 받아들일 수 있고, 상기 2차지연클럭신호가 "로우"로 떨어지면서 상기 측정오실레이션신호(m_osc)에 응답하여 상기 2차지연클럭신호의 "로우" 신호가 상기 측정노드 N31, N32, …로 전달된다. 이와 함께 쉬프트레지스터(331, 332, …)에도 "로우" 신호가 저장된다.
결국 상기 제5판단노드 I35만 "하이"로 되고 상기 제1 내지 제4판단노드 I31, I32, I33, I34는 "로우"로 되어 상기 부플래그신호(/flag)는 "로우"로 된다.
상기 복제신호(/replica)가 "로우"로 액티브되면 상기 복제오실레이션신호(r_osc)가 토글하여 상기 제5판단노드 I5의 로직 "하이"신호가 "하이"로 리셋되어 있던 상기 제1 내지 제5복제노드를 R35, R34, R33, R32, R31의 순서대로 로직 "로우"신호를 전달한다.
상기 부플래그신호(/flag)가 "로우"이므로 상기 노드 R30은 "하이"로 되어 상기 노드 R301은 "하이"를 유지하여 상기 노드 R302를 통해 전달된 상기 제1복제노드 R31의 신호에 의해 상기 복제초기화신호(rep_rst)와 상기 지연고정루프클럭신호(dll_clk)를 생성한다.
전술한 바와 같이 지연고정루프클럭신호(dll_clk)가 처음 한 번의 측정 과정에 의해 Δt의 오차 범위 내로 디지털 로킹(locking)이 일어나고, 이후에는 아날로그 로킹과정이 진행된다.
이상적인 지연고정루프클럭은 클럭신호(clk)보다 정확히 td1만큼 앞서는 클럭이어야 하므로 이를 다시 제2지연모델을 통과시켜 td2만큼 지연시킨 상기 비교클럭신호(comp_clk)와 상기 클럭신호(clk)간의 스큐가 0이어야 한다. 상기 위상검출기(170)는 상기 클럭신호(clk)와 상기 비교클럭신호(comp_clk)를 비교해서 상기 비교클럭신호가 상기 클럭신호에 앞서느냐 뒤서느냐에 따라 상기 업신호(up) 또는 상기 다운신호(dn)를 인에이블시킨다.
상기 차지펌프(180)에서는 상기 업신호(up)가 액티브되면 상기 전압조정신호(vcon)에 전류를 흘러 넣어 상기 전압조정신호(vcon)의 전위를 올리고, 상기 다운신호(dn)가 액티브되면 상기 전압조정신호(vcon)에서 전류를 뽑아내 상기 전압조정신호(vcon)의 전위를 내리는 기능을 한다.
상기 루프필터(190)에서는 상기 전압조정신호(vcon)로 들어오는 고주파 잡음을 제거하여 상기 전압조정신호(vcon)의 전위가 안정적으로 변화하도록 한다.
상기 비교클럭신호(comp_clk)이 상기 클럭신호(clk)보다 앞선다면 상기 위상검출기(170)에서 상기 다운신호(dn)가 계속 액티브되어 상기 전압조정신호의 전위는 낮아지고 이에 따라 상기 전압제어발진기(130)와 상기 복제전압제어발진기(140)의 주기가 길어진다.
이렇게 되면 상기 지연고정루프클럭 및 상기 비교클럭신호는 점차 지연되어 상기 클럭신호에 앞서는 정도가 점점 줄어들 것이다. 이와 같이 상기 업신호와 상기 다운신호에 응답하여 상기 전압제어발진기(130)와 상기 복제전압제어발진기(140)의 주기가 조정되어 결국 상기 비교클럭신호와 상기 클럭신호간의 스큐가 상기 위상검출기(170)의 에러 범위 이내인 수십 ps로 줄어든다.
결국, 디지털지연고정루프를 통한 디지털 로킹을 통해 지연고정루프클럭신호를 대략적으로 생성한 후에 위상고정루프(phase locked loop)를 통해 아날로그적으로 미세하게 보정함으로서 빠른 로킹 타임을 갖고 지터가 작은 지연고정루프를 구현하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 지연고정루프에 있어서 디지털 방식에 비해 훨씬 작은 면적을 차지하며, 전력 소비가 감소하고 작은 지터를 갖으며 로킹타임이 대폭 감소한다.

Claims (4)

  1. 지연고정루프클럭 생성장치에 있어서,
    클럭신호를 데이터출력신호와의 타이밍 스큐 만큼 지연한 지연클럭신호를 생성하는 제1지연모델;
    상기 클럭신호와 상기 지연클럭신호와 상기 인에이블신호에 응답하여 제어신호인 2차지연클럭신호와 2차클럭신호와 복제신호와 복제인에이블신호를 생성하는 제어부;
    상기 2차지연클럭신호와 상기 2차클럭신호 및 전압조정신호에 응답하여 측정오실레이션신호를 생성하는 전압제어발진기;
    상기 복제신호와 상기 복제인에이블신호 및 상기 전압조정신호에 응답하여 복제오실레이션신호를 생성하는 복제전압제어발진기;
    상기 복제신호와 상기 2차클럭신호와 상기 2차지연클럭신호와 상기 측정오실레이션신호와 상기 복제오실레이션신호에 응답하여 지연고정루프클럭신호를 생성하는 디지털지연고정루프;
    상기 지연고정루프클럭신호를 주기에서 타이밍 스큐를 뺀 만큼 지연한 비교클럭신호를 생성하는 제2지연모델;
    상기 클럭신호와 상기 비교클럭신호의 위상차를 비교하여 업신호와 다운신호를 생성하는 위상검출기;
    상기 업신호와 상기 다운신호에 응답하여 상기 전압조정신호를 생성하는 차지펌프; 및
    상기 전압조정신호의 고주파 잡음을 제거하는 루프필터를 구비하여,
    디지털 지연고정루프클럭 생성방식과 아날로그 방식을 혼합하여 로킹 타임이 빠르면서도 지터가 작은 지연고정루프클럭을 생성하는 지연고정루프클럭 생성장치.
  2. 제1항에 있어서,
    전압제어발진기는,
    상기 2차지연클럭신호와 제1궤환노드신호를 입력으로 하는 NOR게이트;
    상기 전압조정신호에 응답하여 상기 NOR게이트 NOR21의 출력신호를 지연하는 제1 및 제2전압제어지연소자;
    상기 제2전압제어지연소자의 출력신호와 상기 2차클럭신호에 응답하여 상기 측정오실레이션신호를 생성하는 논리곱수단; 및
    상기 논리곱수단에 반전된신호를 궤환하여 상기 궤환노드신호를 생성하는 다수의 인버터
    를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
  3. 제1항에 있어서,
    복제전압제어발진기는,
    상기 복제신호와 궤환노드신호를 입력으로 하는 NOR게이트;
    상기 전압조정신호에 응답하여 상기 NOR게이트의 출력신호를 지연하는 제1 및 제2전압제어지연소자;
    상기 제2전압제어지연소자의 출력신호와 상기 복제인에이블신호에 응답하여 상기 복제오실레이션신호를 생성하는 논리곱수단; 및
    상기 논리곱수단의 반전된신호를 궤환하여 상기 궤환노드신호를 생성하는 다수의 인버터
    를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
  4. 제1항에 있어서,
    디지털지연고정루프는,
    상기 측정오실레이션신호와 상기 2차클럭신호에 응답하여 상기 2차지연클럭신호 및 상기 2차지연클럭신호가 지연되는 신호를 일정한 주기로 각각 쉬프트레지스터에 저장하는 지연측정부; 및
    상기 복제신호와 상기 복제오실레이션신호에 응답하여 상기 지연측정부에서 구한 지연시간을 역으로 지연시켜 복제초기화신호와 상기 지연고정루프클럭신호를 생성하는 지연복제부
    를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008594A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 지연고정루프
KR100424181B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법
KR100594297B1 (ko) * 2004-10-12 2006-06-30 삼성전자주식회사 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법
KR101051875B1 (ko) * 2002-12-31 2011-07-25 모사이드 테크놀로지스, 인코포레이티드 아날로그/디지털 지연 락 루프
KR20210145373A (ko) * 2020-05-25 2021-12-02 윈본드 일렉트로닉스 코포레이션 지연 락 루프 디바이스와 그 동작 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0968580B1 (en) * 1998-01-20 2006-06-21 Silicon Image, Inc. Spread spectrum phase modulation for suppression of electromagnetic interference in parallel data channels
KR20020002541A (ko) * 2000-06-30 2002-01-10 박종섭 적은 지터의 지연고정루프를 위해 고전압 발생 장치를갖는 지연고정루프
KR100513806B1 (ko) * 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
US6678205B2 (en) 2001-12-26 2004-01-13 Micron Technology, Inc. Multi-mode synchronous memory device and method of operating and testing same
US20040039273A1 (en) * 2002-02-22 2004-02-26 Terry Alvin Mark Cepstral domain pulse oximetry
US6650918B2 (en) * 2002-02-22 2003-11-18 Datex-Ohmeda, Inc. Cepstral domain pulse oximetry
US7418616B2 (en) * 2002-07-15 2008-08-26 Brooktree Broadband Holding, Inc. System and method for improved synchronous data access
KR100522433B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
KR100612952B1 (ko) * 2004-04-30 2006-08-14 주식회사 하이닉스반도체 전력소모를 줄인 동기식 반도체메모리소자
US7696797B1 (en) 2005-03-31 2010-04-13 Schnaitter William N Signal generator with output frequency greater than the oscillator frequency
KR100738966B1 (ko) * 2006-06-29 2007-07-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US7982511B2 (en) * 2006-02-09 2011-07-19 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
US8768679B2 (en) 2010-09-30 2014-07-01 International Business Machines Corporation System and method for efficient modeling of NPskew effects on static timing tests
WO2012132847A1 (ja) * 2011-03-31 2012-10-04 国立大学法人東京工業大学 注入同期型周波数同期発振器
CN102664623B (zh) * 2012-05-09 2015-02-18 龙芯中科技术有限公司 数字延迟装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5109394A (en) * 1990-12-24 1992-04-28 Ncr Corporation All digital phase locked loop
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
KR100224690B1 (ko) * 1997-02-05 1999-10-15 윤종용 위상동기 지연회로
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6208183B1 (en) * 1999-04-30 2001-03-27 Conexant Systems, Inc. Gated delay-locked loop for clock generation applications

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424181B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법
KR20040008594A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 지연고정루프
KR101051875B1 (ko) * 2002-12-31 2011-07-25 모사이드 테크놀로지스, 인코포레이티드 아날로그/디지털 지연 락 루프
US8000430B2 (en) 2002-12-31 2011-08-16 Mosaid Technologies Incorporated Wide frequency range delay locked loop
US8213561B2 (en) 2002-12-31 2012-07-03 Mosaid Technologies Incorporated Wide frequency range delay locked loop
US8411812B2 (en) 2002-12-31 2013-04-02 Mosaid Technologies Incorporated Wide frequency range delay locked loop
US8599984B2 (en) 2002-12-31 2013-12-03 Mosaid Technologies Incorporated Wide frequency range delay locked loop
KR100594297B1 (ko) * 2004-10-12 2006-06-30 삼성전자주식회사 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법
KR20210145373A (ko) * 2020-05-25 2021-12-02 윈본드 일렉트로닉스 코포레이션 지연 락 루프 디바이스와 그 동작 방법

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