WO2012132847A1 - 注入同期型周波数同期発振器 - Google Patents

注入同期型周波数同期発振器 Download PDF

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WO2012132847A1
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injection
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frequency
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岡田　健一
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国立大学法人東京工業大学
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Definitions

  • the present invention relates to an injection-locked frequency-locked oscillator, and more particularly to an injection-locked frequency-locked oscillator having low phase noise characteristics.
  • a PLL using a crystal oscillator with low phase noise as a reference clock signal is known.
  • VCO voltage controlled oscillator
  • LC type VCO although the phase noise is low, there is a problem in reducing the area due to the physical size limitation of the coil and the capacitor.
  • the physical size can be made small, which is advantageous for reducing the area.
  • the phase noise of the VCO itself has become dominant. In other words, even if a crystal oscillator with low phase noise is used as the reference clock signal, the phase noise of the PLL has increased due to the influence of the phase noise of the ring type VCO.
  • FIG. 1 is a block diagram for explaining the configuration of a PLL using such a conventional injection-locked VCO.
  • a PLL using a conventional injection-locked VCO includes a phase comparator (PFD) 1, a charge pump (CP) 2, a low-pass filter (LPF) 3, and an injection-locked VCO (IL-VCO) 4.
  • PFD phase comparator
  • CP charge pump
  • LPF low-pass filter
  • IL-VCO injection-locked VCO
  • a reference clock signal and a feedback loop signal from the injection locking type VCO 4 are input to the phase comparator 1 and a signal based on the phase difference is input as an oscillation frequency control signal of the injection locking type VCO 4, so that the output frequency signal f 0 is synchronized with the reference clock signal. Then, in order to reduce the phase noise of the injection locking type VCO 4, an attempt is made to improve the phase noise of the injection locking type VCO 4 by injection locking the reference frequency clock signal to the injection locking type VCO 4 via the pulse generator 6. .
  • the conventional technology as shown in FIG. 1 has a problem that injection locking is not stable.
  • the free-run oscillation frequency of the phase-synchronous VCO 4 is adjusted in advance so that the phase-synchronous VCO 4 is easily synchronized with the reference clock signal, that is, enters the lock range.
  • adjustment is made so that a desired output frequency signal having a frequency multiplied by the reference clock signal can be obtained.
  • the injection locking type VCO 4 is locked, it is dragged to the injection locking side and is always fixed at a frequency multiplied by the reference clock signal, so that the PLL does not function.
  • the frequency is fixed at the end of the lock range, so that the lock is easily released. It becomes.
  • the PLL does not function, so this cannot be detected.
  • the PLL functions only when the injection locking is unlocked, the injection locking may not be stable. This is a problem that cannot be ignored particularly when generating a clock signal or the like.
  • the present invention is intended to provide an injection-locked frequency-locked oscillator that can operate stably and has low phase noise.
  • An injection-locked frequency-locked oscillator that can be reduced in area can also be provided.
  • an injection-locked frequency-locked oscillator is a locked loop to which a reference clock signal is input, and an output frequency signal is varied by an oscillation frequency control signal, and the reference clock is A synchronization having at least a first injection-locked signal-controlled oscillator in which no signal is injected and a comparator for comparing the output of the first injection-locked signal-controlled oscillator with a reference clock signal and using the result as an oscillation frequency control signal.
  • a reference clock signal corresponding to the reference clock signal of the loop and the synchronous loop is injected, and an oscillation frequency control signal corresponding to the same oscillation frequency control signal as the oscillation frequency control signal to the first injection synchronous signal control oscillator is input
  • the second injection-locked signal having the same circuit configuration as the first injection-locked signal controlled oscillator and outputting a desired frequency signal.
  • the first and second injection locked signal controlled oscillators may be a ring voltage controlled oscillator or an LC voltage controlled oscillator, respectively.
  • the first and second injection-locked signal controlled oscillators may be composed of a voltage controlled oscillator whose oscillation frequency control signal is a voltage or a current controlled oscillator which is a current.
  • the synchronous loop may be PLL or FLL.
  • the synchronous loop may be a PLL or FLL including an up / down counter and a digital / analog converter.
  • the reference clock signal of the locked loop may be injected into the second injection locked signal controlled oscillator via the pulse generator.
  • a frequency error compensator is provided, and the frequency error compensator is configured to compensate for an error in the output frequency signal between the first injection locked signal controlled oscillator and the second injection locked signal controlled oscillator.
  • the oscillation frequency control signal to the synchronous signal control oscillator and the oscillation frequency control signal to the second injection synchronous signal control oscillator may be offset.
  • the frequency error compensator may intermittently offset the oscillation frequency control signal to the first injection locked signal controlled oscillator and the oscillation frequency control signal to the second injection locked signal controlled oscillator. Moreover, you may offset intermittently irregularly.
  • the second injection-locked signal controlled oscillator may be composed of a plurality of injection-locked signal controlled oscillators, and a desired frequency signal may be output from each of the injection-locked signal controlled oscillators.
  • the injection-locked frequency-locked oscillator of the present invention has an advantage that it can operate stably and is an injection-locked frequency-locked oscillator with low phase noise. There is also an advantage that the area can be reduced.
  • FIG. 1 is a block diagram for explaining the configuration of a PLL using a conventional injection-locked VCO.
  • FIG. 2 is a block diagram for explaining the configuration of the injection-locked frequency-locked oscillator of the present invention.
  • FIG. 3 is a block diagram for explaining an example in which the locked loop of the injection locked frequency locked oscillator of the present invention is digitally controlled.
  • FIG. 4 is a block diagram for explaining an example in which the injection-locked frequency-locked oscillator of the present invention has a frequency error compensation unit.
  • FIG. 5 is a block diagram for explaining a frequency error compensator with low power consumption of the injection locked frequency locked oscillator of the present invention.
  • FIG. 6 is a block diagram for explaining an example in which the output frequency signal of the injection-locked frequency-locked oscillator of the present invention is distributed to a plurality.
  • FIG. 2 is a block diagram for explaining the configuration of the injection-locked frequency-locked oscillator of the present invention.
  • the injection-locked frequency-locked oscillator of the present invention is mainly composed of a locked loop 10 and a second injection-locked signal-controlled oscillator 20.
  • the reference clock signal (Ref. Clk.) Is input to the synchronous loop 10.
  • the locked loop 10 is mainly composed of the first injection locked signal control oscillator 14 and the comparator 11.
  • the comparator 11 is for comparing the output of the first injection locking type signal control oscillator 14 with the reference clock signal and using the result as an oscillation frequency control signal.
  • a PLL phase locked loop
  • PFD phase comparator
  • the synchronous loop 10 includes a comparator 11 (PFD), a charge pump (CP) 12, a low-pass filter (LPF) 13, a first injection-locked signal-controlled oscillator 14, and a frequency divider (/ N) 15.
  • the charge pump 12 may be considered to be included in the comparator 11.
  • the phase comparator 11 that compares the phases as a comparator compares the output of the first injection locked signal controlled oscillator 14 with the phase of a reference clock signal, specifically, a low phase noise signal from a crystal oscillator, for example. Used to make the phase difference an oscillation frequency control signal. More specifically, in the case of the PLL, the feedback loop signal from the first injection locked signal control oscillator 14 is multiplied by N by the frequency divider 15 and input to the comparator 11.
  • the comparator 11 compares the phase with the reference clock signal, converts the phase difference signal from a digital signal to an analog signal by the charge pump 12, and passes through a low-pass filter 13 for cutting unnecessary frequency components in the feedback loop.
  • the phase difference is input as the oscillation frequency control signal of the first injection locked signal control oscillator 14.
  • the first injection-locked signal controlled oscillator 14 is an injection-locked voltage controlled oscillator (IL-VCO).
  • synchronization loop for example, FLL (frequency synchronization loop) can be used in addition to the PLL.
  • a frequency comparator is used as the comparator.
  • the frequency comparator uses a counter as a frequency divider and is configured to be reset every predetermined period. The counter value at the reset timing may be compared and the result may be used as the oscillation frequency control signal.
  • the output frequency signal of the first injection-locked signal-controlled oscillator 14 is variable by the oscillation frequency control signal.
  • the reference clock signal is not injected into the first injection-locked signal-controlled oscillator 14. That is, the oscillation frequency is not locked by injection locking, but is locked by the synchronization loop 10.
  • a reference clock signal corresponding to the reference clock signal of the synchronous loop 10 is injected into the second injection locked signal controlled oscillator 20. More specifically, the reference clock signal input to the synchronous loop 10 is injected into the second injection locked signal controlled oscillator 20 via the pulse generator 21.
  • the pulse generator 21 generates a pulse signal from the input signal (sine wave signal). The spurious is reduced by reducing the duty ratio by the pulse generator 21, generating a pulse signal having a short ON operation time, and injecting the pulse signal into the second injection-locked signal-controlled oscillator 20.
  • the second injection-locked signal controlled oscillator 20 oscillates at an integer multiple frequency synchronized with the injected reference clock signal, and an output frequency signal having low phase noise comparable to the reference clock signal is obtained. is there.
  • An important point of the present invention is that the second injection-locked signal control oscillator 20 receives the same oscillation frequency control signal as the oscillation frequency control signal to the first injection-locked signal control oscillator 14. As a result, the output frequency signal is varied. That is, the oscillation frequency control signal to the first injection-locked signal control oscillator 14 is branched and input to the second injection-locked signal control oscillator 20.
  • the second injection locked signal controlled oscillator 20 has the same circuit configuration as the first injection locked signal controlled oscillator.
  • the first and second injection-locked signal controlled oscillators have the same circuit configuration, the same frequency signal is output for the same oscillation frequency control signal. Therefore, the first and second injection locked signal controlled oscillators are in a synchronized state. Furthermore, since the reference clock signal is injected into the second injection locked signal-controlled oscillator 20, an output frequency signal having low phase noise comparable to that of the reference clock signal can be obtained.
  • the second injection-locked signal controlled oscillator 20 is also shown as an injection-locked voltage controlled oscillator (IL-VCO).
  • the injection-locked frequency-locked oscillator of the present invention uses two injection-locked signal-controlled oscillators having the same configuration and is configured to be operated by the same oscillation frequency control signal.
  • the reference clock signal is not injected into the first injection locked signal control oscillator 14, and the reference clock signal is injected into the second injection locked signal control oscillator 20 while being locked by the locked loop 10. That is, the signal control oscillator that performs injection locking and the signal control oscillator that is used in the lock loop are divided into two parts. Then, while locking the first injection-locked signal controlled oscillator 14 with the locked loop 10, the oscillation frequency control signal is input to the second injection-locked signal controlled oscillator 20 into which the reference clock signal is injected.
  • the second injection locked signal-controlled oscillator 20 is highly stable, but the control signal is always optimal and operates stably. Even if the lock range of one of the signal-controlled oscillators shifts due to fluctuations in temperature characteristics or fluctuations in the power supply voltage, the oscillation frequency control signal also shifts in accordance with the shift, so the other controlled by the oscillation frequency control signal As a result, the signal-controlled oscillator of this circuit is shifted in the same manner, and as a result, the stable operation continues.
  • the synchronous loop 10 is designed to have a wide band to some extent so that it can be easily locked with respect to the reference clock signal.
  • the first injection locked signal controlled oscillator 14 is configured to oscillate at approximately 400 MHz in a free-run state. Then, the frequency is multiplied by 1/10 by the frequency divider 15 to bring the synchronous loop 10 into the locked state.
  • the second injection locked signal controlled oscillator 20 is configured to oscillate at approximately 400 MHz in a free-run state.
  • the synchronous loop 10 is locked and synchronized with the reference clock signal, and a frequency signal locked in the vicinity of 400 MHz is output and input to the phase comparator 11 via the feedback loop.
  • the reference clock signal is also input to the second injection locking signal controlled oscillator 20, and a frequency signal in the vicinity of 400 MHz synchronized with the reference clock signal is output.
  • the oscillation frequency control signal of the synchronous loop 10 that is, the output of the low-pass filter 13
  • the synchronous loop 10 is always in a functioning state.
  • the two-injection locking type signal-controlled oscillator 20 is a highly stable oscillator.
  • each of the first and second injection-locked signal-controlled oscillators 14 and 20 may be a ring-type voltage-controlled oscillator (ring-type VCO).
  • ring-type VCO ring-type voltage-controlled oscillator
  • An LC type VCO may be used, but in the case of an LC type VCO, there is a size limitation due to the size of a passive element or the like. However, if the ring type VCO is used, an odd number of inverters are connected in a ring shape, and the area can be reduced. However, since the ring type VCO generally has high phase noise, when used in a general PLL, the phase noise of the VCO itself becomes dominant and the phase noise of the PLL becomes large. This is as described in the section of the prior art.
  • the injection-locked signal controlled oscillator that outputs a desired frequency signal locks the ring-type VCO to the reference clock signal by injection locking, so that the phase noise of the reference clock signal is reduced. Since it becomes dominant, even in a ring type VCO, it is possible to keep the phase noise of the output frequency signal very low.
  • injection-locked frequency-locked oscillator is not limited to the voltage-controlled oscillator, and may be a current-controlled oscillator.
  • a current-controlled oscillator may be used as appropriate depending on the oscillation frequency of the output signal, the linearity of the control code, and the like.
  • a PLL is used as a synchronous loop.
  • an FLL frequency locked loop
  • a digital PLL or a digital FLL may be used as long as the output of the first injection locked signal control oscillator is compared with the reference clock signal and the result is used as the oscillation frequency control signal. That is, a signal control oscillator that outputs some digital code signal in accordance with the phase difference, uses the digital code signal as an oscillation frequency control signal, and outputs an oscillation frequency based on the digital code signal may be used.
  • FIG. 3 is a block diagram for explaining an example in which the synchronous loop of the injection locked frequency locked oscillator of the present invention is digitally controlled.
  • the parts denoted by the same reference numerals as those in FIG. 2 represent the same items, and redundant description is omitted.
  • an up / down counter 22 and a digital analog converter (DAC) 23 are used instead of the charge pump 12 and the low pass filter 13 shown in FIG.
  • the comparator 11 compares the phases of the feedback loop signal from the frequency divider 15 and the reference clock signal, and the up / down counter 22 outputs a counter value based on the frequency difference or the phase difference. Then, the counter value may be converted into an analog signal by the DAC 23 and input to the first and second injection locked signal controlled oscillators 14 and 20 as an oscillation frequency control signal.
  • the area can be further reduced by using a low-pass filter or the like that does not use passive elements.
  • the output of the low-pass filter and the output of the digital analog converter are branched and input to the two injection-locked signal controlled oscillators as the oscillation frequency control signal.
  • the present invention is not limited to this.
  • the output of the comparator is branched, and a charge pump or a low-pass filter is provided in each branch path, or an up / down counter or a digital analog converter is provided in each branch path. It may be a thing. That is, it is only necessary to input an oscillation frequency control signal corresponding to the same oscillation frequency control signal as the oscillation frequency control signal to the first injection locking type signal controlled oscillator, and it does not have to be completely the same control signal. .
  • a frequency comparator for example, may be used.
  • a counter may be used as a frequency divider, and the counter may be reset at regular intervals, and the result of comparing the counter values at the reset timing may be used as the oscillation frequency control signal.
  • FIG. 4 is a block diagram for explaining an example in which the injection-locked frequency-locked oscillator of the present invention has a frequency error compensation unit.
  • the same reference numerals as those in FIG. 3 denote the same parts.
  • the oscillation frequency control to the first injection locked signal control oscillator 14 is performed.
  • a frequency error compensator is provided that offsets the signal and the oscillation frequency control signal to the second injection-locked signal-controlled oscillator 20 to compensate for the deviation of the output frequency signal.
  • the difference from the example shown in FIG. 3 is that it further includes a multiplexer (MUX) 31, an up / down counter 32, a digital-analog converter (DAC) 33, a switch 34, and a frequency divider (/ N) 35. It is a point.
  • the output of the DAC 23 that is the oscillation frequency control signal to the first injection-locked signal-controlled oscillator 14 and the output of the DAC 33 that is the oscillation frequency control signal to the second injection-locked signal-controlled oscillator 20 are An offset is used to compensate for the deviation of the output frequency signal. That is, in the example shown in FIG. 3, the output of the same DAC is input to each signal controlled oscillator as an oscillation frequency control signal. However, in the example shown in FIG. The offset of the output frequency signal is compensated.
  • the operation of the frequency error compensator will be described.
  • the first injection locked signal controlled oscillator 14 and the second injection locked signal controlled oscillator 20 are operated near the oscillation frequency, respectively.
  • the MUX 31 selects a feedback loop from the second injection locking type signal control oscillator 20 via the frequency divider 35.
  • the switch 34 is turned off, and the phase difference signal from the comparator 11 to the second injection locked signal controlled oscillator 20 is turned off.
  • the output frequency signal of the second injection-locked signal controlled oscillator 20 and the feedback loop signal from the first injection-locked signal controlled oscillator 14 are input to the phase comparator 11 and up / down based on these phase differences.
  • the counter 22 operates, and the output voltage of the DAC 23, that is, the oscillation frequency control signal, changes until the oscillation frequencies of the first and second injection locked signal control oscillators 14 and 20 are equal.
  • the MUX 31 is set to input the reference clock signal to the comparator 11 and the switch 34 is turned on.
  • the output voltages of the DAC 23 and the DAC 33 become oscillation frequency control signals that are offset by the variation of the first injection locked signal control oscillator 14 and the second injection locked signal control oscillator 20. That is, if this oscillation frequency control signal is used, an error in the output frequency signal of each of the signal controlled oscillators 14 and 20 is compensated.
  • the example in which the PFD is used as the comparator 11 is shown.
  • the present invention is not limited to this, and for example, a frequency comparator may be used.
  • FIG. 5 is a block diagram for explaining a frequency error compensator with low power consumption of the injection locked frequency locked oscillator of the present invention.
  • the same reference numerals as those in FIG. 4 denote the same parts. 4 differs from the example shown in FIG. 4 in that a switch 36 is provided.
  • the switch 36 is used to intermittently operate the up / down counters 22 and 32 to reduce power consumption.
  • the up / down counters 22 and 32 are intermittently operated by turning on / off the switch 36.
  • the oscillation frequency control signal to the first injection locked signal controlled oscillator 14 and the oscillation frequency control signal to the second injection locked signal controlled oscillator 20 are configured to be offset intermittently.
  • the switch 36 is on, as in the example shown in FIG. 4, the up / down counters 22 and 32 operate based on the phase difference from the comparator, and the first and second injection locked signal controlled oscillators 14 and 20 are operated.
  • the output voltages of the DACs 23 and 33, that is, the oscillation frequency control signal are changed until the oscillation frequencies are equal.
  • the output voltages of the DACs 23 and 33 become oscillation frequency control signals that are offset by the variation of the first injection locked signal control oscillator 14 and the second injection locked signal control oscillator 20.
  • the DAC 33 continues to output the oscillation frequency control signal immediately before the switch 36 is turned off.
  • the up / down counters 22 and 32 are not operated, the power consumption can be reduced.
  • the switch 36 is turned on in about 10 to 100 cycles out of 1000 to 10 x cycles (x ⁇ 3) of the synchronous loop, it is sufficient for error compensation.
  • x may be a sufficiently large value.
  • the timing of intermittent offset need not be a constant interval. By intermittently offsetting irregularly, it is possible to prevent the spurious of the offset timing itself from getting on the output frequency signal.
  • FIG. 6 is a block diagram for explaining an example in which the output frequency signal of the injection-locked frequency-locked oscillator of the present invention is distributed to a plurality.
  • the same reference numerals as those in FIG. 2 denote the same parts.
  • the second injection-locked signal controlled oscillator of the example shown in FIG. 2 is composed of a plurality of injection-locked signal controlled oscillators 20a, 20b, 20c.
  • the plurality of injection locking type signal controlled oscillators 20a, 20b, 20c,... are supplied with the same oscillation frequency control signal as the oscillation frequency control signal to the first injection locking type signal controlled oscillator, respectively, and the reference clock signal. Are injected into each via the pulse generator 21. Further, an oscillation frequency control signal that is an output of the low-pass filter 13 is branched and inputted to the plurality of injection locking signal controlled oscillators 20a, 20b, 20c. As a result, a desired frequency signal is output from each of the plurality of injection-locked signal controlled oscillators 20a, 20b, 20c..., So that the desired output frequency signal can be distributed to a plurality of signals. Become.
  • the output of the pulse generator 21 is branched and injected into a plurality of injection-locked signal controlled oscillators 20a, 20b, 20c...
  • a signal may be branched into a plurality, and a plurality of pulse generators for receiving the signals may be provided to be injected into a plurality of injection-locked signal control generators.
  • the synchronous loop having the configuration shown in FIG. 2 is used.
  • the present invention is not limited to this, and an up / down counter or a DAC as shown in FIG. 3 is used. Even if it is a structure, the structure which distributes a desired output frequency to multiple is applicable.
  • injection-locked frequency-locked oscillator of the present invention is not limited to the illustrated example described above, and it is needless to say that various modifications can be made without departing from the gist of the present invention.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　安定動作が可能であり、低位相雑音な注入同期型周波数同期発振器を提供する。　本発明の注入同期型周波数同期発振器は、第１注入同期型信号制御発振器１４を具備する同期ループ１０と第２注入同期型信号制御発振器２０とからなる。第１注入同期型信号制御発振器１４は、発振周波数制御信号により出力周波数信号が可変され基準クロック信号は注入されない。第２注入同期型信号制御発振器２０は、同期ループ１０の基準クロック信号に対応する基準クロック信号が注入されると共に、第１注入同期型信号制御発振器１４への発振周波数制御信号と同じ発振周波数制御信号に対応する発振周波数制御信号が入力され、第１注入同期型信号制御発振器と同一の回路構成であり、所望の周波数信号を出力する。

Description

注入同期型周波数同期発振器
　本発明は注入同期型周波数同期発振器に関し、特に、低位相雑音特性を有する注入同期型周波数同期発振器に関する。
　従来から、低位相雑音な水晶発振器を基準クロック信号として用いたＰＬＬが知られている。ＰＬＬに用いられる電圧制御発振器（ＶＣＯ）としては、ＬＣ型ＶＣＯやリング型ＶＣＯが存在する。ここで、ＬＣ型ＶＣＯの場合、位相雑音は低いが、コイルやコンデンサの物理的なサイズ制限により、小面積化するのに支障があった。リング型ＶＣＯの場合には、物理的なサイズを小さく構築できるため、小面積化には有利であった。しかしながら、リング型ＶＣＯを用いたＰＬＬの場合には、ＶＣＯ自体の位相雑音が支配的になってしまっていた。即ち、低位相雑音な水晶発振器を基準クロック信号として用いたとしても、リング型ＶＣＯの位相雑音の影響を受け、ＰＬＬの位相雑音が大きくなってしまっていた。
　ＰＬＬの位相雑音を低減するために、電圧制御発振器として、水晶発振器の信号を注入同期する注入同期型ＶＣＯを用いたものが知られている（非特許文献１、非特許文献２）。図１に、このような従来の注入同期型ＶＣＯを用いたＰＬＬの構成を説明するためのブロック図を示す。図示の通り、従来の注入同期型ＶＣＯを用いたＰＬＬは、位相比較器（ＰＦＤ）１とチャージポンプ（ＣＰ）２とローパスフィルタ（ＬＰＦ）３と注入同期型ＶＣＯ（ＩＬ－ＶＣＯ）４と分周器（／Ｎ）５とから構成されるＰＬＬ部と、注入同期型ＶＣＯ４に基準クロック信号を注入同期するためのパルス発生器６とから構成されている。位相比較器１に基準クロック信号と、注入同期型ＶＣＯ４からの帰還ループの信号を入力し、その位相差に基づく信号を注入同期型ＶＣＯ４の発振周波数制御信号として入力することで、出力周波数信号ｆ０を基準クロック信号に同期させている。そして、注入同期型ＶＣＯ４の位相雑音を低減するために、注入同期型ＶＣＯ４に基準周波数クロック信号をパルス発生器６を介して注入同期することにより、注入同期型ＶＣＯ４の位相雑音を改善しようとしている。
Ｓ．Ｌｅｅ，ｅｔ　ａｌ．，「Ｌｏｗ－Ｐｈａｓｅ－Ｎｏｉｓｅ　ｗｉｄｅ－Ｆｒｅｑｕｅｎｃｙ－Ｒａｎｇｅ　Ｒｉｎｇ－ＶＣＯ－Ｂａｓｅｄ　Ｓｃａｌａｂｌｅ　ＰＬＬ　ｗｉｔｈ　Ｓｕｂｈａｒｍｏｎｉｃ　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｃｋｉｎｇ　ｉｎ　０．１８μｍ ＣＭＯS」、ＩＭＳ　２０１０ Ｃ．－Ｆ．Ｌｉａｎｇ，ｅｔ　ａｌ．，「Ａｎ　Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ　Ｒｉｎｇ　ＰＬＬ　ｗｉｔｈ　Ｓｅｌｆ－Ａｌｉｇｎｅｄ　Ｉｎｊｅｃｔｉｏｎ　Ｗｉｎｄｏｗ」、ＩＳＳＣＣ　２０１１
　図１に示されるような従来技術では、注入同期が安定しない問題があった。この従来技術では、位相同期型ＶＣＯ４が基準クロック信号に同期しやすいように、即ちロックレンジに入るように、予め位相同期型ＶＣＯ４のフリーランの状態の発振周波数を調整している。これにより、基準クロック信号の逓倍の周波数である所望の出力周波数信号が得られるように調整されている。しかしながら、一度注入同期型ＶＣＯ４がロック状態になると、注入同期側に引きずられ、常に基準クロック信号の逓倍の周波数に固定されてしまうためＰＬＬが機能しなくなる。そして、例えば、温度特性や電源電圧の変動等で、位相同期型ＶＣＯ４のロックレンジがずれた場合、ロックレンジの端のほうで周波数が固定されることになってしまうため、ロックが外れやすい状態となる。しかしながら、従来技術では、周波数がずれロックレンジの端のほうでロックされた場合であっても、ＰＬＬが機能しないため、これを検知することはできない。そして、注入同期のロックが外れた段階で初めてＰＬＬが機能することになるため、注入同期が安定しない場合があった。これは、特に、クロック信号等を生成する場合には、無視できない問題であった。
　本発明は、斯かる実情に鑑み、安定動作が可能であり、低位相雑音な注入同期型周波数同期発振器を提供しようとするものである。また、小面積化も可能な注入同期型周波数同期発振器も提供可能である。
　上述した本発明の目的を達成するために、本発明による注入同期型周波数同期発振器は、基準クロック信号が入力される同期ループであって、発振周波数制御信号により出力周波数信号が可変され、基準クロック信号は注入されない第１注入同期型信号制御発振器と、第１注入同期型信号制御発振器の出力と基準クロック信号を比較しその結果を発振周波数制御信号とするための比較器とを少なくとも具備する同期ループと、同期ループの基準クロック信号に対応する基準クロック信号が注入されると共に、第１注入同期型信号制御発振器への発振周波数制御信号と同じ発振周波数制御信号に対応する発振周波数制御信号が入力され、第１注入同期型信号制御発振器と同一の回路構成であり、所望の周波数信号を出力する第２注入同期型信号制御発振器と、を具備するものである。
　ここで、第１及び第２注入同期型信号制御発振器は、それぞれリング型電圧制御発振器又はＬＣ型電圧制御発振器であれば良い。
　また、第１及び第２注入同期型信号制御発振器は、それぞれ発振周波数制御信号が電圧である電圧制御発振器、又は電流である電流制御発振器からなれば良い。
　また、同期ループは、ＰＬＬ又はＦＬＬであれば良い。
　また、同期ループは、アップダウンカウンタとデジタルアナログコンバータとを具備するＰＬＬ又はＦＬＬであれば良い。
　また、第２注入同期型信号制御発振器には、同期ループの基準クロック信号が、パルス発生器を介して注入されれば良い。
　さらに、周波数誤差補償部を具備し、該周波数誤差補償部は、第１注入同期型信号制御発振器と第２注入同期型信号制御発振器との出力周波数信号の誤差を補償するために、第１注入同期型信号制御発振器への発振周波数制御信号と、第２注入同期型信号制御発振器への発振周波数制御信号とをオフセットしても良い。
　ここで、周波数誤差補償部は、第１注入同期型信号制御発振器への発振周波数制御信号と、第２注入同期型信号制御発振器への発振周波数制御信号とを間欠的にオフセットしても良い。また、不定期に間欠的にオフセットしても良い。
　また、第２注入同期型信号制御発振器は、複数の注入同期型信号制御発振器からなり、所望の周波数信号がそれぞれの注入同期型信号制御発振器から出力されるように構成されても良い。
　本発明の注入同期型周波数同期発振器には、安定動作が可能であり、低位相雑音な注入同期型周波数同期発振器であるという利点がある。また、小面積化も可能であるという利点もある。
図１は、従来の注入同期型ＶＣＯを用いたＰＬＬの構成を説明するためのブロック図である。 図２は、本発明の注入同期型周波数同期発振器の構成を説明するためのブロック図である。 図３は、本発明の注入同期型周波数同期発振器の同期ループをデジタル制御とした例を説明するためのブロック図である。 図４は、本発明の注入同期型周波数同期発振器が周波数誤差補償部を有する例について説明するためのブロック図である。 図５は、本発明の注入同期型周波数同期発振器の低消費電力化された周波数誤差補償部について説明するためのブロック図である。 図６は、本発明の注入同期型周波数同期発振器の出力周波数信号を複数に分配する例を説明するためのブロック図である。
　以下、本発明を実施するための形態を図示例と共に説明する。図２は、本発明の注入同期型周波数同期発振器の構成を説明するためのブロック図である。図示の通り、本発明の注入同期型周波数同期発振器は、同期ループ１０と、第２注入同期型信号制御発振器２０とから主に構成されている。
　同期ループ１０には、基準クロック信号（Ｒｅｆ．Ｃｌｋ．）が入力されている。そして、同期ループ１０は、第１注入同期型信号制御発振器１４と、比較器１１とが主な構成要素である。比較器１１は、第１注入同期型信号制御発振器１４の出力と基準クロック信号を比較しその結果を発振周波数制御信号とするためのものである。図示例では、同期ループとして、ＰＬＬ（位相同期ループ）を、比較器として位相比較器（ＰＦＤ）を用いた例を説明している。図示の通り、同期ループ１０は、比較器１１（ＰＦＤ）とチャージポンプ（ＣＰ）１２とローパスフィルタ（ＬＰＦ）１３と第１注入同期型信号制御発振器１４と分周器（／Ｎ）１５とから構成されている。なお、チャージポンプ１２は、比較器１１に含まれるものとして考えても良い。比較器として位相を比較する位相比較器１１は、第１注入同期型信号制御発振器１４の出力と、基準クロック信号、具体的には、例えば水晶発振器からの低位相雑音信号の位相を比較し、位相差を発振周波数制御信号とするために用いられる。より具体的には、ＰＬＬの場合、第１注入同期型信号制御発振器１４からの帰還ループ信号を分周器１５によりＮ逓倍し、これを比較器１１に入力する。比較器１１では、基準クロック信号との位相を比較し、チャージポンプ１２で位相差信号をデジタル信号からアナログ信号に変換し、帰還ループにおける不要な周波数成分をカットするためのローパスフィルタ１３を介して位相差を第１注入同期型信号制御発振器１４の発振周波数制御信号として入力している。図示例の場合、第１注入同期型信号制御発振器１４は、注入同期型電圧制御発振器（ＩＬ－ＶＣＯ）である。
　また、同期ループとしては、ＰＬＬ以外に例えばＦＬＬ（周波数同期ループ）を用いることも可能である。この場合、比較器としては、周波数比較器を用いる。周波数比較器は、分周器としてカウンタを用い、一定期間毎にリセットするように構成する。そのリセットのタイミングのときのカウンタの値を比較し、この結果を発振周波数制御信号として用いても良い。
　第１注入同期型信号制御発振器１４は、発振周波数制御信号により出力周波数信号が可変されるものである。ここで、本発明の注入同期型周波数同期発振器においては、第１注入同期型信号制御発振器１４には、基準クロック信号は注入されていない。即ち、注入同期により発振周波数がロックされるものではなく、同期ループ１０によりロックされるものである。
　そして、第２注入同期型信号制御発振器２０は、所望の周波数信号ｆ０を出力するものである。第２注入同期型信号制御発振器２０には、同期ループ１０の基準クロック信号に対応する基準クロック信号が注入されている。より具体的には、第２注入同期型信号制御発振器２０には、同期ループ１０に入力される基準クロック信号がパルス発生器２１を介して注入されている。ここで、パルス発生器２１は、入力された信号（正弦波信号）からパルス信号を生成するものである。パルス発生器２１によりデューティ比を下げ、ＯＮ動作時間の短いパルス信号を生成して第２注入同期型信号制御発振器２０に注入することで、スプリアスを低減している。
　第２注入同期型信号制御発振器２０は、注入される基準クロック信号と同期した整数倍の周波数で発振が行われ、基準クロック信号と同程度の低位相雑音を有する出力周波数信号が得られるものである。また、本発明の重要なポイントとなるが、第２注入同期型信号制御発振器２０には、第１注入同期型信号制御発振器１４への発振周波数制御信号と同じ発振周波数制御信号が入力され、これにより出力周波数信号が可変される。即ち、第１注入同期型信号制御発振器１４への発振周波数制御信号が分岐されて第２注入同期型信号制御発振器２０へも入力されている。そして、第２注入同期型信号制御発振器２０は、第１注入同期型信号制御発振器と同一の回路構成である。第１及び第２注入同期型信号制御発振器をそれぞれ同一の回路構成とすることで、同じ発振周波数制御信号であれば同じような周波数信号を出力するように構成される。したがって、第１及び第２注入同期型信号制御発振器は、同期した状態となる。さらに、第２注入同期型信号制御発振器２０には、基準クロック信号が注入されているため、基準クロック信号と同程度の低位相雑音を有する出力周波数信号が得られることになる。なお、図示例では、第２注入同期型信号制御発振器２０も注入同期型電圧制御発振器（ＩＬ－ＶＣＯ）として示している。
　即ち、本発明の注入同期型周波数同期発振器は、同じ構成の注入同期型信号制御発振器が２つ用いられ、同じ発振周波数制御信号により動作されるように構成されている。そして、第１注入同期型信号制御発振器１４には基準クロック信号が注入されず、同期ループ１０でロックさせつつ第２注入同期型信号制御発振器２０には基準クロック信号が注入されている。即ち、注入同期を行う信号制御発振器と、同期ループで用いられる信号制御発振器とを、２つに分けたものである。そして、第１注入同期型信号制御発振器１４を同期ループ１０でロックさせつつ、その発振周波数制御信号を、基準クロック信号が注入された第２注入同期型信号制御発振器２０に入力する。これにより、第２注入同期型信号制御発振器２０は高安定でありながら制御信号は常に最適となり、安定して動作するようになる。温度特性の変動や電源電圧の変動により一方の信号制御発振器のロックレンジが仮にずれたとしても、そのずれに合わせて発振周波数制御信号もずれていくため、その発振周波数制御信号により制御される他方の信号制御発振器も同じようにずれるので、結果として安定動作し続けることになる。
　次に、上述のように構成された本発明の注入同期型周波数同期発振器の動作についてより具体的に説明する。例えば、基準クロック信号を４０ＭＨｚとし、所望の出力周波数信号を４００ＭＨｚとして説明する。なお、これらの具体的な周波数については、あくまでも一例であり、本発明ではこれらの数値に特に限定されるものではない。同期ループ１０は、基準クロック信号に対してロックしやすいように、ある程度広帯域にループを設計しておく。第１注入同期型信号制御発振器１４は、フリーランの状態で概ね４００ＭＨｚで発振するように構成される。そして、分周器１５により１／１０逓倍するようにし、同期ループ１０をロック状態とする。一方、第２注入同期型信号制御発振器２０は、フリーランの状態で概ね４００ＭＨｚで発振するように構成される。基準クロック信号が入力されると、同期ループ１０はロックされ基準クロック信号に同期し、４００ＭＨｚ近傍でロックした周波数信号が出力され、帰還ループを介して位相比較器１１に入力される。一方、第２注入同期型信号制御発振器２０にも基準クロック信号が入力され、基準クロック信号に同期する４００ＭＨｚ近傍の周波数信号が出力される。このとき、同期ループ１０の発振周波数制御信号、即ち、ローパスフィルタ１３の出力が、第２注入同期型信号制御発振器２０にも入力されているため、同期ループ１０が常に機能した状態のまま、第２注入同期型信号制御発振器２０は基準クロック信号と同様、高安定な発振器となるものである。
　ここで、第１及び第２注入同期型信号制御発振器１４，２０は、それぞれリング型電圧制御発振器（リング型ＶＣＯ）で構成されても良い。ＬＣ型ＶＣＯでも良いが、ＬＣ型ＶＣＯの場合には受動素子のサイズ等によるサイズ制限がある。しかしながら、リング型ＶＣＯであれば複数のインバータを奇数個リング状に接続するものであり、小面積化が可能である。但し、リング型ＶＣＯは、一般的には位相雑音が高いため、一般的なＰＬＬに用いた場合にはＶＣＯ自体の位相雑音が支配的になってしまい、ＰＬＬの位相雑音が大きくなってしまっていたことは、上述の従来技術の欄で説明した通りである。しかしながら、本発明の注入同期型周波数同期発振器では、所望の周波数信号を出力する注入同期型信号制御発振器は、注入同期により基準クロック信号にリング型ＶＣＯがロックするため、基準クロック信号の位相雑音が支配的となるので、リング型ＶＣＯであっても、出力周波数信号の位相雑音を非常に低く抑えることが可能となる。
　なお、注入同期型周波数同期発振器については、電圧制御発振器に限定されず、電流制御発振器であっても良い。出力信号の発振周波数や制御コードの線形性等により、適宜電流制御発振器を用いても良い。
　上述の図示例では、同期ループとしてＰＬＬを用いた例を示した。しかしながら、本発明はこれに限定されず、上述のように、ＦＬＬ（周波数同期ループ）を用いることも可能である。また、第１注入同期型信号制御発振器の出力と基準クロック信号を比較し、その結果を発振周波数制御信号とするものであれば、例えばデジタルＰＬＬやデジタルＦＬＬ等であっても良い。即ち、位相差に応じて何らかのデジタルコード信号を出力し、このデジタルコード信号を発振周波数制御信号として用い、これに基づく発振周波数を出力する信号制御発振器を用いたものであっても良い。
　図３に、本発明の注入同期型周波数同期発振器の同期ループをデジタル制御とした例を説明するためのブロック図を示す。図中、図２と同一の符号を付した部分は同一物を表しており、重複説明は省略する。
　図示の通り、この例では、図２に示されるチャージポンプ１２やローパスフィルタ１３の代わりに、アップダウンカウンタ２２やデジタルアナログコンバータ（ＤＡＣ）２３が用いられている。この図示例では、比較器１１（ＰＦＤ）により分周器１５からの帰還ループ信号と基準クロック信号との位相を比較し、アップダウンカウンタ２２により周波数差や位相差に基づくカウンタ値を出力する。そして、このカウンタ値をＤＡＣ２３によりアナログ信号に変換し、発振周波数制御信号として第１及び第２注入同期型信号制御発振器１４，２０に入力すれば良い。
　このように、ローパスフィルタ等で受動素子を用いない構成とすることにより、さらに小面積化が可能となる。
　ここで、上述の図２や図３に示される例では、ローパスフィルタの出力やデジタルアナログコンバータの出力を分岐して発振周波数制御信号として２つの注入同期型信号制御発振器に入力するものを示した。しかしながら、本発明はこれに限定されず、例えば比較器の出力を分岐し、各分岐路にチャージポンプやローパスフィルタをそれぞれ設けたり、各分岐路にアップダウンカウンタやデジタルアナログコンバータをそれぞれ設けたりするものであっても良い。即ち、第１注入同期型信号制御発振器への発振周波数制御信号と同じ発振周波数制御信号に対応する発振周波数制御信号が入力されれば良く、完全に同一の制御信号でなければいけないというわけではない。なお、上述の図示例では、比較器１１にＰＦＤを用いた例を示したが、本発明はこれに限定されず、例えば周波数比較器を用いても良い。この場合、分周器としてカウンタを用い、一定期間毎にリセットするように構成し、そのリセットのタイミングのときのカウンタの値を比較した結果を発振周波数制御信号として用いても良い。
　次に、本発明の注入同期型周波数同期発振器において、２つの注入同期型信号制御発振器のばらつきを補償する周波数誤差補償部を有する例について説明する。本発明の注入同期型周波数同期発振器では、２つの注入同期型信号制御発振器を用いるが、製造上のばらつきや各注入同期型信号制御発振器の配置位置の違い等により、発振周波数にずれが生ずる場合がある。このずれを補償する構成について、図４を用いて説明する。図４は、本発明の注入同期型周波数同期発振器が周波数誤差補償部を有する例について説明するためのブロック図である。図中、図３と同一の符号を付した部分は同一物を表している。この例では、第１注入同期型信号制御発振器１４と第２注入同期型信号制御発振器２０との出力周波数信号の誤差を補償するために、第１注入同期型信号制御発振器１４への発振周波数制御信号と、第２注入同期型信号制御発振器２０への発振周波数制御信号とをオフセットして出力周波数信号のずれを補償する周波数誤差補償部を有するものである。図３に示される例との違いは、マルチプレクサ（ＭＵＸ）３１と、アップダウンカウンタ３２と、デジタルアナログコンバータ（ＤＡＣ）３３と、スイッチ３４と、分周器（／Ｎ）３５とをさらに有している点である。これらを用いて、第１注入同期型信号制御発振器１４への発振周波数制御信号であるＤＡＣ２３の出力と、第２注入同期型信号制御発振器２０への発振周波数制御信号であるＤＡＣ３３の出力とを、オフセットして出力周波数信号のずれを補償するように構成している。即ち、図３に示される例では、同一のＤＡＣの出力を発振周波数制御信号として各信号制御発振器に入力していたが、図４に示される例では、２つのＤＡＣを用いてオフセットすることにより、出力周波数信号のずれを補償している。
　以下、周波数誤差補償部の動作について説明する。まず、第１注入同期型信号制御発振器１４と第２注入同期型信号制御発振器２０とを、それぞれ発振周波数付近で動作させる。そして、ＭＵＸ３１により第２注入同期型信号制御発振器２０から分周器３５を介した帰還ループを選択する。このとき、スイッチ３４をオフにし、第２注入同期型信号制御発振器２０への比較器１１からの位相差信号を切る。この状態では、第２注入同期型信号制御発振器２０の出力周波数信号と第１注入同期型信号制御発振器１４からの帰還ループの信号が位相比較器１１に入力され、これらの位相差に基づきアップダウンカウンタ２２が動作することになり、第１及び第２注入同期型信号制御発振器１４，２０の発振周波数が揃うところまでＤＡＣ２３の出力電圧、即ち、発振周波数制御信号が変化する。この状態から、ＭＵＸ３１により基準クロック信号を比較器１１に入力するように設定すると共に、スイッチ３４をオンにする。これにより、ＤＡＣ２３とＤＡＣ３３の出力電圧は、第１注入同期型信号制御発振器１４と第２注入同期型信号制御発振器２０のばらつき分だけオフセットされた状態の発振周波数制御信号となる。即ち、この発振周波数制御信号を用いれば、各信号制御発振器１４，２０の出力周波数信号の誤差が補償される。なお、図示例でも、比較器１１としてＰＦＤを用いた例を示したが、本発明はこれに限定されず、例えば周波数比較器を用いても良い。
　さらに、上述の周波数誤差補償部を低消費電力化する構成について説明する。図５は、本発明の注入同期型周波数同期発振器の低消費電力化された周波数誤差補償部について説明するためのブロック図である。図中、図４と同一の符号を付した部分は同一物を表している。図４に示される例とは、スイッチ３６を設けた点が異なる。このスイッチ３６を用いてアップダウンカウンタ２２，３２を間欠動作させることで、低消費電力化を図るものである。
　以下、図示例における周波数誤差補償部の動作について説明する。図示例では、スイッチ３６をオン／オフ動作させることで、アップダウンカウンタ２２，３２を間欠動作させている。即ち、第１注入同期型信号制御発振器１４への発振周波数制御信号と、第２注入同期型信号制御発振器２０への発振周波数制御信号とを間欠的にオフセットするように構成している。スイッチ３６がオンのときは、図４で示される例と同様に、比較器からの位相差に基づきアップダウンカウンタ２２，３２が動作し、第１及び第２注入同期型信号制御発振器１４，２０の発振周波数が揃うところまでＤＡＣ２３，３３の出力電圧、即ち、発振周波数制御信号が変化する。この際、ＤＡＣ２３，３３の出力電圧は、第１注入同期型信号制御発振器１４と第２注入同期型信号制御発振器２０のばらつき分だけオフセットされた状態の発振周波数制御信号となる。また、スイッチ３６がオフの場合には、ＤＡＣ３３からは、スイッチ３６がオフとなる直前の発振周波数制御信号が出力され続ける。この際、アップダウンカウンタ２２，３２は動作していないため、低消費電力化が図れる。さらに、この際には第１注入同期型信号制御発振器１４も動作させる必要もない。したがって、このような構成とし、スイッチを所定の間隔でオン／オフ動作させることで間欠的にオフセットして出力周波数信号のずれを補償しつつ、低消費電力化が可能となる。ここで、スイッチ３６は、例えば同期ループの１０００～１０ｘサイクル（ｘ≧３）のうち、１０～１００サイクル程度でオンとなるようにすれば、誤差補償としては十分である。なお、ｘは十分大きい値であっても良い。また、間欠的にオフセットするタイミングは、一定の間隔である必要はない。不定期に間欠的にオフセットすることで、オフセットタイミング自体のスプリアスが出力周波数信号に乗るのを防止することも可能である。
　さて、上述の図示例では、２つの注入同期型信号制御発振器を用いた例を説明したが、本発明の注入同期型周波数同期発振器では、より多くの注入同期型信号制御発振器を用いて、出力周波数信号を複数に分配するように構成しても良い。図６は、本発明の注入同期型周波数同期発振器の出力周波数信号を複数に分配する例を説明するためのブロック図である。図中、図２と同一の符号を付した部分は同一物を表している。図示の通り、この例では、図２に示した例の第２注入同期型信号制御発振器が複数の注入同期型信号制御発振器２０ａ，２０ｂ，２０ｃ・・・からなっている。これら複数の注入同期型信号制御発振器２０ａ，２０ｂ，２０ｃ・・・には、それぞれ第１注入同期型信号制御発振器への発振周波数制御信号と同じ発振周波数制御信号が入力されると共に、基準クロック信号がパルス発生器２１を介してそれぞれに注入されている。また、複数の注入同期型信号制御発振器２０ａ，２０ｂ，２０ｃ・・・には、ローパスフィルタ１３の出力である発振周波数制御信号が分岐されてそれぞれ入力されている。これにより、複数の注入同期型信号制御発振器２０ａ，２０ｂ，２０ｃ・・・からは、所望の周波数信号がそれぞれ出力されることになるため、所望の出力周波数信号を複数に分配することが可能となる。なお、図示例では、パルス発生器２１の出力を分岐して複数の注入同期型信号制御発振器２０ａ，２０ｂ，２０ｃ・・・に注入しているが、本発明はこれに限定されず、基準クロック信号を複数に分岐し、これを受ける複数のパルス発生器を設けて複数の注入同期型信号制御発生器に注入するようにしても良い。
　なお、図６に示される例では、図２に示されるような構成の同期ループとしたが、本発明はこれに限定されず、図３に示されるような、アップダウンカウンタやＤＡＣを用いた構成であっても、所望の出力周波数を複数に分配する構成を適用可能である。
　このような構成とすることで、例えば出力周波数信号が必要なブロックが離れた位置にある場合に、低周波数帯の信号ラインを離れたブロックまで引き延ばし、引き延ばした先のところで高周波数帯の周波数信号を出力することが可能となる。したがって、一般的に扱いの難しい高周波数帯の信号ラインを引きまわす必要がなくなり、安定した動作が可能となる。
　なお、本発明の注入同期型周波数同期発振器は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
　１０　　同期ループ
　１１　　位相比較器
　１２　　チャージポンプ
　１３　　ローパスフィルタ
　１４　　第１注入同期型信号制御発振器
　１５，３５　　分周器
　２０　　第２注入同期型信号制御発振器
　２１　　パルス発生器
　２２，３２　　アップダウンカウンタ
　３４，３６　　スイッチ

Claims (10)

  1. 　基準クロック信号が入力される同期ループであって、発振周波数制御信号により出力周波数信号が可変され、基準クロック信号は注入されない第１注入同期型信号制御発振器と、第１注入同期型信号制御発振器の出力と基準クロック信号を比較しその結果を発振周波数制御信号とするための比較器とを少なくとも具備する同期ループと、
    　前記周波数同期ループの基準クロック信号に対応する基準クロック信号が注入されると共に、第１注入同期型信号制御発振器への発振周波数制御信号と同じ発振周波数制御信号に対応する発振周波数制御信号が入力され、第１注入同期型信号制御発振器と同一の回路構成であり、所望の周波数信号を出力する第２注入同期型信号制御発振器と、
    　を具備することを特徴とする注入同期型周波数同期発振器。
  2. 　請求項１に記載の注入同期型周波数同期発振器において、前記第１及び第２注入同期型信号制御発振器は、それぞれリング型電圧制御発振器又はＬＣ型電圧制御発振器であることを特徴とする注入同期型周波数同期発振器。
  3. 　請求項１又は請求項２に記載の注入同期型周波数同期発振器において、前記第１及び第２注入同期型信号制御発振器は、それぞれ発振周波数制御信号が電圧である電圧制御発振器、又は電流である電流制御発振器からなることを特徴とする注入同期型周波数同期発振器。
  4. 　請求項１乃至請求項３の何れかに記載の注入同期型周波数同期発振器において、前記同期ループは、ＰＬＬ又はＦＬＬであることを特徴とする注入同期型周波数同期発振器。
  5. 　請求項４に記載の注入同期型周波数同期発振器において、前記同期ループは、アップダウンカウンタとデジタルアナログコンバータとを具備するＰＬＬ又はＦＬＬであることを特徴とする注入同期型周波数同期発振器。
  6. 　請求項１乃至請求項５の何れかに記載の注入同期型周波数同期発振器において、前記第２注入同期型信号制御発振器には、同期ループの基準クロック信号が、パルス発生器を介して注入されることを特徴とする注入同期型周波数同期発振器。
  7. 　請求項１乃至請求項６の何れかに記載の注入同期型周波数同期発振器であって、さらに、周波数誤差補償部を具備し、該周波数誤差補償部は、第１注入同期型信号制御発振器と第２注入同期型信号制御発振器との出力周波数信号の誤差を補償するために、第１注入同期型信号制御発振器への発振周波数制御信号と、第２注入同期型信号制御発振器への発振周波数制御信号とをオフセットすることを特徴とする注入同期型周波数同期発振器。
  8. 　請求項７に記載の注入同期型周波数同期発振器において、前記周波数誤差補償部は、第１注入同期型信号制御発振器への発振周波数制御信号と、第２注入同期型信号制御発振器への発振周波数制御信号とを間欠的にオフセットすることを特徴とする注入同期型周波数同期発振器。
  9. 　請求項８に記載の注入同期型周波数同期発振器において、前記周波数誤差補償部は、第１注入同期型信号制御発振器への発振周波数制御信号と、第２注入同期型信号制御発振器への発振周波数制御信号とを不定期に間欠的にオフセットすることを特徴とする注入同期型周波数同期発振器。
  10. 　請求項１乃至請求項９の何れかに記載の注入同期型周波数同期発振器において、前記第２注入同期型信号制御発振器は、複数の注入同期型信号制御発振器からなり、所望の周波数信号がそれぞれの注入同期型信号制御発振器から出力されることを特徴とする注入同期型周波数同期発振器。
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