JP2011019186A - クロック信号分配装置 - Google Patents

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Abstract

【課題】高品質のクロック信号を分配することができるクロック信号分配装置を提供することを課題とする。
【解決手段】第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器（３０２，３０３）と、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器（３０１）と、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路（３１１，３１２）とを有することを特徴とするクロック信号分配装置が提供される。
【選択図】図３

Description

本発明は、クロック信号分配装置に関する。
図１は、クロック信号分配装置の構成例を示す図である。クロック信号を同一位相にて分配するツリー構造が知られている（例えば、特開２００８−１３６０３０号公報参照）。位相ロックループ（ＰＬＬ）回路１０１は、回路ブロック１０２と、電圧制御発振器（ＶＣＯ）１０３と、周波数分周器（ＦＤＩＶ）１０４とを有し、リファレンスクロック信号ＲＣＫを入力し、所望のクロック信号を出力する。回路ブロック１０２は、位相周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）及びローパスフィルタ（ＬＰ）を含む。ＰＬＬ回路１０１が出力するクロック信号は、ツリー構造のバッファ１０５を介して回路１０６に分配される。しかし、高周波クロック信号の分配では、バッファ１０５の駆動能力の限界からクロック信号間の位相ばらつきや消費電力の増加といった問題が生じる。
図２は、クロック信号分配装置の他の構成例を示す図である。分散ＶＣＯを用いたクロック信号分配装置が知られている（例えば、特開２００７−８２１５８号公報参照）。回路ブロック２０１は、位相周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）及びローパスフィルタ（ＬＰ）を有し、周波数分周器２０２の出力信号及びリファレンスクロック信号ＲＣＫを入力し、バイアス信号を３個のＬＣ共振発振器２０３に出力する。周波数分周器２０２は、１個のＬＣ共振発振器２０３の発振信号を分周し、回路ブロック２０１に出力する。回路ブロック２０１と、ＬＣ共振発振器２０３と、周波数分周器２０２とを含むフィードバック回路は、ＰＬＬ回路を構成する。抵抗素子２０４は、各ＬＣ共振発振器２０３の発振ノード間に接続される。各ＬＣ共振発振器２０３の発振信号は、それぞれバッファ２０５を介して回路２０６に供給される。
また、複数のインバータが多段にリング状に接続された少なくとも二つのリング発振回路と、導電性配線からなる半導体集積回路装置が知られている（例えば、特開平１１−７４７６２号公報参照）。
また、外部クロックが入力され、この外部クロックと同期する第１のクロックを出力して各負荷回路に分配するクロック分配出力回路を有するクロック分配回路が知られている（例えば、特開平９−３４５８４号公報参照）。
特開２００８−１３６０３０号公報 特開２００７−８２１５８号公報 特開平１１−７４７６２号公報 特開平９−３４５８４号公報
図２のクロック信号分配装置では、ＬＣ共振発振器２０３の発振ノードがＰＬＬ回路のループ内に含まれている。そのため、回路２０６からＬＣ共振発振器２０３へのキックバックがＰＬＬ回路の特性に直接影響を与えてしまう。また、回路ブロック２０１からバイアス信号を各ＬＣ共振発振器２０３に分配する必要があるため、ノイズの混入がおこり、クロック信号特性の劣化につながる。さらに、このクロック信号分配装置は、ＬＣ共振発振器２０３の分配回路とともにＰＬＬ回路を設計する必要があるため、設計が困難であることの問題があり、回路配置上の制限も大きい。
本発明の目的は、高品質のクロック信号を分配することができるクロック信号分配装置を提供することである。
クロック信号分配装置は、第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器と、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器と、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路とを有することを特徴とする。
ＰＬＬ回路を用いずにクロック信号を分配することができるので、クロック信号の分配先からクロック信号の信号源へのキックバックを防ぐことができ、高品質のクロック信号を分配することができる。
クロック信号分配装置の構成例を示す図である。 クロック信号分配装置の他の構成例を示す図である。 本発明の第１の実施形態によるクロック信号分配装置の構成例を示すブロック図である。 本発明の第２の実施形態によるクロック信号分配装置の構成例を示すブロック図である。 図４のＬＣ共振電圧制御発振器の構成例を示す回路図である。 図５の可変容量の構成例を示す回路図である。 図４の注入同期型ＬＣ共振電圧制御発振器の構成例を示す回路図である。 本発明の第３の実施形態によるクロック信号分配装置内の注入同期型ＬＣ共振電圧制御発振器の構成例を示すブロック図である。 本発明の第４の実施形態によるクロック信号分配装置の構成例を示すブロック図である。
（第１の実施形態）
図３は、本発明の第１の実施形態によるクロック信号分配装置の構成例を示すブロック図である。複数のＬＣ共振発振器３０２及び３０３は、例えばＬＣ共振電圧制御発振器であり、それぞれ、第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する。注入同期型ＬＣ共振発振器３０１は、例えば注入同期型ＬＣ共振電圧制御発振器であり、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号ＣＫに同期した信号を発振する。伝送線路３１１及び３１２は、複数のＬＣ共振発振器３０２，３０３及び注入同期型ＬＣ共振発振器３０１の発振ノードを同一間隔で接続する。伝送線路３１１は、注入同期型ＬＣ共振発振器３０１の発振ノード及びＬＣ共振発振器３０２の発振ノード間を接続する。伝送線路３１２は、注入同期型ＬＣ共振発振器３０１の発振ノード及びＬＣ共振発振器３０３の発振ノード間を接続する。伝送線路３１１及び３１２は、同一の線路長である。バッファ３２１は、注入同期型ＬＣ共振発振器３０１の発振ノードの信号を増幅して回路３３１に出力する。バッファ３２２は、ＬＣ共振発振器３０２の発振ノードの信号を増幅して回路３３２に出力する。バッファ３２３は、ＬＣ共振発振器３０３の発振ノードの信号を増幅して回路３３３に出力する。クロック信号分配装置は、入力クロック信号ＣＫを例えば３個の回路３３１〜３３３に分配することができる。クロック信号分配装置の詳細な動作は、後に第２の実施形態で説明する。
（第２の実施形態）
図４は、本発明の第２の実施形態によるクロック信号分配装置の構成例を示すブロック図である。本実施形態は、第１の実施形態に対して、ＬＣ共振電圧制御発振器３０４、伝送線路３１０，３１４、バッファ３２４及び回路３３４を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
複数のＬＣ共振電圧制御発振器３０２〜３０４は、それぞれ、第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振し、デジタル制御信号ＣＴＬにより第１の容量の容量値が制御される。注入同期型ＬＣ共振電圧制御発振器３０１は、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号ＣＫに同期した信号を発振し、デジタル制御信号ＣＴＬにより第２の容量の容量値が制御される。伝送線路３１１〜３１３は、複数のＬＣ共振電圧制御発振器３０２〜３０４及び注入同期型ＬＣ共振電圧制御発振器３０１の発振ノードを同一間隔で接続する。伝送線路３１１は、注入同期型ＬＣ共振電圧制御発振器３０１の発振ノード及びＬＣ共振電圧制御発振器３０２の発振ノード間を接続する。伝送線路３１２は、ＬＣ共振電圧制御発振器３０２及び３０３の発振ノード間を接続する。伝送線路３１３は、ＬＣ共振電圧制御発振器３０３及び３０４の発振ノード間を接続する。伝送線路３１０は、伝送線路３１１とは逆方向に、注入同期型ＬＣ共振電圧制御発振器３０１の発振ノードに接続される。伝送線路３１４は、伝送線路３１３とは逆方向に、ＬＣ共振電圧制御発振器３０４の発振ノードに接続される。伝送線路３１１〜３１３は、同一の線路長である。伝送線路３１０及び３１４は、伝送線路３１１〜３１３の半分の線路長である。これにより、ＬＣ共振電圧制御発振器３０１〜３０４に接続される伝送線路３１０〜３１４のユニット構成を同じにすることができる。バッファ３２１は、注入同期型ＬＣ共振電圧制御発振器３０１の発振ノードの信号を増幅して回路３３１に出力する。バッファ３２２は、ＬＣ共振電圧制御発振器３０２の発振ノードの信号を増幅して回路３３２に出力する。バッファ３２３は、ＬＣ共振電圧制御発振器３０３の発振ノードの信号を増幅して回路３３３に出力する。バッファ３２４は、ＬＣ共振電圧制御発振器３０４の発振ノードの信号を増幅して回路３３４に出力する。クロック信号分配装置は、入力クロック信号ＣＫを例えば４個の回路３３１〜３３４に分配することができる。
図５は、図４のＬＣ共振電圧制御発振器３０２〜３０４の構成例を示す回路図である。正出力端子ＯＵＴ及び負出力端子／ＯＵＴは、発振ノードである。第１のｐチャネル電界効果トランジスタ５０１は、ゲートが正出力端子（第１のノード）ＯＵＴに接続され、ソースが電源電位ノードに接続され、ドレインが負出力端子（第２のノード）／ＯＵＴに接続される。第２のｐチャネル電界効果トランジスタ５０２は、ゲートが負出力端子／ＯＵＴに接続され、ソースが電源電位ノードに接続され、ドレインが正出力端子ＯＵＴに接続される。第１のｎチャネル電界効果トランジスタ５０３は、ゲートが正出力端子ＯＵＴに接続され、ドレインが負出力端子／ＯＵＴに接続され、ソースがノードＮ１に接続される。第２のｎチャネル電界効果トランジスタ５０４は、ゲートが負出力端子／ＯＵＴに接続され、ドレインが正出力端子ＯＵＴに接続され、ソースがノードＮ１に接続される。ｎチャネル電界効果トランジスタ５０５は、ゲートが固定のバイアス信号ＢＳのノードに接続され、ドレインがノードＮ１に接続され、ソースが基準電位ノード（グランド電位ノード）に接続され、電流源として機能する。インダクタ５０８は、正出力端子ＯＵＴ及び負出力端子／ＯＵＴ間に接続される。可変容量５０６及び５０７は、デジタル制御信号ＣＴＬにより容量値が制御される可変容量であり、正出力端子ＯＵＴ及び負出力端子／ＯＵＴ間に接続される。
ＬＣ共振電圧制御発振器３０２〜３０４は、１／｛２π√（Ｌ×Ｃ）｝の共振周波数で信号を発振する。ここで、Ｌはインダクタ５０８のインダクタンス値であり、Ｃは可変容量５０６及び５０７の容量値である。デジタル制御信号ＣＴＬにより、可変容量５０６及び５０７の容量値を制御し、上記の共振周波数を入力クロック信号ＣＫの周波数付近に設定する。これにより、正出力端子ＯＵＴからは、入力クロック信号ＣＫ付近の周波数のクロック信号が出力される。また、負出力端子／ＯＵＴからは、正出力端子ＯＵＴのクロック信号の反転クロック信号が出力される。正出力端子ＯＵＴ及び／又は負出力端子／ＯＵＴは、図４のように、伝送線路３１１〜３１４及びバッファ３２２〜３２４に接続される。
図６は、図５の可変容量５０７の構成例を示す回路図である。可変容量５０６も可変容量５０７と同様の構成を有するので、可変容量５０７の構成を例に説明する。デジタル制御信号ＣＴＬは、４ビットのデジタル制御信号ＣＴＬ０〜ＣＴＬ３を有する。デジタル制御信号ＣＴＬ０〜ＣＴＬ３は、０Ｖ又は電源電圧のデジタル信号である。可変容量５０７は、可変容量６０１〜６０４を有する。４個の可変容量６０１〜６０４の大きさは、１：２：４：８である。デジタル制御信号ＣＴＬ０〜ＣＴＬ３は、０Ｖのときには可変容量６０１〜６０４の容量値が大きくなり、電源電圧のときには可変容量６０１〜６０４が小さくなる。４ビットのデジタル制御信号ＣＴＬ０〜ＣＴＬ３により、可変容量５０７の容量値を階段状に変化させることができる。４ビットのデジタル制御信号ＣＴＬ０〜ＣＴＬ３を用いることにより、アナログ制御信号を用いる場合に比べ、ノイズによる容量値の誤差を低減することができる。
図７は、図４の注入同期型ＬＣ共振電圧制御発振器３０１の構成例を示す回路図である。図７の注入同期型ＬＣ共振電圧制御発振器３０１は、図５のＬＣ共振電圧制御発振器３０２〜３０４に対して、トランジスタ７０１及び７０２を追加したものである。以下、図７が図５と異なる点を説明する。第３のｎチャネル電界効果トランジスタ７０１は、ゲートが入力クロック信号ＣＫのノードに接続され、ドレインが第１のｎチャネル電界効果トランジスタ５０３のソースに接続され、ソースがノードＮ１に接続される。第４のｎチャネル電界効果トランジスタ７０２は、ゲートが入力クロック信号ＣＫの反転信号／ＣＫのノードに接続され、ドレインが第２のｎチャネル電界効果トランジスタ５０４のソースに接続され、ソースがノードＮ１に接続される。第５のｎチャネル電界効果トランジスタ５０５は、ゲートが固定のバイアス信号ＢＳのノードに接続され、ソースが基準電位ノードに接続され、ドレインがノードＮ１に接続される。
注入同期型ＬＣ共振電圧制御発振器３０１の共振周波数は、１／｛２π√（Ｌ×Ｃ）｝である。ここで、Ｌはインダクタ５０８のインダクタンス値であり、Ｃは可変容量５０６及び５０７の容量値である。デジタル制御信号ＣＴＬにより、可変容量５０６及び５０７の容量値を制御し、共振周波数を入力クロック信号ＣＫの周波数付近に設定する。ｎチャネル電界効果トランジスタ７０１及び７０２は、入力クロック信号ＣＫの周波数でオン／オフする。これにより、正出力端子ＯＵＴからは、入力クロック信号ＣＫに同期し、入力クロック信号ＣＫと同一周波数のクロック信号が出力される。また、負出力端子／ＯＵＴからは、正出力端子ＯＵＴのクロック信号の反転クロック信号が出力される。正出力端子ＯＵＴ及び／又は負出力端子／ＯＵＴは、図４のように、伝送線路３１０，３１１及びバッファ３２１に接続される。注入同期型ＬＣ共振電圧制御発振器３０１は、デジタル制御信号ＣＴＬにより所望の周波数付近に共振周波数が設定され、入力クロック信号ＣＫに同期した所望の周波数のクロック信号を出力する。
図４において、伝送線路３１１〜３１３は、注入同期型ＬＣ共振電圧制御発振器３０１及び複数のＬＣ共振電圧制御発振器３０２〜３０４の発振ノードを同一間隔で接続する。間隔が短い場合には、伝送線路３１０〜３１４は短絡するための低抵抗の配線でよい。これに対し、間隔が長い場合には、伝送線路３１０〜３１４はインダクタ成分が無視できなくなり、ＬＣ共振電圧制御発振器３０１〜３０４内のインダクタ５０８のインダクタンス値に影響を与え、発振周波数が変化してしまう。したがって、間隔が長い場合、伝送線路３１０〜３１４は、例えば抵抗素子であり、その抵抗素子の抵抗値がインダクタンス値に対して支配的になるように抵抗値を決める必要がある。
注入同期型ＬＣ共振電圧制御発振器３０１及び複数のＬＣ共振電圧制御発振器３０２〜３０４の発振信号の周波数又は位相が相互にずれている場合には、伝送線路３１１〜３１３に電流が流れ、やがて注入同期型ＬＣ共振電圧制御発振器３０１及び複数のＬＣ共振電圧制御発振器３０２〜３０４のすべての発振信号の周波数及び位相が同一になる。すなわち、注入同期型ＬＣ共振電圧制御発振器３０１及び複数のＬＣ共振電圧制御発振器３０２〜３０４の発振信号は、入力クロック信号ＣＫに同期し、入力クロック信号ＣＫと同一周波数の信号になる。また、そのためには、伝送線路３１１〜３１３の長さを同一にする必要がある。
本実施形態のクロック信号分配装置は、集積回路チップ内、チップ間（装置内／間）で周波数の高いクロック信号を生成及び分配することができ、高速Ｉ／Ｏ回路に適用可能である。例えば、数ＧＨｚ以上の高速クロック信号を同一位相にて多チャネルに分配することができる。
本実施形態のクロック信号分配装置は、４チャネルの回路３３１〜３３４へクロック信号を分配する例を示す。このクロック信号分配装置は、注入同期型ＬＣ共振電圧制御発振器３０１及びＬＣ共振電圧制御発振器３０２〜３０４を有し、注入同期型ＬＣ共振電圧制御発振器３０１を入力クロック信号ＣＫに同期させることにより、所望の周波数のクロック信号を分配する。また、クロック信号分配装置の動作周波数範囲を増大させつつ、ノイズの混入を防ぐために、各ＬＣ共振電圧制御発振器３０１〜３０４の共振周波数をデジタル制御信号ＣＴＬにて所望の周波数付近に設定して使用する。
本実施形態では、分散電圧制御発振器３０１〜３０４のうちの一部の電圧制御発振器を注入同期型電圧制御発振器３０１とし、外部からクロック信号ＣＫを入力し、同期させることにより、所望の周波数のクロック信号を同一位相にて分配することができる。
本実施形態のクロック信号分配装置は、ＰＬＬ回路を用いずにクロック信号を分配することができるので、クロック信号の分配先からクロック信号の信号源へのキックバックを防ぐことができる。また、ＰＬＬ回路からのバイアス信号を複数のＬＣ共振発振器に分配する必要がなくなるため、バイアス信号からのノイズの混入を防ぐことができる。また、ＰＬＬ回路を考慮せずに、クロック信号分配装置を設計することができるため、設計性が向上し、回路配置上の自由度が増大する。
（第３の実施形態）
図８は、本発明の第３の実施形態によるクロック信号分配装置内の注入同期型ＬＣ共振電圧制御発振器３０１の構成例を示すブロック図である。本実施形態は、第２の実施形態に対して、注入同期型ＬＣ共振電圧制御発振器３０１の構成が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。図８の注入同期型ＬＣ共振電圧制御発振器３０１は、図５のＬＣ共振電圧制御発振器３０２〜３０４に対して、容量８０１を追加したものである。容量８０１は、入力クロック信号ＣＫのノード及びｎチャネル電界効果トランジスタ５０５のゲート間に接続される。本実施形態の注入同期型ＬＣ共振電圧制御発振器３０１は、入力クロック信号ＣＫの周波数の１／２の周波数のクロック信号を出力端子ＯＵＴ及び／ＯＵＴから出力することができる。
注入同期型ＬＣ共振電圧制御発振器３０１の共振周波数は、１／｛２π√（Ｌ×Ｃ）｝である。ここで、Ｌはインダクタ５０８のインダクタンス値であり、Ｃは可変容量５０６及び５０７の容量値である。デジタル制御信号ＣＴＬにより、可変容量５０６及び５０７の容量値を制御し、共振周波数を入力クロック信号ＣＫの周波数の１／２の周波数付近に設定する。同様に、図５のＬＣ共振電圧制御発振器３０２〜３０４の共振周波数も入力クロック信号ＣＫの周波数の１／２の周波数付近に設定する。
容量８０１は、入力クロック信号ＣＫの直流成分をカットし、交流成分のみをｎチャネル電界効果トランジスタ５０５のゲートに伝達する。ｎチャネル電界効果トランジスタ５０５は、入力クロック信号ＣＫの周波数でオン／オフする。これにより、正出力端子ＯＵＴからは、入力クロック信号ＣＫに同期し、入力クロック信号ＣＫを２分周した信号と同一周波数のクロック信号が出力される。すなわち、正出力端子ＯＵＴからは、入力クロック信号ＣＫに対して１／２の周波数のクロック信号が出力される。また、負出力端子／ＯＵＴからは、正出力端子ＯＵＴのクロック信号の反転クロック信号が出力される。正出力端子ＯＵＴ及び／又は負出力端子／ＯＵＴは、図４のように、伝送線路３１０，３１１及びバッファ３２１に接続される。
本実施形態のクロック信号分配装置は、図８の注入同期型ＬＣ共振電圧制御発振器３０１及び図５のＬＣ共振電圧制御発振器３０２〜３０４を有し、入力クロック信号ＣＫを２分周したクロック信号を分配する。図８の注入同期型ＬＣ共振電圧制御発振器３０１は、インダクタ５０８及び可変容量５０６，５０７の共振周波数に対して２倍の周波数のクロック信号ＣＫをｎチャネル電界効果トランジスタ５０５のゲートに入力し、同期させることによって分周されたクロック信号を出力することができる。これにより、注入同期型ＬＣ共振電圧制御発振器３０１は、分周器として機能し、入力クロック信号ＣＫを分周した周波数で発振する。
（第４の実施形態）
図９は、本発明の第４の実施形態によるクロック信号分配装置の構成例を示すブロック図である。本実施形態のクロック信号分配装置は、４個のブロック９０１〜９０４を有し、４×４チャネルの回路へクロック信号を分配することができる。各ブロック９０１〜９０４は、図４のクロック信号分配装置と同じ構成を有する。各ブロック９０１〜９０４内の注入同期型ＬＣ共振電圧制御発振器３０１には、バッファ９０５を介して同一の入力クロック信号ＣＫが入力される。バッファ９０５の出力端子は、ノードＮ２に接続される。ノードＮ２は、ノードＮ３を介してブロック９０１及び９０２内の注入同期型ＬＣ共振電圧制御発振器３０１に接続される。また、ノードＮ２は、ノードＮ４を介してブロック９０３及び９０４内の注入同期型ＬＣ共振電圧制御発振器３０１に接続される。ノードＮ２及びＮ３間の伝送線路の長さとノードＮ２及びＮ４間の伝送線路の長さとは同じである。また、ブロック９０１及び９０２内の注入同期型ＬＣ共振電圧制御発振器３０１とノードＮ３との間の伝送線路の長さと、ブロック９０３及び９０４内の注入同期型ＬＣ共振電圧制御発振器３０１とノードＮ４との間の伝送線路の長さとは同じである。これにより、ブロック９０１〜９０４内の注入同期型ＬＣ共振電圧制御発振器３０１に入力されるクロック信号は、すべて同一周波数及び同一位相のクロック信号になる。すなわち、ブロック９０１〜９０４が出力する１６チャネルの分配クロック信号は、すべて入力クロック信号ＣＫに同期し、入力クロック信号ＣＫと同一周波数の信号になる。本実施形態のクロック信号分配装置は、４個のブロック９０１〜９０４内の注入同期型ＬＣ共振電圧制御発振器３０１を入力クロック信号ＣＫに同期させることにより、全チャネルに同一位相で所望の同一周波数のクロック信号を分配することができる。
伝送線路３１１〜３１４は、一次元の配線に限定されず、２次元のメッシュ状の配線でもよい。その場合、注入同期型ＬＣ共振電圧制御発振器３０１及びＬＣ共振電圧制御発振器３０２〜３０４を２次元に配列し、２次元のクロック信号分配を行うことができる。
以上のように、第１〜第４の実施形態のクロック信号分配装置は、ＰＬＬ回路を用いずにクロック信号を分配することができるので、クロック信号の分配先からクロック信号の信号源へのキックバックを防ぐことができ、高品質のクロック信号を分配することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
３０１ 注入同期型ＬＣ共振発振器
３０２，３０３ ＬＣ共振発振器
３１１，３１２ 伝送線路
３２１〜３２３ バッファ
３３１〜３３３ 回路

Claims (10)

  1. 第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器と、
    第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器と、
    前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路と
    を有することを特徴とするクロック信号分配装置。
  2. 前記複数のＬＣ共振発振器内の第１の容量及び前記注入同期型ＬＣ共振発振器内の第２の容量は、デジタル信号により容量値が制御される可変容量であり、
    前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器は、前記可変容量に応じて共振周波数が決定されることを特徴とする請求項１記載のクロック信号分配装置。
  3. 前記伝送線路は、一次元の配線又は２次元のメッシュ状の配線であることを特徴とする請求項１又は２記載のクロック信号分配装置。
  4. 前記伝送線路は、抵抗素子であることを特徴とする請求項１〜３のいずれか１項に記載のクロック信号分配装置。
  5. 前記注入同期型ＬＣ共振発振器は、前記入力クロック信号を分周した周波数で発振することを特徴とする請求項１〜４のいずれか１項に記載のクロック信号分配装置。
  6. 前記伝送線路は、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを同一間隔で接続することを特徴とする請求項１〜５のいずれか１項に記載のクロック信号分配装置。
  7. 前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器は、同一周波数及び同一位相の信号を発振することを特徴とする請求項１〜６のいずれか１項に記載のクロック信号分配装置。
  8. 前記複数のＬＣ共振発振器、前記注入同期型ＬＣ共振発振器及び前記伝送線路を有する複数のブロックを有し、
    前記複数のブロック内の各前記注入同期型ＬＣ共振器に同一の入力クロック信号が入力されることを特徴とする請求項１〜７のいずれか１項に記載のクロック信号分配装置。
  9. 前記注入同期型ＬＣ共振器は、
    ゲートが第１のノードに接続され、ソースが電源電位ノードに接続され、ドレインが第２のノードに接続される第１のｐチャネル電界効果トランジスタと、
    ゲートが前記第２のノードに接続され、ソースが電源電位ノードに接続され、ドレインが前記第１のノードに接続される第２のｐチャネル電界効果トランジスタと、
    ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第１のｎチャネル電界効果トランジスタと、
    ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続される第２のｎチャネル電界効果トランジスタと、
    ゲートが前記入力クロック信号のノードに接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタと、
    ゲートが前記入力クロック信号の反転信号のノードに接続され、ドレインが前記第２のｎチャネル電界効果トランジスタのソースに接続される第４のｎチャネル電界効果トランジスタと、
    ソースが基準電位ノードに接続され、ドレインが前記第３及び第４のｎチャネル電界効果トランジスタのソースに接続される第５のｎチャネル電界効果トランジスタとを有し、
    前記第２のインダクタは、前記第１のノード及び前記第２のノード間に接続され、
    前記第２の容量は、前記第１のノード及び前記第２のノード間に接続されることを特徴とする請求項１〜４のいずれか１項に記載のクロック信号分配装置。
  10. 前記注入同期型ＬＣ共振器は、
    ゲートが第１のノードに接続され、ソースが電源電位ノードに接続され、ドレインが第２のノードに接続される第１のｐチャネル電界効果トランジスタと、
    ゲートが前記第２のノードに接続され、ソースが電源電位ノードに接続され、ドレインが前記第１のノードに接続される第２のｐチャネル電界効果トランジスタと、
    ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第１のｎチャネル電界効果トランジスタと、
    ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続される第２のｎチャネル電界効果トランジスタと、
    ソースが基準電位ノードに接続され、ドレインが前記第１及び第２のｎチャネル電界効果トランジスタのソースに接続される第３のｎチャネル電界効果トランジスタと、
    前記入力クロック信号のノード及び前記第３のｎチャネル電界効果トランジスタのゲート間に接続される第３の容量とを有し、
    前記第２のインダクタは、前記第１のノード及び前記第２のノード間に接続され、
    前記第２の容量は、前記第１のノード及び前記第２のノード間に接続されることを特徴とする請求項１〜８のいずれか１項に記載のクロック信号分配装置。
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