JPH1174762A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH1174762A
JPH1174762A JP9232052A JP23205297A JPH1174762A JP H1174762 A JPH1174762 A JP H1174762A JP 9232052 A JP9232052 A JP 9232052A JP 23205297 A JP23205297 A JP 23205297A JP H1174762 A JPH1174762 A JP H1174762A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
clock
circuit device
conductive wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9232052A
Other languages
English (en)
Other versions
JP3619352B2 (ja
Inventor
Hiroyuki Mizuno
弘之 水野
Hirokazu Aoki
郭和 青木
Koichiro Ishibashi
孝一郎 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP23205297A priority Critical patent/JP3619352B2/ja
Priority to TW087113062A priority patent/TW394942B/zh
Priority to KR1019980033974A priority patent/KR100576139B1/ko
Priority to MYPI98003896A priority patent/MY133088A/en
Priority to US09/141,343 priority patent/US6683503B2/en
Priority to CNB981187722A priority patent/CN1171131C/zh
Priority to SG1998003337A priority patent/SG68683A1/en
Publication of JPH1174762A publication Critical patent/JPH1174762A/ja
Priority to US10/718,608 priority patent/US6922113B2/en
Application granted granted Critical
Publication of JP3619352B2 publication Critical patent/JP3619352B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】 【課題】 マイクロプロセッサ等の論理回路やメモリ回
路に、低スキュー・低ジッタのクロックを供給する発振
回路を提供し、さらにそれによって高速な半導体集積回
路装置を提供することにある。 【解決手段】 本発明の主な手段、複数のインバータが
多段にリング状に接続された少なくとも二つのリング発
振回路と、導電性配線からなる発振回路において、リン
グ発振回路中の一つの少なくとも一つのインバータの出
力を導電性配線に接続し、複数のリング発振器を同一の
周波数で発振させる。上記手段によって得られた発振回
路を電圧制御発振回路構成にし、位相周波数比較器とチ
ャージポンプ回路とローパスフィルタを用いてPLLを構
成する。また、このPLLの発振回路の導電性配線をグロ
ーバルクロックとして使用し、クロック分配系を接続し
て半導体回路装置内のクロック分配を行う。 【効果】 マイクロプロセッサ等の論理回路やメモリ回
路に、低スキュー・低ジッタのクロックを供給すること
が可能となり、さらにそれによって高速な半導体集積回
路装置が実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は発振回路、およびそ
れを用いた低ジッタ・低スキューなクロック分配系を備
えた半導体集積回路装置に関する。
【０００２】
【従来の技術】従来のPLL(Phase locked loop)を使用し
たクロック生成方法は、たとえばアイ・イー・イー・イ
ー、ジャーナル・オブ・ソリッド・ステート・サーキッ
ト、第1599頁から第1607頁、1992年11月号(IEEE JOURNA
L OF SOLID-STATE CIRCUITS、VOL 27、NO 11、 Novembe
r 1992)に記載されている（以下、従来技術Aと記す）。
【０００３】図２は従来のPLLを用いたクロック生成部
の構成を示している。fextは外部から入力される基準ク
ロック信号である。PFDは位相周波数比較器で、CPはチ
ャージポンプ、LPFはローパスフィルタ、VCO0は電圧制
御発振器、DIVNは１／Ｎ分周器、DIV2は１／２分周器、
N0はクロック分配ネットワークを示している。それぞれ
の詳細回路は省略する。
【０００４】基準クロックfextおよび内部クロックfint
の位相と周波数差が、位相周波数比較器PFDで比較され
て誤差信号UP、DNが出力される。この誤差信号がチャー
ジポンプCPによってアナログ信号に変換され、ローパス
フィルタLPFによって誤差信号の高周波成分が除去され
た後に電圧制御発振器VCO0に発振周波数制御信号VCとし
て入力される。電圧制御発振器VCO0の発振出力は、分周
器DIV2によって半分の周波数でデューティ比が５０％の
発振出力fint0に分周され、クロック分配ネットワークN
0に入力される。
【０００５】クロック分配系からのリターン信号fintは
１／Ｎ分周器で分周された後、位相周波数比較器PFD0に
入力される。この位相同期ループPLL0によって基準クロ
ックfextと内部クロックfintの位相が同期し、fintの周
波数はfextのＮ倍になる。
【０００６】
【発明が解決しようとする課題】内部クロックfintの周
波数は年々高くなっており、さらにチップ面積の増加に
ともなってクロック分配ネットワークN0の面積が大きく
なってきている。高速かつ広範囲にクロックを安定して
供給するためには、前記した従来技術では以下のような
問題が生じてくる。
【０００７】(1) クロック分配ネットワークの遅延時
間、すなわちfint0とfintの遅延が、1/fintと比較して
相対的に大きくなる。これによってクロック分配ネット
ワークのスキューがクロック分配ネットワークとPLL0を
合わせたクロック分配系全体の性能を律速してしまう。
また、チップ内のクロック供給範囲を多数に分割してそ
れぞれのクロック供給範囲に独立したPLLを設けるとい
う方法もあるが、この方法の場合、以下のような問題が
ある。
【０００８】(2) 一般にPLLは電源ノイズや基板ノイズ
などのノイズに対して弱く、ノイズによってfint0の発
振周波数および位相がゆらぐ(ジッタ)が増加する。チッ
プ内に多数のPLLを設けるということはそれぞれのPLLに
ついてノイズを低減するような配慮をする必要が生じ
る。
【０００９】(3) 多数のPLLの全面積がチップ全体の面
積に影響を与える。課題(2)を配慮することで、各々のP
LLの面積はさらに増加する。
【００１０】(4) 独立したクロック供給範囲間でのクロ
ックスキューは、それぞれのクロック供給範囲内のスキ
ューをTskewL、PLLのジッタをTjitter、各PLLまでの基
準クロックのスキューをTskewGとすると、TskewG+2*Tsk
ewL+2*Tjitterとなり、非常に大きくなる。
【００１１】(5) PLLを多数設けるために消費電力が増
加する。
【００１２】
【課題を解決するための手段】 (1) 複数のインバータが多段にリング状に接続された少
なくとも二つのリング発振回路と、導電性配線からなる
発振回路において、各リング発振回路中の一つの少なく
とも一つのインバータの出力を導電性配線に接続する。
【００１３】(2) 複数のインバータが多段に接続された
少なくとも二つのディレイラインと、導電性配線からな
るデレイライン回路において、各ディレイライン中の一
つの少なくとも一つのインバータの出力を該導電性配線
に接続する。
【００１４】(3) 導電性配線をリング状あるいはメッシ
ュ状に形成してもよい。
【００１５】(4) さらに、リング発振器／ディレイライ
ンが導電性配線に等間隔に接続してもよい。
【００１６】(5) また、リング発振器／ディレイライン
が導電性配線に接続されている間隔の少なくとも一つが
５０μｍ以上にしてもよい。
【００１７】(6) 以上のようにして、リング発振器／デ
ィレイラインを同一の周波数で発振させる。
【００１８】(7) 以上(1)-(6)の手段によって得られた
発振回路/ディレイラインの導電性配線にクロック分配
系を接続し、電圧制御発振回路構成にする。
【００１９】(8) (7)の手段で得られた電圧制御発振回
路と位相周波数比較器とチャージポンプ回路とローパス
フィルタを用いてPLLあるいはDLLを構成する。
【００２０】(9) (8)の手段で得られたPLLあるいはDLL
を用いて半導体集積回路中の論理回路やメモリ回路にク
ロックを供給する。
【００２１】
【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を説明する。
【００２２】図1は本発明の発振器の最も簡単な実施例
を示す概念図である。OSC1〜OSCnはリング発振器で、そ
れぞれのリング発振器はインバータ110〜11m、120〜12
m、1n0〜1nmによって構成されている。リング発振器の
発振ノードの一つはノード101〜10nにそれぞれ接続され
ており、ノード101〜10nの隣会うノード同士がリング状
に接続されている。ここで、隣会うノード間の距離(例
えばノード101とノード102の距離)は全て等しい距離lで
ある。インバータ110〜11m、120〜12m、1n0〜1nmは特に
限定しないが、CMOSインバータでも良い。簡単のため以
下図１の説明にはCMOSインバータを用いることとする。
【００２３】それぞれのリング発振器OSC1〜OSCnの発振
ノード同士が接続されているために、リング発振器OSC1
からOSCnは同一位相／周波数で発振する。
【００２４】図3(A)にリング発振器の数が4つの場合の
回路シミュレーション波形を示す。横軸は時間、縦軸が
各ノードの電圧を表し、図中でV(x)はノードxの電位を
表す。シミュレーションで使用したトランジスタはゲー
ト長Lgが0。25μmのCMOSで、インバータ110〜11m、120
〜12m、1n0〜1nmは全て同一インバータ(PMOSのゲート幅
Wpが10μm、NMOSのゲート幅Wnが5μm)とした。電源電圧
は1。8V、ノード間距離lは3mm、時間0nsで各ノード101
〜104は異なる電位を初期値としてもっている状態を仮
定した。時刻0nsでは異なる位相をもっているにもかか
わらず、時刻0nsからしばらくした定常状態ではリング
発振器OSC1からOSC4が同一位相／周波数で発振している
ことが分かる。
【００２５】このように本発明の構成により、距離lだ
け離れたリング発振器同士を同一の位相／周波数で発振
させることができる。距離lは1μmでもいいし、10mmで
もよい。その長さによらないという利点がある。
【００２６】前記では図1の隣会うノード間の距離は全
て等しい距離lとしたが、かならずしも等しい距離でな
くてもよい。その場合定常状態では、それぞれのリング
発振器は同一周波数にはなるが、同一位相にならない。
それぞれのリング発振器は位相δ1〜δnを保って同期し
て発振する(隣会うノード間の距離は全て等しい距離lで
あれば、δ1 = δ2 = 。。。 = δnとなる)。
【００２７】また、図3では各リング発振器を構成して
いるインバータ110〜11m、120〜12m、1n0〜1nmは同じも
ので構成したが、かならずしも同じである必要はない。
同じでなければ前記と同じように定常状態では、それぞ
れのリング発振器は同一周波数にはなるが、同一位相に
ならない。それぞれのリング発振器は位相δ1〜δnを持
って同期して発振する。逆に、この位相δ1〜δnは各リ
ング発振器のインバータの種類(負荷駆動能力等)を調整
することで変化できる。この性質を利用して、隣会うノ
ード間の距離を全て等しい距離lにしなくても、各リン
グ発振器のインバータの種類を調整することで、各リン
グ発振器の位相δ1〜δnを同一位相に調整することがで
きる。
【００２８】一般にインバータ11m〜1nmはノード101〜1
0nおよびそれらを接続している配線を駆動する必要があ
るため比較的大きな負荷駆動能力(CMOSの場合にはゲー
ト幅を大きくする)が必要である。したがって、例えば
インバータ110、 111、 。。。 11mの順で負荷駆動能力
を大きくすれば低消費電力化に効果的である。
【００２９】さらに、各リング発振器で、インバータの
段数は同じでなくてもよい。各リング発振器の固有発振
周波数がある程度同じであれば、本発明の構成により定
常状態でそれぞれのリング発振器を同一周波数で位相δ
1〜δnを保って同期させて発振させることが可能である 次に、本発明の発振器に電源電圧変動や基板電圧変動な
どのノイズが加わった場合の特性について記述する。
【００３０】図3(B)はリング発振器OSC1だけが他のリン
グ発振器とは異なる電源電圧を持っているときの回路シ
ミュレーション波形である。リング発振器OSC1の電源電
圧は2。0Vで、その他の条件は図3(A)のシミュレーショ
ンの時と同じである。時刻0nsからしばらくした定常状
態ではリング発振器OSC1からOSC4がほぼ同一位相／周波
数で発振していることが分かる。
【００３１】多数のリング発振器で構成されている本発
明の発振器のうち、数個のリング発振器の電源電圧が変
動しても発振器全体の位相／周波数がほとんど変化しな
い(電源電圧変動や基板電圧変動がない定常状態で、各
リング発振器が位相δ1〜δnを持っている場合には電源
電圧変動や基板電圧変動に対してその位相を保つ働きを
する)という特徴をもつ。
【００３２】リング発振器に加わった電源電圧変動が他
のリング発振器の電源電圧に影響しないように構成すれ
ばこの効果はより大きくなる。一般に集積回路内で発生
する電源電圧変動はその場所が局所的であるため、複数
のリング発振器で電源を共有している場合には、距離l
が長ければ長いほどよい。さらに、それぞれのリング発
振器で電源をなるべく共有しないようにすればよい。た
とえばそれぞれのリング発振器に別々の電源電圧発生装
置あるいは電源電圧安定装置を用いてもよい。
【００３３】以上、電源電圧変動に関する本発明の効果
を示したが、これは基板電圧変動についても同様のこと
がいえる。
【００３４】図4は上記本発明の耐ノイズ性を活かした
本発明の実施例である。図1と比較すると、各リング発
振器OSC1〜OSCnを二つのリング発振器ペア{OSC1a、OSC1
b}〜{OSCna、OSCnb}で構成している点が大きな違いであ
る。さらにそのリング発振器ペアの電源は異なる電源VD
D1a〜VDDnaおよびVSS1a〜VSSnaとVDD1b〜VDDnbおよびVS
S1b〜VSSnbに接続している。
【００３５】電源VDD1a〜VDDnaおよびVSS1a〜VSSnaと電
源VDD1b〜VDDnbおよびVSS1b〜VSSnbに同時に電源電圧変
動等のノイズが乗る確率はノイズの局所性により低いの
で、電源電圧変動や基板電圧変動等によって生じるノー
ド400〜40nの発振周波数および位相の変動を小さくする
ことができる。
【００３６】前記した本発明の効果は、電源電圧変動を
抑えるために電源間に挿入されるいわゆるパスコン(バ
イアスコンデンサ)の効果に似ている。パスコンは、ノ
イズがない状態が一定電位(電源電圧という電位)である
信号において、ノイズがある場合にその電位を保つよう
に働く。それに対して、本発明の発振器は、ノイズがな
い定常状態が一定の発振周波数／位相である信号におい
て、ノイズがある場合にその周波数／位相を保つように
働く。
【００３７】図1から図4までの実施例では、シングルエ
ンド入出力のインバータを用いているが、図5のように
差動入出力をもつ差動インバータOSC1d〜OSCnd(差動イ
ンバータの詳しい回路例は従来例AのFig。11に記載され
ているため省略する)を用いてもよい。この場合、差動
インバータの場合には発振出力は正論理出力と負論理出
力を持つので、図1のノード101〜10nに相当するもの
は、ノード{501a、501b}〜{50na、50nb}のようにデュア
ルレールになる。
【００３８】また、図1から図5までの実施例では、各リ
ング発振器同士はその発振ノードのうち、ある一つのノ
ード同士で接続されているが、図6のように各リング発
振器の複数の発振ノード(違う位相のを持つ)を用いて接
続してもよい。図6では二つのノード601a〜60naと601b
〜60nbをそれぞれ接続している。図1の接続形態の場合
と比較してより各リング発振器間のカップリングが増加
するので耐ノイズ性が増加する。
【００３９】さらに、図7、図8は図1の実施例とは別の
接続形態の実施例である。図7は図1の実施例と比較する
と、リング発振器OSC1とリング発振器OSCn間を直接接続
している配線がないのが特徴である。この場合、ノード
101〜10nの隣会うノード間の距離が全て等しい距離l
で、各リング発振器OSC1からOSCnが全て同一の特性のも
のであっても、各リング発振器OSC1〜OSCnは同一周波数
にはなるが、同一位相にならない。それぞれのリング発
振器は位相δ1〜δnを保って同期して発振する。位相δ
1〜δnを同じにするには、隣会うノード間の距離を調整
することでも可能であるが、各リング発振器OSC1からOS
Cnの種類(負荷駆動能力等)を調整しても可能である。例
えば両端のリング発振器OSC1とOSCnの負荷駆動能力を他
のリング発振器の半分にすればよい。
【００４０】図8はn×qのメッシュ状にリング発振器を
接続した実施例である。その他さまざまな接続形態が考
えられるが、いかなる接続形態でも各リング発振器が同
期して発振すればよい。要は複数の固有発振周波数がほ
ぼ同じの発振器を接続し、その発振器同士が同一周波数
で発振するように各リング発振器同士のノードを接続す
ればよい。図1から図4までの実施例と同様の効果が得ら
れる。以下の実施例では簡単のため図1の実施例を使っ
て本発明の発振器を使った実施例を示す。
【００４１】図9は本発明の発振器を用いて、複数の論
理回路にクロックを供給している実施例である。LOG1〜
LOGnは論理回路で、711〜71nはバッファである。図1と
比較すると図1のノード101〜10nに相当するノード701〜
70nにバッファ711〜71nが接続され、その各出力721〜72
nが各論理回路LOG1〜LOGnに供給されている。前述のよ
うにノード701〜70nまでは同一周波数、同一位相(前述
のように位相δ1〜δnを持つ場合もあるが、ここでは簡
単のため図7は同一位相を持つ条件に接続されているも
のとする)で発振する。論理回路LOG1〜LOGnにスキュー
が零のクロックを供給することができる。さらに、前述
のように耐ノイズ性があるため。ジッタの小さいクロッ
クを供給することができる。もちろん、バッファ711〜7
1nは無くてもよいことは言うまでない。バッファ711〜7
1nがあれば論理回路LOG1〜LOGnから発振器へのノイズの
伝搬を抑えることができる。
【００４２】またノイズがある場合のノード701〜70nの
スキューは、図3(B)から分かるようにノードの電位が変
化してからある程度時間がたってからの方が小さい。し
たがって、ノード701〜70nに接続するバッファ711〜71n
をシュミット入力にした方がよい。バッファ711〜71nの
出力のスキューをより小さくできる。
【００４３】図9の実施例では各論理回路に供給するク
ロック721〜72nを、各バッファ711〜71nの遅延時間を調
整することで、各論理回路LOG1〜LOGnに入力されるクロ
ック721〜72nの位相を個別に遅らせる方向で調整でき
る。
【００４４】図10はさらに各論理回路に供給するクロッ
ク721〜72nの位相を早める方向の調整を可能にした実施
例である。各リング発振器同士を接続している発振ノー
ド801〜80nと異なる発振ノード{831a、831b、831
c、。。。}〜{81na、83nb、83nc、。。。}を選択してバ
ッファ711〜71nに接続している。例えば発振ノード831a
は発振ノード801よりもインバータ1段分早い位相(リン
グ発振器が同一インバータp段で構成されているとすれ
ば、360/p度位相が早いことになる)で発振している。し
たがって、この発振ノードからバッファ711を用いて論
理回路LOG1にクロックを供給すれば、発振ノード801か
らバッファを通してクロックを生成している論理回路よ
りも早い位相のクロックを得ることができる。
【００４５】図11は本発明の発振器をPLLの電圧制御発
振器(VCO)に使用した実施例である。VCO1〜VCOnは電圧
制御発振器、fint1〜fintnはその出力。901〜90nはバッ
ファ、N1〜Nnはクロック分配ネットワークである。図7
の実施例と比較すると、リング発振器OSC1〜OSCnが電圧
制御発振器VCO1〜VCOnになり、その発振周波数制御信号
VCをPLL構造で制御しPLL1を構成している。また、バッ
ファ901〜90nの出力であるグローバルクロック911〜91n
はクロック分配ネットワークN1〜Nnに接続されている。
【００４６】電圧制御発振器VCO1〜VCOnの接続形態は簡
単のため図1の実施例の方法を用いたが、図4から図8ま
でで示した方法でもよい。また、図11の実施例では図2
の従来のものと比較すると１／２分周器DIV2に相当する
ものが省略されているが、必要であればバッファ901〜9
0nの前段あるいは後段に接続すればよい。
【００４７】図12にVCO1〜VCOnの回路例を示す。図12
(A)はシングルエンドの入出力を持つインバータ1000〜1
00mで構成した場合の例である。それぞれのインバータ
の遅延時間が発振周波数制御信号VCの値によって変化す
ることで、発振出力fint1の発振周波数が発振周波数制
御信号VCの値によって変化する(インバータの詳しい回
路例は従来例AのFig。4に記載されているため省略す
る)。一方、図12(B)は差動入出力を持つ差動インバータ
1010〜101mで構成した場合の例である。図12(A)と同様
にそれぞれの差動インバータの遅延時間が発振周波数制
御信号VCの値によって変化することで、発振出力fint
1、/fint1の発振周波数が発振周波数制御信号VCの値に
よって変化する(差動インバータの詳しい回路例は従来
例AのFig。11に記載されているため省略する)。
【００４８】図13は図11のクロック分配ネットワークN1
の詳細図である。1100〜110kはクロック分配線で、1110
〜111kはローカルバッファである。1100〜110kのクロッ
ク分配線のそれぞれの長さは、グローバルクロック911
からローカルバッファ1110〜111kまでのそれぞれの長さ
が等しくなるようにチップレイアウト上に配線する。し
たがって、ローカルバッファ1110〜111kの特性が完全に
同一で(以下、マッチングがとれていると記す)、さらに
ノイズがない場合には、ローカルクロック出力out1〜ou
tkのスキューは零となる。
【００４９】電圧制御発振器VCO1〜VCOnは同一の発振周
波数制御信号VCが供給されているので、前述のように、
その発振出力fint1からfintnは同一周波数／同一位相
(図8までで記述したように位相δ1〜δnを持つ場合もあ
るが、ここでは簡単のため各電圧制御発振器VCO1〜VCOn
は同一位相を持つ条件に接続されているものとする)で
発振する。したがって、ローカルクロック出力out1〜ou
tkが同一周波数、同一位相で発振する。さらに、図10ま
での実施例の効果と同様の耐ノイズ性が得られるため、
電源電圧変動や基板電圧変動によるスキュー／ジッタの
増加が小さい。
【００５０】図14は図11のPLLを、半導体集積回路装置
の中でもPLLへの性能要求が厳しいマイクロプロセッサ
に用いた実施例である。1200がマイクロプロセッサで、
1201〜1203が論理回路ブロック、1211〜1213が図11のク
ロック分配ネットワークに相当するものである。論理回
路ブロックの機能は特に限定しない。演算器等を内蔵し
たデータパスでもよいし、キャッシュ等のメモリ、ある
いはそのコントローラでもよい。
【００５１】PLL1からはグローバルクロック1231〜1233
が出力される。そのグローバルクロック1231〜1233は、
クロック分配ネットワーク1211〜1213によって各論理回
路ブロック内でローカルクロック1241に分配される。最
後にそのローカルクロック1241がラッチ1220等の回路の
クロック入力部に供給される。
【００５２】図11の実施例と同様、ローカルクロック12
41は、電源電圧変動や基板電圧変動によるスキュー／ジ
ッタの増加が小さい。また、PLL1内の電圧制御発振器VC
O1〜VCOnをチップ内で分散させ、担当する論理回路ブロ
ックの近くに配置することで、電圧制御発振器VCO1〜VC
Onのクロック出力から、そのクロック出力を使用するラ
ッチ等の回路までの経路(図14ではグローバルクロック1
231、クロック分配ネットワーク1211、ローカルクロッ
ク1241)が短くできる。経路が短くなるとその間の遅延
時間を小さくできるため、その経路で発生したスキュー
やジッタがクロック分配系全体の性能に与える影響を小
さくできる。
【００５３】チップ内のクロック供給範囲を多数に分割
し、それぞれのクロック供給範囲に独立したPLLを設け
るという方法(以下、マルチPLL方式と呼ぶ)では、独立
したクロック供給範囲間でのクロックスキューは、それ
ぞれのクロック供給範囲内のスキューをTskewL、PLLの
ジッタをTjitter、各PLLまでの基準クロックのスキュー
をTskewGとすると、TskewG+2*TskewL+2*Tjitterとな
る。本発明の方法では、PLL1が出力するグローバルクロ
ックのジッタをTjitterNとし、クロック分配ネットワー
ク1211〜1213のスキューをTskewLNとすると、クロック
スキューは2*TskewLN+TjitterNとなる。仮に TskewL =
TskewLN としても本発明の方法の方がクロックスキュー
を小さくできる。実際には前述のように本発明のPLLは
TjitterN < Tjitter なので本発明の方法はクロックス
キューを大幅に削減できる。
【００５４】またさらに、マルチPLL方式よりも多数のV
COをチップ内に分散させて同期させる本発明方式の方が
チップ面積を小さくできる。
【００５５】以上の実施例ではPLL方式を用いて外部ク
ロックと内部クロックを同期させる実施例を示したが、
ディレイド・ロックド・ループ(DLL)方式を用いてもよ
い。例えば図1におけるリング発振器をディレイライン
で置換して構成することで本発明を適用することは容易
である。
【００５６】図15にその実施例を示す。さらに図16には
図15のディレイラインを可変遅延ディレイラインにして
DLLを構成した実施例を示す。図11と比較すると、可変
遅延ディレイラインVDL1〜VDLnに基準クロックfextが入
力されている点が大きく異なる。その他、図15の実施例
を図2から図14で示した本発明の実施例に適用できるこ
とは自明である。
【００５７】以上の実施例では一つのチップ内部での本
発明を適用したケースであるが、これを複数のチップか
らなる、半導体集積回路装置の実施例にも拡張すること
は自明である。例えば図14における各論理回路ブロック
とそれを担当する電圧制御発振器VCOをそれぞれ別のチ
ップで構成したり、図1でそれぞれのリング発振器をそ
れぞれ別のチップで構成するケースで本発明を適用する
ことは容易である。
【００５８】また、以上の実施例では低消費電力化のた
めのいわゆるゲーティットクロック等の方法を適用した
実施例を示していないが、例えば図10のバッファ711〜7
1nをゲート回路に変更して構成するケースで本発明を適
用することは容易である。その他さまざまな方法がある
が、特にその方法は限定しない。
【００５９】以上の実施例では複数のインバータが多段
にリング状に接続されたリング発振回路を用いたが、そ
の構成は特に限定しない。また、リング発振回路でなく
ても発振回路であればよい。その発振回路の発振周波数
および位相がその発振回路の発振出力を入出力線として
用いて調整でき、前記のようにその発振回路を複数接続
することで複数の発振回路が同期して発振すればよい。
【００６０】また、以上の実施例では本発明を実現する
半導体プロセスおよびトランジスタの構造等は特に規定
しない。CMOSプロセスでもよいし、SOIウエハを用いたS
OIトランジスタを用いてもよい。電源電圧およびその種
類についても特に限定しない。
【００６１】
【発明の効果】以上説明したように、本発明によればマ
イクロプロセッサ等の論理回路やメモリ回路に、低スキ
ュー・低ジッタのクロックを供給することが可能とな
り、さらにそれによって高速な半導体集積回路装置が実
現できる。
【図面の簡単な説明】
【図１】本発明の示す最も簡単な実施例の図である。
【図２】従来のPLLを用いたクロック生成部の構造を示
す図である。
【図３】本発明の発振回路の回路シミュレーション波形
の図である。
【図４】本発明の発振器で、リング発振器を別の電源に
接続した実施例の図である。
【図５】リング発振器に差動インバータを用いた場合の
実施例の図である。
【図６】図１とは別の接続形態を示す実施例の図であ
る。
【図７】図１とは別の接続形態を示す実施例の図であ
る。
【図８】リング発振器をアレー状に接続した場合の実施
例の図である。
【図９】本発明の発振器を用いて、複数の論理回路にク
ロックを供給した実施例の図である。
【図１０】図９の発明で、各論理回路へのクロックの位
相を早い方向に調整可能にした実施例の図である。
【図１１】本発明の発振器を電圧制御発振器(可変周波
数発振器)として使用し、PLLを構成した実施例の図であ
る。
【図１２】電圧制御発振器の簡単な実施例の図である。
【図１３】クロック分配ネットワークを示す最も簡単な
実施例の図である。
【図１４】本発明のマイクロプロセッサの実施例の図で
ある。
【図１５】ディレイラインに本発明を適用したときの実
施例の図である。
【図１６】図１５のディレイラインを電圧制御ディレイ
ライン(可変遅延ディレイライン)として使用し、DLLを
構成した実施例の図である。
【符号の説明】
110、111、11m、120、121、12m、1n0、1n1、1nm……イ
ンバータ、 OSC1、OSC2、OSCn、OSC1a、OSC1b、OSC2a、OSC2b、OSCn
a、OSCnb……リング発振器、 OSC1d、OSC2d、OSCnd……差動インバータを用いたリン
グ発振器、 PFD……位相周波数比較器、 CP……チャージポンプ、 LPF……ローパスフィルタ、 VCO0……電圧制御発振器、 DIVN……１／Ｎ分周器、 DIV2……１／２分周器、 N0、N1、N2、Mn、1211、1212、1213……クロック分配ネ
ットワーク、 VDD1a、VDD2a、VDDna、VDD1b、VDD2b、VDDnb……正の電
源電圧、 VDD1a、VSS2a、VSSna、VSS1b、VSS2b、VSSnb……負の電
源電圧、 LOG1、LOG2、LOGn……論理回路、 711、712、71n、901、902、90n、1110、1111、111k……
バッファ、 VCO1、VCO2、VCOn……電圧制御発振器、 1000、1001、100m……シングルエンド電圧制御インバー
タ、 1010、1011、101m……差動電圧制御インバータ、 VC……発振周波数制御信号、 911、912、91n、1231、1232、1233……グローバルクロ
ック、 1100、1101、110k……クロック分配線、 out1〜outk、1241……ローカルクロック、 1220……ラッチ、 1200……マイクロプロセッサ、 DLY1、DLY2、DLYn……ディレイライン、 VDL1、VDL2、VDLn……可変遅延ディレイライン。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】複数のインバータが多段にリング状に接続
    された少なくとも二つのリング発振回路と、導電性配線
    からなる半導体集積回路装置において、 全ての該リング発振回路中の一つの少なくとも一つのイ
    ンバータの出力が、該導電性配線に接続されていること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】複数のインバータが多段に接続された少な
    くとも二つのディレイラインと、導電性配線からなる半
    導体集積回路装置において、 全ての該ディレイライン中の一つの少なくとも一つのイ
    ンバータの出力が、該導電性配線に接続されていること
    を特徴とする半導体集積回路装置。
  3. 【請求項３】請求項１あるいは請求項２に記載の半導体
    集積回路装置において、該導電性配線がリング状に形成
    されていることを特徴とする半導体集積回路装置。
  4. 【請求項４】請求項１あるいは請求項２に記載の半導体
    集積回路装置において、該導電性配線がメッシュ状に形
    成され、少なくとも一つの該導電性配線と該インバータ
    の出力との接続は、メッシュの交点で行われていること
    を特徴とする半導体集積回路装置。
  5. 【請求項５】請求項１から請求項４のうちいずれかに記
    載の半導体集積回路装置において、該導電性配線と該イ
    ンバータの出力との接続は等間隔に接続されていること
    を特徴とする半導体集積回路装置。
  6. 【請求項６】請求項１から請求項４のうちいずれかに記
    載の半導体集積回路装置において、該導電性配線と該イ
    ンバータの出力が接続されている間隔の少なくとも一つ
    が５０μｍ以上であることを特徴とする半導体集積回路
    装置。
  7. 【請求項７】請求項１から請求項４のうちいずれかに記
    載の半導体集積回路装置において、該リング発振器が同
    一の周波数で発振することを特徴とする半導体集積回路
    装置。
  8. 【請求項８】複数のインバータが多段にリング状に接続
    された少なくとも二つのリング発振回路と、導電性配線
    を有し、全ての該リング発振回路中の一つの少なくとも
    一つのインバータの出力が、該導電性配線に接続されて
    いる半導体集積回路と、 該リング発振器に接続された少なくとも二つのクロック
    分配系と、 クロック分配系のクロック信号と基準クロックを入力
    し、第一の誤差信号を出力する位相周波数比較器と、 該第一の誤差信号を入力し第二の誤差信号を出力するチ
    ャージポンプ回路と、 該第二の誤差信号を入力するローパスフィルタからなる
    半導体集積回路装置において、 該リング発振器の発振周波数が該ローパスフィルタから
    出力される発振周波数制御信号により変化し、 該クロック分配系のクロック信号と基準クロックとが同
    期するフェーズ・ロックド・ループを構成することを特
    徴とする半導体集積回路装置。
  9. 【請求項９】複数のインバータが多段に接続された少な
    くとも二つのディレイラインと、導電性配線を有し、全
    ての該ディレイライン中の一つの少なくとも一つのイン
    バータの出力が、該導電性配線に接続されている半導体
    集積回路と、 該ディレイラインに接続された少なくとも二つのクロッ
    ク分配系と、 クロック分配系のクロック信号と基準クロックを入力
    し、第一の誤差信号を出力する位相周波数比較器と、 該第一の誤差信号を入力し第二の誤差信号を出力するチ
    ャージポンプ回路と、 該第二の誤差信号を入力するローパスフィルタからなる
    半導体集積回路装置において、 該ディレイラインには該基準クロックが入力され、該デ
    ィレイラインの遅延が該ローパスフィルタから出力され
    る発振周波数制御信号により変化し、 該クロック分配系のクロック信号と基準クロックとが同
    期するディレイド・ロックド・ループを構成することを
    特徴とする半導体集積回路装置。
  10. 【請求項１０】請求項８に記載の半導体集積回路装置に
    おいて、該リング発振器が該導電性配線に接続されてい
    る間隔の少なくとも一つが５０μｍ以上であり、該リン
    グ発振器が同一の周波数で発振することを特徴とする半
    導体集積回路装置。
  11. 【請求項１１】請求項９に記載の半導体集積回路装置に
    おいて、該ディレイラインが該導電性配線に接続されて
    いる間隔の少なくとも一つが５０μｍ以上であり、該デ
    ィレイラインが同一の周波数で発振することを特徴とす
    る半導体集積回路装置。
  12. 【請求項１２】請求項８から請求項１１のうちいずれか
    に記載の半導体集積回路装置と、論理回路あるいはメモ
    リ回路からなる半導体集積回路装置において、該クロッ
    ク分配系から出力されるクロックが少なくとも一つの該
    論理回路あるいはメモリ回路に供給されることを特徴と
    する半導体集積回路装置。
  13. 【請求項１３】請求項１２に記載の半導体集積回路装置
    において、該導電性配線と該クロック分配系の間にシュ
    ミット入力のバッファあるいはシュミット入力の論理回
    路を挿入していることを特徴とする半導体集積回路装
    置。
  14. 【請求項１４】少なくとも二つの発振器と、 導電性配線と、 それぞれの該発振器に接続されたクロック分配系と、 クロック分配系のクロック信号と基準クロックを入力
    し、第一の誤差信号を出力する位相周波数比較器と、 該第一の誤差信号を入力し第二の誤差信号を出力するチ
    ャージポンプ回路と、 該第二の誤差信号を入力するローパスフィルタからなる
    半導体集積回路装置において、 全ての該発振器において、それぞれの該発振器の少なく
    とも一つの発振ノードが該導電性配線に接続され、 全ての該発振器の発振周波数が該ローパスフィルタから
    出力される発振周波数制御信号により変化し、全ての該
    クロック分配系のクロック信号と基準クロックとが同期
    することを特徴とする半導体集積回路装置。
  15. 【請求項１５】請求項１４に記載の半導体集積回路装置
    において、少なくとも二つの該発振器の距離が５０μｍ
    以上であることを特徴とする半導体集積回路装置。
  16. 【請求項１６】少なくとも二つのディレイラインと、 導電性配線と、 それぞれの該ディレイラインに接続されたクロック分配
    系と、 クロック分配系のクロック信号と基準クロックを入力
    し、第一の誤差信号を出力する位相周波数比較器と、 該第一の誤差信号を入力し第二の誤差信号を出力するチ
    ャージポンプ回路と、 該第二の誤差信号を入力するローパスフィルタからなる
    半導体集積回路装置において、 全ての該ディレイラインにおいて、それぞれの該ディレ
    イラインの少なくとも一つのタップが該導電性配線に接
    続され、 全ての該ディレイラインには該基準クロックが入力さ
    れ、該ディレイラインの遅延が該ローパスフィルタから
    出力される発振周波数制御信号により変化し、 全ての該クロック分配系のクロック信号と基準クロック
    とが同期することを特徴とする半導体集積回路装置。
  17. 【請求項１７】請求項１６に記載の半導体集積回路装置
    において、少なくとも二つの該ディレイラインの距離が
    ５０μｍ以上であることを特徴とする半導体集積回路装
    置。
JP23205297A 1997-08-28 1997-08-28 半導体集積回路装置 Expired - Fee Related JP3619352B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP23205297A JP3619352B2 (ja) 1997-08-28 1997-08-28 半導体集積回路装置
TW087113062A TW394942B (en) 1997-08-28 1998-08-07 Semiconductor integrated circuit device
KR1019980033974A KR100576139B1 (ko) 1997-08-28 1998-08-21 반도체집적회로장치
MYPI98003896A MY133088A (en) 1997-08-28 1998-08-26 Semiconductor integrated circuit having oscillators or oscillation circuits connected to a wiring line at connection points with intervals in length therebetween
US09/141,343 US6683503B2 (en) 1997-08-28 1998-08-27 Semiconductor integrated circuit having oscillators or oscillation circuits connected to a wiring line at connection points with intervals in length therebetween
CNB981187722A CN1171131C (zh) 1997-08-28 1998-08-27 半导体集成电路装置
SG1998003337A SG68683A1 (en) 1997-08-28 1998-08-28 Semiconductor integrated circuit device
US10/718,608 US6922113B2 (en) 1997-08-28 2003-11-24 Semiconductor integrated circuit having oscillators or oscillation circuits connected to a wiring line at connection points with intervals in length there between

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23205297A JP3619352B2 (ja) 1997-08-28 1997-08-28 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH1174762A true JPH1174762A (ja) 1999-03-16
JP3619352B2 JP3619352B2 (ja) 2005-02-09

Family

ID=16933223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23205297A Expired - Fee Related JP3619352B2 (ja) 1997-08-28 1997-08-28 半導体集積回路装置

Country Status (7)

Country Link
US (2) US6683503B2 (ja)
JP (1) JP3619352B2 (ja)
KR (1) KR100576139B1 (ja)
CN (1) CN1171131C (ja)
MY (1) MY133088A (ja)
SG (1) SG68683A1 (ja)
TW (1) TW394942B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007063965A1 (ja) * 2005-12-02 2007-06-07 Matsushita Electric Industrial Co., Ltd. 多相発振器
KR100808079B1 (ko) 2005-09-16 2008-03-03 후지쯔 가부시끼가이샤 클록 신호의 생성 및 분배 장치
JP2008165790A (ja) * 2006-12-28 2008-07-17 Intel Corp モジュラー・メモリー制御装置のクロック供給アーキテクチャ
JP2008289179A (ja) * 2001-03-13 2008-11-27 Ecchandesu:Kk 連動式カウンタ及び連動装置
JP2010050591A (ja) * 2008-08-20 2010-03-04 Kanagawa Univ リング発振器
US7863987B2 (en) 2005-09-16 2011-01-04 Fujitsu Limited Clock signal generating and distributing apparatus
JP2011019186A (ja) * 2009-07-10 2011-01-27 Fujitsu Ltd クロック信号分配装置
JP2013157654A (ja) * 2012-01-26 2013-08-15 Fujitsu Ltd クロック分配器、及び、電子装置
US8981854B2 (en) 2012-06-08 2015-03-17 Fujitsu Limited Clock distributor and electronic apparatus
JP2015122746A (ja) * 2013-12-20 2015-07-02 アナログ・デバイシズ・インコーポレーテッド 多相振動子の装置および方法
JP2015133733A (ja) * 2009-08-28 2015-07-23 シンク−ン−スケール エルエルシーＳｙｎｃ−ｎ−Ｓｃａｌｅ，ＬＬＣ 同期化結晶発振器ベースのクロックを採用するシステム
JP2019149706A (ja) * 2018-02-27 2019-09-05 富士通株式会社 発振回路及び発振回路の制御方法
WO2022059400A1 (ja) * 2020-09-16 2022-03-24 ソニーセミコンダクタソリューションズ株式会社 発振回路、測距装置及び測距方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619352B2 (ja) * 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置
US6556089B2 (en) * 1999-01-22 2003-04-29 Multigig Limited Electronic circuitry
US20020190805A1 (en) * 1999-01-22 2002-12-19 Multigig Limited Electronic circuitry
US7764130B2 (en) 1999-01-22 2010-07-27 Multigig Inc. Electronic circuitry
US6594772B1 (en) * 2000-01-14 2003-07-15 Hewlett-Packard Development Company, L.P. Clock distribution circuitry to different nodes on integrated circuit with clock coupling circuitry to maintain predetermined phase relation between output and input of adjacent nodes
WO2001089088A1 (en) * 2000-05-11 2001-11-22 Multigig Limited Electronic pulse generator and oscillator
KR20020064158A (ko) * 2001-01-31 2002-08-07 로무 가부시키가이샤 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기
US6922112B2 (en) * 2002-06-25 2005-07-26 Intel Corporation Clock signal generation and distribution via ring oscillators
US7069525B2 (en) * 2003-07-18 2006-06-27 International Business Machines Corporation Method and apparatus for determining characteristics of MOS devices
US7237217B2 (en) * 2003-11-24 2007-06-26 International Business Machines Corporation Resonant tree driven clock distribution grid
US7209065B2 (en) * 2004-07-27 2007-04-24 Multigig, Inc. Rotary flash ADC
US7161439B2 (en) * 2004-11-18 2007-01-09 Intel Corporation Oscillator delay stage with active inductor
US7332818B2 (en) * 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
US7265639B2 (en) * 2005-08-05 2007-09-04 International Business Machines Corporation Methods and apparatus for ring oscillator based MOSFET gate capacitance measurements
WO2007120361A2 (en) * 2005-12-27 2007-10-25 Multigig Inc. Rotary clock flash analog to digital converter system and method
JP4445475B2 (ja) * 2006-02-03 2010-04-07 株式会社東芝 発振器、ｐｌｌ発振器、無線装置
US7417480B2 (en) * 2006-07-14 2008-08-26 International Business Machines Corporation Duty cycle correction circuit whose operation is largely independent of operating voltage and process
US7913199B2 (en) * 2006-07-14 2011-03-22 International Business Machines Corporation Structure for a duty cycle correction circuit
US8169267B2 (en) 2007-03-29 2012-05-01 Multigig, Inc. Wave reversing system and method for a rotary traveling wave oscillator
US8018269B2 (en) * 2007-11-13 2011-09-13 Qualcomm Incorporated Fast-switching low-noise charge pump
US20090128206A1 (en) * 2007-11-20 2009-05-21 Boerstler David W Apparatus and Method for Obtaining Desired Phase Locked Loop Duty Cycle without Pre-Scaler
US8108813B2 (en) * 2007-11-20 2012-01-31 International Business Machines Corporation Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler
KR100933811B1 (ko) 2007-11-23 2009-12-24 주식회사 하이닉스반도체 다중 위상 펄스 발생기
US7756659B2 (en) * 2008-01-11 2010-07-13 Fairchild Semiconductor Corporation Delay stabilization for skew tolerance
US8381143B2 (en) * 2008-05-29 2013-02-19 International Business Machines Corporation Structure for a duty cycle correction circuit
EP2312753A1 (en) * 2008-07-07 2011-04-20 Panasonic Corporation Coupled ring oscillator and method for initializing the same
FR2952197B1 (fr) * 2009-10-29 2012-08-31 Commissariat Energie Atomique Dispositif de generation de signaux d'horloge a comparaison asymetrique d'erreurs de phase
JPWO2012001846A1 (ja) * 2010-06-28 2013-08-22 パナソニック株式会社 基準周波数生成回路、半導体集積回路、電子機器
US8547151B2 (en) * 2011-11-30 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-locked loops that share a loop filter
US9191014B2 (en) 2013-11-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of synchronizing oscillators
US10153728B2 (en) 2013-11-08 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9473152B2 (en) 2013-11-08 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Coupling structure for inductive device
US10270389B2 (en) 2013-11-08 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9673790B2 (en) * 2013-11-08 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods of synchronizing differential ring-type oscillators
KR101687096B1 (ko) * 2015-02-17 2016-12-15 한국과학기술원 부성 미분 저항 소자 기반 n-푸쉬 발진기 회로
ITUB20154230A1 (it) * 2015-10-08 2017-04-08 St Microelectronics Srl Circuito oscillatore, apparecchiatura e procedimento corrispondenti"
CN105843325B (zh) * 2016-03-21 2019-02-22 南京天易合芯电子有限公司 一种适用于soc的实时时钟控制系统
US10312922B2 (en) 2016-10-07 2019-06-04 Analog Devices, Inc. Apparatus and methods for rotary traveling wave oscillators
US10277233B2 (en) 2016-10-07 2019-04-30 Analog Devices, Inc. Apparatus and methods for frequency tuning of rotary traveling wave oscillators
US10707839B1 (en) * 2017-03-28 2020-07-07 Alliacense Limited, Llc System of free running oscillators for digital system clocking immune to process, voltage, and temperature (PVT) variations
US11527992B2 (en) 2019-09-19 2022-12-13 Analog Devices International Unlimited Company Rotary traveling wave oscillators with distributed stubs
US11264949B2 (en) 2020-06-10 2022-03-01 Analog Devices International Unlimited Company Apparatus and methods for rotary traveling wave oscillators
JP2022093002A (ja) 2020-12-11 2022-06-23 株式会社東芝 発振回路、時間デジタル変換器、及び電子装置
US11539353B2 (en) 2021-02-02 2022-12-27 Analog Devices International Unlimited Company RTWO-based frequency multiplier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69226627T2 (de) 1992-05-15 1998-12-24 Sgs Thomson Microelectronics Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen
US5347234A (en) 1993-03-26 1994-09-13 International Business Machines Corp. Digital voltage controlled oscillator
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
JP2867889B2 (ja) * 1994-08-30 1999-03-10 日本電気株式会社 電圧制御発振器
US5933623A (en) * 1995-10-26 1999-08-03 Hitachi, Ltd. Synchronous data transfer system
US6104253A (en) * 1997-05-21 2000-08-15 North Carolina State University Integrated circuits having cooperative ring oscillator clock circuits therein to minimize clock skew
JP3619352B2 (ja) * 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008289179A (ja) * 2001-03-13 2008-11-27 Ecchandesu:Kk 連動式カウンタ及び連動装置
JP4589987B2 (ja) * 2001-03-13 2010-12-01 株式会社エッチャンデス 連動式カウンタ及び連動装置
KR100808079B1 (ko) 2005-09-16 2008-03-03 후지쯔 가부시끼가이샤 클록 신호의 생성 및 분배 장치
US7863987B2 (en) 2005-09-16 2011-01-04 Fujitsu Limited Clock signal generating and distributing apparatus
JP4714747B2 (ja) * 2005-12-02 2011-06-29 パナソニック株式会社 多相発振器
JPWO2007063965A1 (ja) * 2005-12-02 2009-05-07 パナソニック株式会社 多相発振器
WO2007063965A1 (ja) * 2005-12-02 2007-06-07 Matsushita Electric Industrial Co., Ltd. 多相発振器
US7944316B2 (en) 2005-12-02 2011-05-17 Panasonic Corporation Multi-phase oscillator
JP2008165790A (ja) * 2006-12-28 2008-07-17 Intel Corp モジュラー・メモリー制御装置のクロック供給アーキテクチャ
JP2010050591A (ja) * 2008-08-20 2010-03-04 Kanagawa Univ リング発振器
JP2011019186A (ja) * 2009-07-10 2011-01-27 Fujitsu Ltd クロック信号分配装置
US8258882B2 (en) 2009-07-10 2012-09-04 Fujitsu Limited Clock signal distributing device
JP2015133733A (ja) * 2009-08-28 2015-07-23 シンク−ン−スケール エルエルシーＳｙｎｃ−ｎ−Ｓｃａｌｅ，ＬＬＣ 同期化結晶発振器ベースのクロックを採用するシステム
JP2013157654A (ja) * 2012-01-26 2013-08-15 Fujitsu Ltd クロック分配器、及び、電子装置
US8902007B2 (en) 2012-01-26 2014-12-02 Fujitsu Limited Clock distributor and electronic device
US8981854B2 (en) 2012-06-08 2015-03-17 Fujitsu Limited Clock distributor and electronic apparatus
JP2015122746A (ja) * 2013-12-20 2015-07-02 アナログ・デバイシズ・インコーポレーテッド 多相振動子の装置および方法
JP2019149706A (ja) * 2018-02-27 2019-09-05 富士通株式会社 発振回路及び発振回路の制御方法
WO2022059400A1 (ja) * 2020-09-16 2022-03-24 ソニーセミコンダクタソリューションズ株式会社 発振回路、測距装置及び測距方法

Also Published As

Publication number Publication date
KR100576139B1 (ko) 2006-11-30
SG68683A1 (en) 1999-11-16
CN1212433A (zh) 1999-03-31
MY133088A (en) 2007-10-31
JP3619352B2 (ja) 2005-02-09
US6683503B2 (en) 2004-01-27
TW394942B (en) 2000-06-21
US6922113B2 (en) 2005-07-26
CN1171131C (zh) 2004-10-13
US20020003452A1 (en) 2002-01-10
KR19990023777A (ko) 1999-03-25
US20040100333A1 (en) 2004-05-27

Similar Documents

Publication Publication Date Title
JP3619352B2 (ja) 半導体集積回路装置
US8258882B2 (en) Clock signal distributing device
KR100822786B1 (ko) 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로
US7321269B2 (en) High frequency ring oscillator with feed-forward paths
US7696799B2 (en) Delay cell of voltage controlled delay line using digital and analog control scheme
US20060284657A1 (en) Phase locked loop circuit and method of locking a phase
US7268635B2 (en) Circuits for voltage-controlled ring oscillators and method of generating a periodic signal
US8054139B2 (en) Voltage-controlled oscillator topology
JP2010016810A (ja) リング発振器及びこれを用いるマルチ位相クロック補正回路
JP2009303276A (ja) 適応ループ帯域を有する位相同期ループ
US7863991B1 (en) Wide range/high speed low power CMOS VCO
JP2003174361A (ja) 半導体装置及びチャージポンプ回路
US7595668B2 (en) High speed dynamic frequency divider
US5483204A (en) Clock circuit
JP2000059214A (ja) Ｐｌｌ回路及びｐｌｌ回路を内蔵した半導体集積回路
US6714087B2 (en) Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks
KR100853862B1 (ko) 지연 고정 루프 기반의 주파수 체배기
US20070165476A1 (en) Clock signal generating circuit
JPH09223965A (ja) クロック発生回路
JP2000165234A (ja) Ｐｌｌ回路
US20100060332A1 (en) Semiconductor integrated circuit
JP2000078004A (ja) 半導体集積回路装置
JPH08321773A (ja) 半導体集積回路
JP2023182368A (ja) 半導体集積回路、ｐｌｌ回路及び信号処理装置
JP2002111484A (ja) Ｐｌｌ回路及び半導体集積回路

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040803

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071119

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees