JP2023182368A - 半導体集積回路、ｐｌｌ回路及び信号処理装置 - Google Patents
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Abstract
【課題】周波数調整範囲を広げることができる半導体集積回路、ＰＬＬ回路及び信号処理装置を提供する。【解決手段】半導体集積回路は、差動の発振信号を出力する第１論理反転素子及び第２論理反転素子を有する発振回路と、前記発振回路に電流を注入可能な電流源と、クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える。【選択図】図３
Description
本発明の一実施形態は、半導体集積回路、ＰＬＬ回路及び信号処理装置に関する。
差動の発振信号を出力する一対のインバータの出力ノード同士を入力クロック信号に同期して周期的に短絡させる発振回路が知られている。この種の発振回路は、一対のインバータを含む複数対のインバータをリング状に接続して構成されており、一対のインバータの出力ノード同士を短絡させない状態では、周波数が不定のフリーランの発振信号が出力される。
この種の発振回路では、フリーランの発振信号の周波数を、この周波数よりも低い周波数に調整することは可能であるが、フリーランの発振信号の周波数を引き上げる（高くする）調整は容易ではない。このため、周波数の調整範囲が制限されるという問題がある。
そこで、本発明の一実施形態では、発振信号の周波数の調整範囲を好適に広げることができる半導体集積回路、ＰＬＬ回路及び信号処理装置を提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、差動の発振信号を出力する第１論理反転素子及び第２論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、
前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える半導体集積回路が提供される。
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、
前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える半導体集積回路が提供される。
以下、図面を参照して、実施形態に係る半導体集積回路、ＰＬＬ回路及び信号処理装置について説明する。以下では、半導体集積回路、ＰＬＬ回路及び信号処理装置の主要な構成部分を中心に説明するが、半導体集積回路、ＰＬＬ回路及び信号処理装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路１を備えるＰＬＬ（Phase Locked Loop）回路２の概略構成を示すブロック図である。
図１は第１の実施形態に係る半導体集積回路１を備えるＰＬＬ（Phase Locked Loop）回路２の概略構成を示すブロック図である。
図１のＰＬＬ回路２は、インジェクションロック電流制御発振器（ＩＬＩＣＯ：Injection Lock Current (I) Control Oscillator）３と、電流制御発振器（ＩＣＯ：Current (I) Control Oscillator）４と、第１Ｌ／Ｓ（Level Shifter）５と、第２Ｌ／Ｓ（Level Shifter）６と、分周器（ＤＩＶ：Divider）７と、位相周波数検出器（ＰＦＤ：Phase Frequency Detector）８と、チャージポンプ（ＣＰ：Charge Pump）９と、ループフィルタ（ＬＰＦ：Loop Filter）１０と、電圧電流変換器（ＶＩＣ：Voltage Current （I) Converter）１１と、パルス生成器（PulseGen）１２とを備えている。
図１のＰＬＬ回路２には、発振器（ＯＳＣ：Oscillator）１３から出力された基準発振信号ＣＫＲＥＦと、入出力インタフェース回路（Ｉ／Ｏ：Input/Output）１４からの入力クロック信号ＩＮＪＣＬＫが入力される。
ＩＬＩＣＯ３は、インジェクションロック機能を有する電流制御発振器である。ＩＬＩＣＯ３は、後述するように、インジェクションロック機能により、電流源であるＶＩＣ１１からの電流の注入と基準電圧ノード（例えば接地電圧ノード）への電流の引き抜きとを行うことで発振周波数をロックする。ＩＬＩＣＯ３は、ＰＬＬ回路２に入力される入力クロック信号ＩＮＪＣＬＫの周波数と同じ周波数の発振信号ＩＬＣＫを生成して出力する。
ＩＣＯ４は、インジェクションロック機能を持たない電流制御発振器である。ＩＣＯ４は、ＯＳＣ１３からの基準発振信号ＣＫＲＥＦに同期した発振信号を生成して出力する。より具体的には、ＩＣＯ４は、基準発振信号ＣＫＲＥＦの周波数を逓倍した周波数の発振信号を生成して出力する。
第１Ｌ／Ｓ５は、ＩＣＯ４から出力された発振信号の信号レベルの変換を行う。例えば、第１Ｌ／Ｓ５は、ＩＣＯ４から出力された発振信号の信号振幅をより大きくする。第２Ｌ／Ｓ６は、ＩＬＩＣＯ３から出力された発振信号ＩＬＣＫの信号レベルの変換を行う。例えば、第２Ｌ／Ｓ６は、ＩＬＩＣＯ３から出力された発振信号ＩＬＣＫの信号振幅をより大きくする。第２Ｌ／Ｓ６から出力される発振信号ＩＬＣＬＫは、ＰＬＬ回路２から出力される発振信号ＩＬＣＬＫになる。
ＤＩＶ７は、第１Ｌ／Ｓ５から出力された発振信号を分周して分周信号を生成する。ＤＩＶ７の分周比は任意である。ＰＦＤ８は、ＤＩＶ７から出力された分周信号と、ＯＳＣ１３からの基準発振信号ＣＫＲＥＦとの位相差及び周波数差を検出し、位相差及び周波数差に応じた信号を出力する。
ＣＰ９は、ＰＦＤ８の出力信号に応じた電流信号を生成する。ＬＰＦ１０は、ＣＰ９から出力された電流信号に含まれる不要な周波数成分を除去して、制御電圧Ｖ＿ＬＰＦを生成する。ＶＩＣ１１は、制御電圧Ｖ＿ＬＰＦに応じた電流信号を生成する。ＶＩＣ１１で生成された電流信号は、ＩＬＩＣＯ３とＩＣＯ４に供給される。ＩＬＩＣＯ３とＩＣＯ４は、ＶＩＣ１１で生成された電流信号に応じて発振信号の周波数を制御する。より具体的には、ＩＣＯ４は、基準発振信号ＣＫＲＥＦの周波数を逓倍した周波数の発振信号が出力されるように周波数制御を行う。ＩＬＩＣＯ３は、Ｉ／Ｏ１４からの入力クロック信号ＩＮＪＣＬＫの周波数と同じ周波数の発振信号が出力されるように周波数制御を行う。
パルス生成器１２は、Ｉ／Ｏ１４からの入力クロック信号ＩＮＪＣＬＫに同期して、第２信号ＩＮＪを生成する。第２信号ＩＮＪは、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期したパルス幅を有するパルス信号である。パルス生成器１２で生成された第２信号ＩＮＪは、ＩＬＩＣＯ３に入力される。図１のＩＣＯ（第２発振器）４は、第１Ｌ／Ｓ５、ＤＩＶ７、ＰＦＤ８、ＣＰ９、ＬＰＦ１０、及びＶＩＣ１１からなる帰還制御回路によりＰＬＬ制御される。一方、ＩＬＩＣＯ（第１発振器）３はＰＬＬ制御されない。
本実施形態による半導体集積回路１は、少なくとも図１のＩＬＩＣＯ３を含んでいる。本実施形態による半導体集積回路１は、図１のＰＬＬ回路２内のＩＬＩＣＯ３以外の少なくとも一つのブロックを含んでいてもよい。
図２は図１のＰＬＬ回路２を備える信号処理装置２０のブロック図である。図２の信号処理装置２０は、ＰＬＬ回路２と、信号処理回路２１とを備えている。信号処理回路２１には、ＰＬＬ回路２から出力された発振信号ＩＬＣＬＫが入力される。信号処理回路２１は、ＰＬＬ回路２から出力された発振信号ＩＬＣＬＫに同期して、種々の信号処理を行う。信号処理回路２１で行われる信号処理の具体的な内容は問わない。
信号処理回路２１は、例えば、不図示の記憶装置を制御する記憶制御部の機能を有していてもよい。この場合、信号処理回路２１は、ＰＬＬ回路２から出力された発振信号ＩＬＣＬＫに同期して、記憶装置に対するデータの書込と、記憶装置からのデータの読出しとを制御する。
ＰＬＬ回路２に入力クロック信号ＩＮＪＣＬＫを入力するＩ／Ｏ１４には、例えば制御回路２２が接続される。制御回路２２は、入力クロック信号ＩＮＪＣＬＫを生成する。Ｉ／Ｏ１４は、制御回路２２からの入力クロック信号ＩＮＪＣＬＫをバッファリングして、ＰＬＬ回路２のパルス生成器１２に入力する。制御回路２２は、具体的には、ＣＰＵ（Central Processing Unit）などである。
図３は図１のＶＩＣ１１とＩＬＩＣＯ３の回路構成を示す回路図である。ＶＩＣ１１は、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流をＩＬＩＣＯ３に供給する電流源として機能する。
図３に示すように、ＶＩＣ１１は３つのＰＭＯＳトランジスタＱ１～Ｑ３と、１つのＮＭＯＳトランジスタＱ４とを有する。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ４は、電源電圧ノードＶＤＤと接地電圧ノードＶＳＳとの間にカスコード接続されている。より詳細には、ＰＭＯＳトランジスタＱ１のソースは電源電圧ノードＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＱ４のドレインに接続されている。ＮＭＯＳトランジスタＱ４のソースは接地電圧ノードＶＳＳに接続されている。ＮＭＯＳトランジスタＱ４のゲートには、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦが入力される。
ＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のゲート同士は接続されており、ソース同士は電源電圧ノードＶＤＤに接続されている。これにより、ＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ３はカレントミラー回路を構成している。
ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦの電圧レベルにより、ＰＭＯＳトランジスタＱ１のソース－ドレイン間に流れる電流が変化し、ＰＭＯＳトランジスタＱ１のソース－ドレイン間の電流に比例した電流がＰＭＯＳトランジスタＱ２のソース－ドレイン間とＰＭＯＳトランジスタＱ３のソース－ドレイン間に流れる。ＰＭＯＳトランジスタＱ２のドレインとＰＭＯＳトランジスタＱ３のドレインは、ＩＬＩＣＯ３に接続されている。
このように、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦの電圧レベルに応じて、ＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のソース－ドレイン間の電流を制御することができる。
図３のＩＬＩＣＯ３は、発振回路３１と、第１電流制御回路３２と、第２電流制御回路３３とを備えている。
発振回路３１は、差動の発振信号を出力する一対のインバータ３４、３５を有する。本明細書では、一対のインバータ３４、３５を第１インバータ３４及び第２インバータ３５と呼ぶ。後述するように、発振回路３１は、複数の第１インバータ３４を有する第１直列回路３８と、複数の第２インバータ３５を有する第２直列回路３９とを有する。第１直列回路３８または第２直列回路３９から出力された発振信号ＩＬＣＫが発振回路３１から出力されて、図１の第２Ｌ／Ｓ６に入力される。
第１電流制御回路３２は、入力クロック信号ＩＮＪＣＬＫに同期した第１信号ＩＮＪＢに同期して、第１インバータ３４の出力ノードにＶＩＣ１１からの電流を注入する。第２電流制御回路３３は、入力クロック信号ＩＮＪＣＬＫに同期した第２信号ＩＮＪに同期して、第２インバータ３５の出力ノードから基準電圧ノードに電流を引き抜く。基準電圧ノードは、電圧レベルが固定のノードであり、本明細書では、基準電圧ノードが接地電圧ノードＶＳＳである例を主に説明する。
このように、発振回路３１は、入力クロック信号ＩＮＪＣＬＫに同期した第１信号ＩＮＪＢと第２信号ＩＮＪに同期して、第１インバータ３４の出力ノードに電流を注入し、かつ第２インバータ３５の出力ノードから電流を引き抜く、これにより、発振回路３１の発振周波数を引き下げるだけでなく、引き上げることも可能となり、周波数調整範囲をより広げることができる。
第１インバータ３４と第２インバータ３５のそれぞれは、第１電源端子と第２電源端子を有する。第１インバータ３４と第２インバータ３５の第１電源端子には、ＶＩＣ１１で生成された電流が供給される。より詳細には、第１インバータ３４と第２インバータ３５の第１電源端子には、ＶＩＣ１１内のトランジスタＱ２のソース－ドレイン間の電流が供給される。
第１インバータ３４と第２インバータ３５の第２電源端子は接地電圧ノードＶＳＳに接続されている。
第１インバータ３４の出力ノードと第２インバータ３５の出力ノードとの間には、互いに逆向きに２つのインバータ（以下、第３インバータ）３６、３７が接続されている。２つの第３インバータ３６、３７を互いに逆向きに接続することで、第１インバータ３４の出力ノードと第２インバータ３５の出力ノードとを反転させることができる。これにより、一対のインバータ３４、３５（第１インバータ３４と第２インバータ３５）の出力ノードからは、互いに位相が１８０度異なる差動の発振信号が出力される。
発振回路３１は、より具体的には、第１直列回路３８と第２直列回路３９を有する。第１直列回路３８は、直列接続される２以上の第１インバータ３４を有する。第２直列回路３９は、直列接続される２以上の第２インバータ３５を有する。
第１直列回路３８内の最終段の第１インバータ３４の出力ノードは、初段の第１インバータ３４の入力ノードに接続されている。すなわち、第１直列回路３８は、リング発振器を構成している。同様に、第２直列回路３９内の最終段の第２インバータ３５の出力ノードは、初段の第２インバータ３５の入力ノードに接続されている。すなわち、第２直列回路３９は、リング発振器を構成している。
第１直列回路３８内の第１インバータ３４の接続段数と、第２直列回路３９内の第２インバータ３５の接続段数とは同一である。第１直列回路３８内の第１インバータ３４の接続段数と、第２直列回路３９内の第２インバータ３５の接続段数は同一である必要があるが、接続段数自体は任意に調整可能である。より詳細には、接続段数は、２段以上であればよく、奇数段でもよいし、偶数段でもよい。接続段数を偶数段にした場合の具体的な回路構成は、後述する。
第１電流制御回路３２は、入力クロック信号ＩＮＪＣＬＫに同期した第１信号ＩＮＪＢに同期して、第１直列回路３８内のいずれかのインバータ３４の出力ノードに電流源であるＶＩＣ１１からの電流を注入する。第２電流制御回路３３は、入力クロック信号ＩＮＪＣＬＫに同期した第２信号ＩＮＪに同期して、第２直列回路３９内のいずれかのインバータ３５の出力ノードから電流を引き抜く。
前述したように、パルス生成器１２は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期したパルス信号である第１信号ＩＮＪＢと第２信号ＩＮＪを生成する。第１電流制御回路３２は、パルス生成器１２で生成された第１信号ＩＮＪＢのレベルがアクティブ（ロー）の期間に、第１直列回路３８内のいずれかの第１インバータ３４の出力ノードに電流を注入する。第２電流制御回路３３は、第２信号ＩＮＪのレベルがアクティブ（ハイ）の期間に、第２直列回路３９内のいずれかの第２インバータ３５の出力ノードから電流を引き抜く。
このように、第１電流制御回路３２は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期して、いずれかの第１インバータ３４の出力ノードに電流を注入する。第２電流制御回路３３は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期して、いずれかの第２インバータ３５の出力ノードから電流を引き抜く。これにより、発振回路３１における発振周波数が不定のフリーランの発振信号の発振周波数を入力クロック信号ＩＮＪＣＬＫの発振周波数に合わせて引き上げる、あるいは引き下げる周波数制御を行うことができる。
より詳細には、第１電流制御回路３２は、第１直列回路３８内のある接続段目（図３の例では初段）の第１インバータ３４の出力ノードに電流を注入する。第２電流制御回路３３は、第２直列回路３９内のある接続段目（図３の例では初段）の第２インバータ３５の出力ノードから電流を引き抜く。すなわち、第１電流制御回路３２と第２電流制御回路３３は、第１直列回路３８と第２直列回路３９内の同一の接続段目（図３の例では初段）の第１インバータ３４及び第２インバータ３５の出力ノードに対して電流の注入及び引き抜きを行う。
第１電流制御回路３２は、例えば、ＰＭＯＳトランジスタＱ５を有する。ＰＭＯＳトランジスタＱ５のソースは、ＶＩＣ１１内のＰＭＯＳトランジスタＱ３のドレインに接続されている。ＰＭＯＳトランジスタＱ５のドレインは、例えば、第１直列回路３８内の初段の第１インバータ３４の出力ノードに接続されている。ＰＭＯＳトランジスタＱ５のゲートには、パルス生成器１２で生成された第２信号ＩＮＪの反転信号ＩＮＪＢが入力される。第２信号ＩＮＪがハイになると、その反転信号ＩＮＪＢはローになり、ＰＭＯＳトランジスタＱ５はオンする。これにより、ＶＩＣ１１内のＰＭＯＳトランジスタＱ３のソース－ドレイン間の電流がＰＭＯＳトランジスタＱ５のソース－ドレイン間を通って、初段の第１インバータ３４の出力ノードに注入される。
第２電流制御回路３３は、例えば、ＮＭＯＳトランジスタＱ６を有する。ＮＭＯＳトランジスタＱ６のドレインは第２直列回路３９内の初段の第２インバータ３５の出力ノードに接続されている。ＮＭＯＳトランジスタＱ６のソースは接地電圧ノードＶＳＳに接続されている。ＮＭＯＳトランジスタＱ６のゲートには、パルス生成器１２で生成された第２信号ＩＮＪが入力される。入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジに同期して、第２信号ＩＮＪがハイになり、ＮＭＯＳトランジスタＱ６がオンする。これにより、初段の第２インバータ３５の出力ノードから接地電圧ノードＶＳＳに電流が引き抜かれる。
図３では、第１直列回路３８内の初段の第１インバータ３４の出力ノードに電流を注入し、第２直列回路３９内の初段の第２インバータ３５の出力ノードから電流を引き抜いているが、第１直列回路３８内の初段以外の任意の接続段目の第１インバータ３４の出力ノードに電流を注入し、第２直列回路３９内の同じ接続段目の第２インバータ３５の出力ノードから電流を引き抜いてもよい。
図４は、Ｉ／Ｏ１４からＰＬＬ回路２に入力される入力クロック信号ＩＮＪＣＬＫ、パルス生成器１２で生成される第２信号ＩＮＪ、その反転信号ＩＮＪＢ、及びＩＬＩＣＯ３から出力される発振信号ＩＬＣＫのタイミング図である。
時刻ｔ１～ｔ２の期間は、入力クロック信号ＩＮＪＣＬＫの停止期間である。この期間では、ＩＬＩＣＯ３は、発振周波数が発振器１３の発振周波数に依存するフリーランの発振信号ＩＬＣＫを出力する。時刻ｔ２で入力クロック信号ＩＮＪＣＬＫが入力されると、パルス生成器１２は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジに同期するあるパルス幅のパルス信号である第１信号ＩＮＪＢと第２信号ＩＮＪを生成する。第２信号ＩＮＪのハイの期間のパルス幅及び第１信号ＩＮＪＢのローの期間の幅は、入力クロック信号ＩＮＪＣＬＫの半周期よりも短い時間幅を有する。なお、パルス生成器１２は、入力クロック信号ＩＮＪＣＫに基づいて、第１信号ＩＮＪＢと第２信号ＩＮＪのいずれか一方を生成し、パルス生成器１２の後段に設けたインバータで第１信号ＩＮＪＢと第２信号ＩＮＪの他方を生成してもよい。
第１信号ＩＮＪＢがローの期間、すなわち第１信号ＩＮＪＢのあるパルス幅の期間に、第１電流制御回路３２は、初段の第１インバータ３４の出力ノードに電流源であるＶＩＣ１１からの電流を注入する。また、第２信号ＩＮＪがハイの期間、すなわち第２信号ＩＮＪのあるパルス幅の期間に、第１電流制御回路３２は、初段の第２インバータ３５の出力ノードから接地電圧ノードＶＳＳに電流を引き抜く。これにより、発振回路３１は、入力クロック信号ＩＮＪＣＬＫの周波数と同じ周波数の発振信号ＩＬＣＫを出力する。
図５は図３のＩＬＩＣＯ３から出力される発振信号ＩＬＣＫの周波数範囲を示す図である。図５の横方向の長さはＩＬＩＣＯ３で調整可能な周波数範囲を示している。図５の０％は、フリーラン周波数が、目標とするターゲット周波数に一致していることを示す。０％よりも左側は、フリーラン周波数がターゲット周波数よりも低い場合に、フリーラン周波数をターゲット周波数まで引き上げることが可能な周波数範囲（以下、第１周波数範囲）ｆｒ１を示している。０％よりも右側は、フリーラン周波数がターゲット周波数よりも高い場合に、フリーラン周波数をターゲット周波数まで引き下げることが可能な周波数範囲（以下、第２周波数範囲）ｆｒ２を示している。
図６は一比較例に係るＶＩＣ１１０とＩＬＩＣＯ３０の回路構成を示す回路図である。図６では、図３と共通する回路部分には同一の符号を付しており、以下では図３との相違点を説明する。
図６のＶＩＣ１１０は、ＰＭＯＳトランジスタＱ１、Ｑ２と、ＮＭＯＳトランジスタＱ４とを有する。これらトランジスタＱ１、Ｑ２、Ｑ４の接続関係は、図３と同じである。ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がＰＭＯＳトランジスタＱ１のソース－ドレイン間に流れる。ＰＭＯＳトランジスタＱ１とＱ２はカレントミラー回路を構成している。よって、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がＰＭＯＳトランジスタＱ２のソース－ドレイン間に流れる。この電流は、発振回路３１内の第１直列回路３８及び第２直列回路３９における各段の第１インバータ３４と第２インバータ３５の第１電源端子に供給される。
図６のＶＩＣ１１０は、ＰＭＯＳトランジスタＱ１、Ｑ２と、ＮＭＯＳトランジスタＱ４とを有する。これらトランジスタＱ１、Ｑ２、Ｑ４の接続関係は、図３と同じである。ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がＰＭＯＳトランジスタＱ１のソース－ドレイン間に流れる。ＰＭＯＳトランジスタＱ１とＱ２はカレントミラー回路を構成している。よって、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がＰＭＯＳトランジスタＱ２のソース－ドレイン間に流れる。この電流は、発振回路３１内の第１直列回路３８及び第２直列回路３９における各段の第１インバータ３４と第２インバータ３５の第１電源端子に供給される。
第１直列回路３８及び第２直列回路３９内の各段の第１インバータ３４の出力ノードと第２インバータ３５の出力ノードとの間には、図３と同様に、互いに逆向きに２つの第３インバータ３６、３７が接続されている。
また、第１直列回路３８及び第２直列回路３９内のいずれかの接続段（例えば初段）の第１インバータ３４の出力ノードと第２インバータ３５の出力ノードとの間には、ＮＭＯＳトランジスタＱ７が接続されている。具体的には、トランジスタＱ７のドレインは第１インバータ３４の出力ノードに接続され、トランジスタＱ７のソースは第２インバータ３５の出力ノードに接続されている。
トランジスタＱ７のゲートには、パルス生成器１２から出力された第２信号ＩＮＪが入力される。トランジスタは、Ｉ／Ｏ１４から入力される入力クロック信号ＩＮＪＣＬＫの立ち上がり又は立ち下がりエッジのタイミングで一時的にオンし、第１インバータ３４と第２インバータ３５の出力ノード同士を短絡する。これにより、発振回路３１ａから出力される発振信号ＩＬＣＫの発振周波数を、入力クロック信号ＩＮＪＣＬＫの発振周波数に合わせることができる。
図６のＩＬＩＣＯ３０は、図３における第１電流制御回路３２及び第２電流制御回路３３を持たない。また、図６のＶＩＣ１１０は、図３におけるＰＭＯＳトランジスタＱ３を持たない。よって、図６のＩＬＩＣＯ３０では、初段の第１インバータ３４の出力ノードへの電流の注入と、初段の第２インバータ３５の出力ノードからの電流の引き抜きを行わない。その代わりに、図６のＩＬＩＣＯ３０では、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジに同期する第２信号ＩＮＪによって、トランジスタＱ７にて、初段の第１インバータ３４の出力ノードと初段の第２インバータ３５の出力ノードとを短絡する。
図７は図６に示す一比較例に係るＩＬＩＣＯ３０のタイミング図である。図７のタイミング図は、第２信号ＩＮＪの反転信号である第１信号ＩＮＪＢがない以外は、図４と実質的に同一である。入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジに同期して、パルス生成器１２があるパルス幅の第２信号ＩＮＪを生成する。ＩＬＩＣＯ３０内のトランジスタＱ７は、第２信号ＩＮＪのあるパルス幅の期間にオンし、初段の第１インバータ３４の出力ノードと、初段の第２インバータ３５の出力ノードとを短絡する。
図８は図６のＩＬＩＣＯ３０から出力される発振信号の周波数範囲を説明するための図である。図８に示すように、図６の一比較例に係るＩＬＩＣＯ３０は、図３の第１の実施形態に係るＩＬＩＣＯ３と比べて、フリーラン周波数がターゲット周波数より低い場合にフリーラン周波数をターゲット周波数まで引き上げることが可能な第１周波数範囲ｆｒ１と、フリーラン周波数がターゲット周波数より高い場合にフリーラン周波数をターゲット周波数まで引き下げることが可能な第２周波数範囲ｆｒ２のいずれも、狭くなる。
このように、第１の実施形態では、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期して、発振回路３１内のいずれかの接続段目の第１インバータ３４の出力ノードに電流を注入し、かつ同じ接続段目の第２インバータ３５の出力ノードから電流を引き抜く。このような構成により、入力クロック信号ＩＮＪＣＬＫの発振周波数が広範囲であっても、ＩＬＩＣＯ３の発振信号ＩＬＣＫの発振周波数をロックさせることができる。
特に、本実施形態によれば、発振回路３１において、フリーラン周波数がターゲット周波数よりも高い場合にフリーラン周波数をターゲット周波数まで引き下げることが可能な第２周波数範囲ｆｒ２を広げることができるだけでなく、フリーラン周波数がターゲット周波数よりも低い場合にフリーラン周波数をターゲット周波数まで引き上げることが可能な第１周波数範囲ｆｒ１を広げることができる。
（第２の実施形態）
第１の実施形態における第１電流制御回路３２と第２電流制御回路３３は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジのいずれか一方しか電流制御を行っていなかったが、両エッジで電流制御を行う構成も取り得る。
第１の実施形態における第１電流制御回路３２と第２電流制御回路３３は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジのいずれか一方しか電流制御を行っていなかったが、両エッジで電流制御を行う構成も取り得る。
図９は第２の実施形態に係るＶＩＣ１１及びＩＬＩＣＯ３ａの回路構成を示す回路図である。図９のＶＩＣ１１は、図３のＶＩＣ１１と同様に構成されている。図９のＩＬＩＣＯ３ａは、図３と同じ回路構成の発振回路３１と、図３と異なる回路構成の第１電流制御回路３２ａと、図３と異なる回路構成の第２電流制御回路３３ａとを備えている。
図９の第１電流制御回路３２ａは、図３と同様のＰＭＯＳトランジスタＱ５を有するとともに、ＰＭＯＳトランジスタＱ８を有する。トランジスタＱ８のソースはトランジスタＱ３のドレインに接続され、トランジスタＱ８のドレインは、第２直列回路３９内のいずれかの接続段（例えば初段）の第２インバータ３５の出力ノードに接続されている。
以下では、トランジスタＱ５のゲートに入力されるパルス信号を第１信号ＩＮＪＢ、トランジスタＱ６のゲートに入力されるパルス信号を第２信号ＩＮＪ、トランジスタＱ８のゲートに入力されるパルス信号を第３信号ＩＮＪ２Ｂ、及びトランジスタＱ９のゲートに入力されるパルス信号を第４信号ＩＮＪ２と呼ぶ。パルス生成器１２は、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジに同期して、あるパルス幅の第２信号ＩＮＪとその反転信号である第１信号ＩＮＪＢを生成するとともに、入力クロック信号ＩＮＪＣＬＫの立ち下がりエッジに同期して、あるパルス幅の第４信号ＩＮＪ２とその反転信号である第３信号ＩＮＪ２Ｂを生成する。
図９の第２電流制御回路３３ａは、図３と同様のＮＭＯＳトランジスタＱ６を有するとともに、ＮＭＯＳトランジスタＱ９を有する。トランジスタＱ９のドレインは第１直列回路３８内のいずれかの接続段（例えば初段）の第１インバータ３４の出力ノードに接続され、トランジスタＱ９のソースは接地電圧ノードＶＳＳに接続されている。トランジスタＱ９のゲートには、第４信号ＩＮＪ２が入力されている。
より詳細には、図９の第１電流制御回路３２ａは、第１信号ＩＮＪＢに同期し、第１直列回路３８内のいずれかのインバータ３４の出力ノードに電流を注入し、かつ、第３信号ＩＮＪ２Ｂに同期し、第２直列回路３９内のいずれかのインバータ３５の出力ノードに電流を注入する。また、第２電流制御回路３３ａは、第２信号ＩＮＪに同期し、第２直列回路３９内のいずれかのインバータ３５の出力ノードから電流を引き抜き、かつ、第４信号ＩＮＪ２に同期し、第１直列回路３８内のいずれかのインバータ３４の出力ノードから電流を引き抜く。
図１０は図９のＩＬＩＣＯ３ａにおける各信号のタイミング図である。時刻ｔ１１で入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジが入力されると、パルス生成器１２はあるパルス幅の第２信号ＩＮＪと第１信号ＩＮＪＢを生成する。これにより、第１電流制御回路３２ａ内のトランジスタＱ５がオンし、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がトランジスタＱ３のソース－ドレイン間と、トランジスタＱ５のソース－ドレイン間を経由して、初段の第１インバータ３４の出力ノードに注入される。また、このとき、第２電流制御回路３３ａ内のトランジスタＱ６がオンし、初段の第２インバータ３５の出力ノードから接地電圧ノードＶＳＳに電流が引き抜かれる。
時刻ｔ１２で入力クロック信号ＩＮＪＣＬＫの立ち下がりエッジが入力されると、パルス生成器１２は、あるパルス幅の第４信号ＩＮＪ２と第３信号ＩＮＪ２Ｂを生成する。これにより、第１電流制御回路３２ａ内のトランジスタＱ８がオンし、ＬＰＦ１０から出力される制御電圧Ｖ＿ＬＰＦに応じた電流がトランジスタＱ３のソース－ドレイン間と、トランジスタＱ８のソース－ドレイン間を経由して、初段の第２インバータ３５の出力ノードに注入される。また、このとき、第２電流制御回路３３ａ内のトランジスタＱ９がオンし、初段の第１インバータ３４の出力ノーから接地電圧ノードＶＳＳに電流が引き抜かれる。時刻ｔ１３では、時刻ｔ１１と同様の動作が行われる。
図１１は図９のＩＬＩＣＯ３ａから出力される発振信号の周波数範囲を説明するための図である。図１１には、図９のＩＬＩＣＯ３ａの周波数範囲だけでなく、対比のために、図５の第１の実施形態に係る周波数範囲と図８の一比較例に係る周波数範囲とを図示している。
図９のＩＬＩＣＯ３ａは、フリーラン周波数がターゲット周波数より低い場合にフリーラン周波数をターゲット周波数まで引き上げることができる第１周波数範囲ｆｒ１を、図５の周波数範囲よりもさらに広げることができる。同様に、図９のＩＬＩＣＯ３ａは、フリーラン周波数がターゲット周波数より高い場合にフリーラン周波数をターゲット周波数まで引き下げることができる第２周波数範囲ｆｒ２を、図５の周波数範囲よりもさらに広げることができる。
このように、第２の実施形態では、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジと立ち下がりエッジの両方に同期して、例えば初段の第１インバータ３４の出力ノードと初段の第２インバータ３５の出力ノードの一方に電流を注入し、他方から電流を引き抜くため、第１の実施形態よりも、入力クロック信号ＩＮＪＣＬＫの発振周波数に合わせて発振周波数を可変可能なＩＬＩＣＯ３ａの周波数範囲を広げることができる。
（第３の実施形態）
第１及び第２の実施形態によるＩＬＩＣＯ３、３ａは、直列接続された奇数段（例えば３段）の第１インバータ３４を有する第１直列回路３８と、直列接続された奇数段の第２インバータ３５を有する第２直列回路３９とを有する発振回路３１を備えている。第１直列回路３８内の第１インバータ３４の接続段数と、第２直列回路３９内の第２インバータ３５の接続段数は、偶数段でもよい。
第１及び第２の実施形態によるＩＬＩＣＯ３、３ａは、直列接続された奇数段（例えば３段）の第１インバータ３４を有する第１直列回路３８と、直列接続された奇数段の第２インバータ３５を有する第２直列回路３９とを有する発振回路３１を備えている。第１直列回路３８内の第１インバータ３４の接続段数と、第２直列回路３９内の第２インバータ３５の接続段数は、偶数段でもよい。
図１２は第３の実施形態に係るＶＩＣ１１及びＩＬＩＣＯ３ｂの回路構成を示す回路図である。図１２では、図３と共通する構成部分には同一の符号を付している。図１２のＩＬＩＣＯ３ｂは、発振回路３１ｂを備えている。発振回路３１ｂは、直列接続された偶数段（例えば２段）の第１インバータ３４を有する第１直列回路３８ａと、直列接続された偶数段の第２インバータ３５を有する第２直列回路３９ａとを含む。各段の第１インバータ３４の出力ノードと第２インバータ３５の出力ノードには、互いに逆向きの２つの第３インバータ３６、３７が接続されている。
図１２における第１直列回路３８ａと第２直列回路３９ａの出力ノードの接続先は、図３における第１直列回路３８と第２直列回路３９の出力ノードの接続先とは異なっている。図１２における第１直列回路３８ａ内の最終段の第１インバータ３４の出力ノードは、第２直列回路３９ａ内の初段の第２インバータ３５の入力ノードに接続されている。また、第２直列回路３９ａ内の最終段の第２インバータ３５の出力ノードは、第１直列回路３８ａ内の初段の第１インバータ３４の入力ノードに接続されている。
図１２の第１直列回路３８ａ内のいずれかの接続段（例えば初段）の第１インバータ３４の出力ノードには第１電流制御回路３２が接続され、同じ接続段の第２インバータ３５の出力ノードには、第２電流制御回路３３が接続されている。
図１２のＶＩＣ１１及びＩＬＩＣＯ３ｂは、第１直列回路３８ａ内の第１インバータ３４の接続段数と第２直列回路３９ａ内の第２インバータ３５の接続段数が図３とは異なるだけで、回路動作は共通する。入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジ又は立ち下がりエッジに同期して、初段の第１インバータ３４の出力ノードに電流を注入するとともに、初段の第２インバータ３５の出力ノードから電流を引き抜くため、入力クロック信号ＩＮＪＣＬＫの発振周波数に合わせて発振周波数をロック可能なＩＬＩＣＯ３ｂの周波数範囲を広げることができる。
図１３は第３の実施形態の一変形例に係るＶＩＣ１１及びＩＬＩＣＯ３ｃの回路構成を示す回路図である。図１３では、図９と共通する構成部分には同一の符号を付しており、以下では図９との相違点を中心に説明する。
図１３のＩＬＩＣＯ３ｃにおける第１直列回路３８ａと第２直列回路３９ａとは、図１２と同様に構成されており、図９の第１直列回路３８と第２直列回路３９とはそれぞれの出力ノードの接続先が異なっている。第１直列回路３８ａと第２直列回路３９ａは、それぞれ偶数段の第１インバータ３４と第２インバータ３５を有する。
図１３のＩＬＩＣＯ３ｃでは、入力クロック信号ＩＮＪＣＬＫの立ち上がりエッジだけでなく、立ち下がりエッジにも同期して、例えば初段の第１インバータ３４の出力ノードと第２インバータ３５の出力ノードのいずれか一方に電流を注入し、他方から電流を引き抜くため、図１２のＩＬＩＣＯ３ｂよりも広い周波数範囲で、入力クロック信号ＩＮＪＣＬＫの周波数にロックさせることができる。
このように、第３の実施形態では、ＩＬＩＣＯ３ｃ内の第１直列回路３８ａと第２直列回路３９ａにおける第１インバータ３４と第２インバータ３５の接続段数を偶数段（最低２段）にする。このため、より小さい回路規模のＩＬＩＣＯ３ｃを構成でき、かつ広範な周波数範囲のフリーラン周波数をターゲット周波数に合わせて引き上げたり、引き下げることが可能となる。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
本実施形態は、下記のようにまとめることができる。
［付記１］
差動の発振信号を出力する第１論理反転素子及び第２論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、
前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える、半導体集積回路。
［付記２］
前記第１論理反転素子及び前記第２論理反転素子は、前記基準電圧ノードに接続される、付記１に記載の半導体集積回路。
［付記３］
前記基準電圧ノードは、接地電圧レベルのノードである、付記１に記載の半導体集積回路。
［付記４］
前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、付記１に記載の半導体集積回路。
［付記５］
前記第１直列回路内の前記第１論理反転素子の接続段数は奇数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、付記４に記載の半導体集積回路。
［付記６］
前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、付記１に記載の半導体集積回路。
［付記７］
前記第１直列回路内の前記第１論理反転素子の接続段数は偶数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、付記６に記載の半導体集積回路。
［付記８］
前記第１直列回路及び前記第２直列回路における同一段の前記第１論理反転素子及び前記第２論理反転素子の出力ノード同士の間に互いに逆向きに接続される２つの第３論理反転素子を備える、付記４に記載の半導体集積回路。
［付記９］
前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに同期した前記第１信号及び前記第２信号を生成するパルス生成器を備え、
前記第１電流制御回路は、前記第１信号のレベルがアクティブの期間に、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２信号のレベルがアクティブの期間に、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１０］
前記クロック信号に同期した前記第１信号及び前記第２信号と、前記クロック信号の反転位相に同期した第３信号及び第４信号とを生成するパルス生成器を備え、
前記第１電流制御回路は、前記第１信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードに電流を注入し、かつ、前記第３信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードから電流を引き抜き、かつ、前記第４信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１１］
前記第１電流制御回路は、前記第１直列回路内の所定の接続段目の前記第１論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２直列回路内の前記所定の接続段目の前記第２論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１２］
付記１乃至１１のいずれか一項に記載の半導体集積回路と、
前記発振回路を有する第１発振器と、
前記電流源から出力される電流に応じた周波数の発振信号を生成する第２発振器と、
前記第２発振器で生成される前記発振信号の周波数を帰還制御する帰還制御回路と、を備えたＰＬＬ回路。
［付記１３］
前記帰還制御回路は、
前記第２発振器の発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電流信号を生成するチャージポンプと、
前記電流信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記電流源は、前記ループフィルタの出力信号に応じた電流を前記第１発振器及び第２の発振器に注入する、付記１２に記載のＰＬＬ回路。
［付記１４］
前記基準信号の周波数は、前記クロック信号の周波数より低く、
前記発振信号の周波数は、前記クロック信号の周波数に等しい、付記１３に記載のＰＬＬ回路。
［付記１５］
前記発振信号の電圧振幅をより大きくするレベルシフタを備える、付記１２に記載のＰＬＬ回路。
［付記１６］
付記１２～１５の何れか一項に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力された前記発振信号に基づいて信号処理を行う信号処理回路と、を備える信号処理装置。
［付記１］
差動の発振信号を出力する第１論理反転素子及び第２論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、
前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える、半導体集積回路。
［付記２］
前記第１論理反転素子及び前記第２論理反転素子は、前記基準電圧ノードに接続される、付記１に記載の半導体集積回路。
［付記３］
前記基準電圧ノードは、接地電圧レベルのノードである、付記１に記載の半導体集積回路。
［付記４］
前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、付記１に記載の半導体集積回路。
［付記５］
前記第１直列回路内の前記第１論理反転素子の接続段数は奇数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、付記４に記載の半導体集積回路。
［付記６］
前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、付記１に記載の半導体集積回路。
［付記７］
前記第１直列回路内の前記第１論理反転素子の接続段数は偶数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、付記６に記載の半導体集積回路。
［付記８］
前記第１直列回路及び前記第２直列回路における同一段の前記第１論理反転素子及び前記第２論理反転素子の出力ノード同士の間に互いに逆向きに接続される２つの第３論理反転素子を備える、付記４に記載の半導体集積回路。
［付記９］
前記クロック信号の立ち上がりエッジ又は立ち下がりエッジに同期した前記第１信号及び前記第２信号を生成するパルス生成器を備え、
前記第１電流制御回路は、前記第１信号のレベルがアクティブの期間に、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２信号のレベルがアクティブの期間に、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１０］
前記クロック信号に同期した前記第１信号及び前記第２信号と、前記クロック信号の反転位相に同期した第３信号及び第４信号とを生成するパルス生成器を備え、
前記第１電流制御回路は、前記第１信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードに電流を注入し、かつ、前記第３信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードから電流を引き抜き、かつ、前記第４信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１１］
前記第１電流制御回路は、前記第１直列回路内の所定の接続段目の前記第１論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２直列回路内の前記所定の接続段目の前記第２論理反転素子の出力ノードから電流を引き抜く、付記４に記載の半導体集積回路。
［付記１２］
付記１乃至１１のいずれか一項に記載の半導体集積回路と、
前記発振回路を有する第１発振器と、
前記電流源から出力される電流に応じた周波数の発振信号を生成する第２発振器と、
前記第２発振器で生成される前記発振信号の周波数を帰還制御する帰還制御回路と、を備えたＰＬＬ回路。
［付記１３］
前記帰還制御回路は、
前記第２発振器の発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電流信号を生成するチャージポンプと、
前記電流信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記電流源は、前記ループフィルタの出力信号に応じた電流を前記第１発振器及び第２の発振器に注入する、付記１２に記載のＰＬＬ回路。
［付記１４］
前記基準信号の周波数は、前記クロック信号の周波数より低く、
前記発振信号の周波数は、前記クロック信号の周波数に等しい、付記１３に記載のＰＬＬ回路。
［付記１５］
前記発振信号の電圧振幅をより大きくするレベルシフタを備える、付記１２に記載のＰＬＬ回路。
［付記１６］
付記１２～１５の何れか一項に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力された前記発振信号に基づいて信号処理を行う信号処理回路と、を備える信号処理装置。
１ 半導体集積回路、２ ＰＬＬ回路、３，３ａ，３ｂ，３ｃ インジェクションロック電流制御発振器（ＩＬＩＣＯ）、４ 電流制御発振器（ＩＣＯ）、７ 分周器（ＤＩＶ）、８ 位相周波数検出器（ＰＦＤ）、９ チャージポンプ（ＣＰ）、１０ ループフィルタ（ＬＰＦ）、１１ 電圧電流変換器（ＶＩＣ）、１２ パルス生成器（ＰｕｌｓｅＧｅｎ）、１３ 発振器（ＯＳＣ）、１４ 入出力インタフェース回路（Ｉ／Ｏ）、２０ 信号処理装置、２１ 信号処理回路、２２ 制御回路、３１、３１ａ、３１ｂ 発振回路、３２，３２ａ 第１電流制御回路、３３，３３ａ 第２電流制御回路、３４ 第１インバータ、３５ 第２インバータ、３６ 第３インバータ、３７ 第３インバータ、３８，３８ａ 第１直列回路、３９，３９ａ 第２直列回路
Claims (8)
- 差動の発振信号を出力する第１論理反転素子及び第２論理反転素子を有する発振回路と、
前記発振回路に電流を注入可能な電流源と、
クロック信号に同期した第１信号に同期して、前記第１論理反転素子の出力ノードに前記電流源からの電流を注入する第１電流制御回路と、
前記クロック信号に同期した第２信号に同期して、前記第２論理反転素子の出力ノードから基準電圧ノードに電流を引き抜く第２電流制御回路と、を備える、半導体集積回路。 - 前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、請求項１に記載の半導体集積回路。 - 前記第１直列回路内の前記第１論理反転素子の接続段数は奇数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、請求項２に記載の半導体集積回路。 - 前記発振回路は、
直列接続される２以上の前記第１論理反転素子を有する第１直列回路と、
直列接続される２以上の前記第２論理反転素子を有する第２直列回路と、を有し、
前記第１直列回路における最終段の第１論理反転素子の出力ノードは前記第２直列回路における初段の第２論理反転素子の入力ノードに接続され、
前記第２直列回路における最終段の第２論理反転素子の出力ノードは前記第１直列回路における初段の第１論理反転素子の入力ノードに接続され、
前記第１電流制御回路は、前記第１信号に同期して、前記第１直列回路におけるいずれかの段の前記第１論理反転素子の出力ノードに前記電流源からの電流を注入し、
前記第２電流制御回路は、前記第２信号に同期して、前記第２直列回路におけるいずれかの段の前記第２論理反転素子の出力ノードから電流を引き抜く、請求項１に記載の半導体集積回路。 - 前記第１直列回路内の前記第１論理反転素子の接続段数は偶数であり、
前記第２直列回路内の前記第２論理反転素子の接続段数は、前記第１直列回路内の前記第１論理反転素子の接続段数と同一である、請求項４に記載の半導体集積回路。 - 前記クロック信号に同期した前記第１信号及び前記第２信号と、前記クロック信号の反転位相に同期した第３信号及び第４信号とを生成するパルス生成器を備え、
前記第１電流制御回路は、前記第１信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードに電流を注入し、かつ、前記第３信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードに電流を注入し、
前記第２電流制御回路は、前記第２信号に同期し、前記第２直列回路内のいずれかの前記第２論理反転素子の出力ノードから電流を引き抜き、かつ、前記第４信号に同期し、前記第１直列回路内のいずれかの前記第１論理反転素子の出力ノードから電流を引き抜く、請求項２に記載の半導体集積回路。 - 請求項１乃至６のいずれか一項に記載の半導体集積回路と、
前記発振回路を有する第１発振器と、
前記電流源から出力される電流に応じた周波数の発振信号を生成する第２発振器と、
前記第２発振器で生成される前記発振信号の周波数を帰還制御する帰還制御回路と、を備えたＰＬＬ回路。 - 請求項７に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力された前記発振信号に基づいて信号処理を行う信号処理回路と、を備える信号処理装置。
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